CN108882516A - 使印刷电路板中的金属触头焊盘接通的方法和印刷电路板 - Google Patents

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Abstract

一种用于使嵌入到印刷电路板层序列(10)中的金属触头焊盘(34,36,38)接通的方法,包括以下步骤:在印刷电路板层序列(10)的表面中产生具有多个孔(L1)的第一孔矩阵以部分暴露金属触头焊盘(34,36,38);施加金属层(11)以至少部分填充第一孔矩阵的孔(L1);在印刷电路板层序列(10)的表面中产生具有多个孔(L2)的第二孔矩阵以部分暴露金属触头焊盘(34,36,38),其中第二孔矩阵的孔(L2)相对于第一孔矩阵的孔(L1)错位布置,并且施加金属层(13)以至少部分填充第二孔矩阵的孔(L2)。本发明还涉及相应制造的印刷电路板。

Description

使印刷电路板中的金属触头焊盘接通的方法和印刷电路板
技术领域
本发明涉及一种用于使嵌入到印刷电路板层序列中的金属触头(触电)焊盘(垫)接通(导通)的方法以及涉及一种包括嵌入其中的金属触头焊盘的印刷电路板。
背景技术
为了连接至电路和/或为了散热而必须使引入或嵌入到印刷电路板中的金属触头焊盘(例如元器件如半导体、功率半导体、芯片、晶体管或陶瓷层等上的触头焊盘)接通。
从现有技术中已知的是,使嵌入到印刷电路板层序列中的元器件的金属触头焊盘(例如由铜制成)暴露并随后施加金属以接通触头焊盘。在此,特别地在功率半导体的接通期间,触头焊盘通常呈大面积地暴露以产生大的触头(触头)。这具有高电导率和低热阻的优点。然而,现有技术中的问题往往在于,在将金属大面积地施加于暴露区域时不会产生平面状(平坦的)表面。这在随后将印刷电路板施加于散热体(散热片)上时会造成困难。
作为对触头焊盘进行大面积暴露的替代方案,触头也可由多个平行的盲孔制成,然后可用铜以电镀的方式填充这些盲孔。在使用盲孔的情况下,虽然获得了平面状表面,但连接仅在由最大的孔尺寸和最小的孔间距限定的栅格中的点处进行。在此,最大的孔尺寸以及最小的孔间距处于约200μm的范围。这样的栅格的最大连接因此小于50%。如果孔间距低于最小孔间距,则存在如下风险:预浸料层失去粘附性并且因此不再能产生可靠的金属化(metallization)。
发明内容
以此为出发点,提出了具有权利要求1的特征的方法和具有权利要求11的特征的印刷电路板。在从属权利要求中描述了本发明的实施方式。
根据本发明,为了使嵌入到印刷电路板层结构中的触头焊盘的金属表面接通,首先将多个第一孔引入到印刷电路板构造的表面中,并且随后用导电材料填充所述多个第一孔。随后,在经填充的第一孔之间将多个第二孔引入到印刷电路板构造的表面中,以便同样随后用导电材料填充。
本发明基于这样的认识,即产生用于使触头焊盘暴露的孔相对于使触头焊盘大面积暴露而言是有利的。孔的尺寸可以选择为使得随后施加的金属层具有最佳表面并且特别地具有良好的平面性(平坦性、平整度)。这简化了进一步的工艺步骤,例如在散热体上施加印刷电路板,因为由于金属表面的高平面度而可将印刷电路板直接施加在散热体上或者随后的表面处理步骤(例如磨削)至少是较少耗费的。
根据本发明,该方法包括以下步骤:
-在印刷电路板层序列的表面中产生具有多个第一孔的第一孔矩阵以部分地暴露金属触头焊盘,
-施加金属层以至少部分地填充第一孔,
-在印刷电路板层序列的表面中产生具有多个第二孔的第二孔矩阵以部分地暴露金属触头焊盘,其中第二孔矩阵的孔相对于第一孔矩阵的孔错位地布置,
-施加金属层以至少部分地填充第二孔。
最初引入的多个第一孔共同形成第一孔矩阵。在本发明的上下文中,术语“孔矩阵”是指按特定的布置方式彼此定位的孔的整体。
在进一步的步骤中,通过施加金属层来至少部分填充或填注第一孔。金属触头焊盘的暴露区域由此与施加的金属层形成接触。
此外,在印刷电路板层序列的表面中产生多个第二孔,并且以该方式至少部分地暴露金属触头焊盘。在该步骤中产生的多个第二孔共同形成了第二孔矩阵。第二孔矩阵的孔相对于第一孔矩阵的孔错位。这意味着不同孔矩阵的孔布置在不同的位置处。第二孔矩阵的孔的位置可被选择为使得它们不与第一孔矩阵的孔交叠(重叠),或者它们也可以被选择成交叠的(交叠布置可在必要时用于从第一孔的拐角去除电介质残留物)。由此产生的孔随后由金属层同样至少部分填充。
例如,孔的制造是通过如下的工艺流程来实施的,该工艺流程包括通过蚀刻技术去除铜,然后剥蚀(销蚀)电介质直至待连接的金属表面,例如通过选择性地作用于电介质的激光烧蚀工艺。
在已知的制造方法中,这些孔可仅以相对于彼此的特定的最小间距产生。例如,采用已知的激光钻孔方法可在一个工艺步骤内以约400μm的最小孔间距制造具有约200μm的最大直径的孔。这不可避免地在孔之间产生不能被用来进行接通的间隙。以这种方式产生的触头的面积利用率在该情况下仅为约35%。如果孔直径被选择成较大,则以电解/电镀的方式用Cu来填充的过程不再起作用,因为那时金属化沿着轮廓走(trace),这导致更深的具有所述缺陷的金属化区域。如果孔间距被选择成明显更小,则存在如下的风险:电介质失去对金属触头的粘附性并且后继的电解处理会有缺陷地进行。
然而,通过提供根据本发明的第二孔矩阵(其孔相对于第一孔矩阵的孔错位),可以明显更好地利用存在的触头焊盘区域。在这方面,产生了具有较高热质量并由此具有低热阻和高电导率以及较低接通电阻的大触头焊盘,其中同时维持或获得触头表面的良好的平面性(改进的连接)。孔矩阵可例如通过激光钻孔或通过蚀刻方法,随后在各自的情况下借助激光加工进行电介质剥蚀来产生。
第一孔矩阵和第二孔矩阵可分别由第一栅格或第二栅格形成。在上下文中,术语“栅格”意味着各个孔相对于彼此具有规则排列。在该情况下,这些孔彼此沿着一个空间方向具有相等的间距。该规则性可以既沿着第一空间方向又沿着与第一空间方向不同的第二空间方向存在。在该情况下,这些孔彼此也沿着第二方向具有相等的间距。沿着第一空间方向的两个孔的间距可与沿着第二空间方向的孔的间距相对应(一致)。
第一和/或第二栅格另外可以是矩形的。这意味着第一空间方向垂直于第二空间方向定向。这简化了孔的制造,因为用于产生孔的制造过程通常是针对矩形排列而设计的。
这些孔在栅格中的排列可例如借助于虚拟坐标系和由跨越(限定)栅格的基向量(基矢,basis vector)a和b构成的二维基数{a,b}来描述。在这种情况下,基向量不同于零点(原点)并且指向不同的空间方向。如果每个孔的从虚拟坐标系的原点出发的位置可按照(n·a+m·b)(其中n和m选自整数集合)通过基向量的相加来描述,则孔矩阵形成栅格。然后通过数值指示(n,m)来明确定义孔的位置。在这种情况下,虚构坐标系的原点可例如设置在其中一个孔的中心处。此时孔位于虚构坐标系的原点处并且例如在位置(1,0)、(2,0)、(3,0)、(0,1)、(0,2)、(0,3)、(1,1)、(1,2)、(2,1)等处。布置在栅格中的孔可以明显更容易地制造。此外,由于这些孔在栅格中的规则排列,从而触头焊盘在整个触头焊盘区域内都以均匀的方式被接通,这涉及到均匀的触头性质。
可以规定,第一栅格和第二栅格由二维基数{a,b}跨距(限定),其中第一栅格的孔布置在位置(n,m)处,并且其中第二栅格的孔布置在位置处,其中n和m选自整数集合。在该情况下,第一栅格相对于第二栅格错位,使得一个栅格的每个孔都位于相应的另一个栅格的两个孔之间的中心。这甚至进一步增加了触头的均匀性并且还导致了空间的良好利用。
这些孔原则上可具有任何形状。在可能的实施方式中,孔矩阵包括圆形孔和/或矩形孔。例如,这些孔也可具有正方形形状。在正方形孔的情况下,第一孔矩阵和第二孔矩阵可一起形成棋盘格图案。由此可利用实际上整个可供使用的触头焊盘来进行接通。
本发明的另一实施方式提供如下的,其具有在印刷电路板层序列的表面中产生的多个第三孔,以部分地暴露金属触头焊盘,其中第三孔矩阵的孔相对于第一和第二孔矩阵的孔错位布置。在引入第三孔矩阵之后,再次提供金属层的施加,使得第三孔矩阵的孔至少地部分填充有金属。错位布置在这里意味着第三孔矩阵的孔布置在与第一孔矩阵和第二孔矩阵两者的孔均不同的位置处(以交叠或不交叠的方式,如上所述)。当使用另一孔矩阵时,必要时可利用甚至更大比例的触头焊盘面积(区域)来进行接通。
本发明可以类似的方式通过引入另外的孔矩阵来扩展,这些另外的孔矩阵分别具有随后的金属涂层。
举例来说,本领域技术人员已知的电解沉积方法适用于施加金属层,该沉积方法在孔中比在表面上沉积更高的层厚度。在这种情况下,该方法可以这样进行,使得在待填充的孔上方形成涂层金属的多余的***(excess elevation),也就是说,所述孔被过度填充。这种工艺过程具有的优点是,在随后的工作流程中可以磨削掉这些多余的***,这有助于进一步改进表面的平面性。
本发明还涉及包括印刷电路板层序列和嵌入到该印刷电路板层序列中的元器件的印刷电路板,所述元器件具有至少一个金属触头焊盘,其中借助根据本发明的方法使所述至少一个金属触头焊盘接通。所述印刷电路板可通过结合根据本发明的方法描述的其它特征来扩展。
本发明的其它优点和设计方式由从属权利要求、说明书和附图而显而易见。
应该理解的是,在不背离本发明的范围的前提下,上面提到的特征和下面将要解释的特征不仅可以分别给出的组合而定形式使用,而且还可以其它组合的形式或单独地使用。
借助附图中的实施例来示意性地说明并且在下文中参考附图详细地描述本发明。
附图说明
图1示出了在执行根据本发明的方法之前具有嵌入式元器件的印刷电路板的侧面剖面图。
图2示出了图1中所示的印刷电路板在根据本发明引入第一孔矩阵之后的放大图。
图3示出了在根据本发明填充第一孔矩阵之后的图2的印刷电路板。
图4示出了在根据本发明引入第二孔矩阵之后的图3的视图。
图5示出了在根据本发明填充第二孔矩阵之后的图4的视图。
图6示出了从根据本发明的印刷电路板的部分区域上方看的沿穿过图5的铜箔的层平面的水平剖面的示意图。
图7示出了从根据本发明的印刷电路板的替代实施方式的部分区域上方看的沿穿过铜箔的层平面的水平剖面的示意图。
图8示出了从根据本发明的印刷电路板的另一实施方式的部分区域上方看的示意图。
图9以类似于图3的图示方式说明了用于填充第一孔矩阵的沉积方法,所述第一孔矩阵在填充的孔的上方具有多余的***。
图10示出了具有磨削表面的图9的印刷电路板。
具体实施方式
图1示出了印刷电路板的印刷电路板层序列10的横向剖面图。
在印刷电路板层序列10中嵌入元器件30。在所示的实施例中,层序列包括衬底层12和施加在该衬底层12上的铜内层14,元器件30通过接触层或连接层16(烧结层或焊料层)施加在所述铜内层14上。衬底层12可以是导电或不导电的印刷电路板材料,例如FR-4内层。在前一种情况下可省去铜内层14。
元器件30被嵌入到预浸料层或电介质层18中,所述预浸料层或电介质层18用施加在其上的铜箔20封闭。后者也可在一个变型中省略,从而仅使用一个电介质层。在该情况下,表面和孔壁在可沉积铜之前必须被导电地并以具有粘合强度的方式被涂覆。这可例如通过溅射铜或化学沉积来完成。
所示出和描述的印刷电路板结构纯是示例性的,并且对于本领域的技术人员而言,任何其它的不同于此的结构是显而易见的。
元器件30可如所示的实施例那样为场效应晶体管,其包括半导体本体32和布置在其上的触头焊盘形式的端子,其由附图标记34表示栅极触头焊盘,由附图标记36表示源极触头焊盘,并由附图标记38表示漏极触头焊盘。
对于本领域技术人员而言显而易见的是任何其它形式的具有相应的用于接通的触头焊盘的元器件均可用于本发明。
下面参照图2至5解释根据本发明的方法,这些附图以根据本发明的方法的各个阶段示出了图1的局部剖面。特别可以看出,如何通过根据本发明的方法使源极触头焊盘36接通。
首先,例如通过激光钻孔方法或者蚀刻铜箔并用激光烧蚀电介质在印刷电路板层序列10的表面中产生基本圆形的孔L1。由此,将铜箔20和下面的电介质18去除并且部分地暴露触头焊盘36。在图示的实施例中,孔L1具有100至200μm的直径。这些孔沿第一空间方向并沿第二空间方向相对于彼此具有500μm的间距。在该情况下,第一空间方向垂直于第二空间方向,使得全部的孔L1形成第一正方形栅格。这还将在下面参照图6更详细地解释。制造第一孔矩阵之后的状态在图2中示出。图2的剖面平面沿着正方形栅格的对角线延伸。
随后,例如通过电解沉积方法或本领域技术人员本身已知的其它方法施加金属层11(也在铜箔20上薄薄地延伸),以便用金属填充孔L1。这在图3中示出。所述电解方法允许将金属层11更多地施加到通过孔L1暴露的区域内,并且因此特别适合于填充孔L1,必要时也具有填充孔L1的多余的***28,如图9的图示中可见的那样。图10示出了在对所施加的金属层11进行平面磨削以“平整”多余的***28之后的图9的印刷电路板。
在填充第一孔矩阵的孔L1之后,在随后的工艺步骤中产生由多个孔L2形成的第二栅格。第二栅格也是正方形的,具有500μm的孔间距和200μm的孔直径。第二栅格相对于第一栅格错位,使得第二栅格的孔L2分别位于第一栅格的两个孔L1之间的中心(反之亦然)。在图4中示出了产生第二栅格的孔L2之后的状态。
最后,在随后的工艺步骤中,例如借助之前已经提及的电解填充方法,再次施加金属层13以填充第二栅格的孔L2(参见图5;导致上部的层序列20,11,13)。
图6示出了在填充第二栅格的孔L2之后的从图5中所示的印刷电路板的片段上方看的沿穿过铜箔20的层平面的水平剖面的俯视图。剖视图示意性地示出了铜箔20、第一栅格的孔L1、第一孔L1中的金属层11、第二栅格的孔L2和第二孔L2中的第二金属层13。虚线22表示剖切线,图1至5的剖视图沿着该剖切线定向。剖切线22在两个由孔L1或L2形成的正方形栅格的对角线的方向上延伸。
为了解释上面已经使用的对栅格的数学说明,在图6中还示出了虚拟坐标系的原点21以及基向量a和b。根据该说明,两个栅格因此由基数{a,b}跨距。原点21被放置在第一栅格的孔L1的中心。矢量a从原点看指向位于位置(1,0)处的相邻的孔L1。矢量b从原点看指向位于位置(0,1)处的相邻的孔L1。矢量a和b的长度(大小)各为500μm。第二栅格布置成使得第二栅格的孔基本上分别位于第一栅格的相邻的孔之间的中心。第二栅格的孔例如布置在位置(1/2,1/2)处。
对于从现有技术中已知的使用单个孔矩阵来接通触头焊盘的应用中,在孔直径为200μm以及孔间距为500μm的情况下仅利用了约35%的现有面积。借助于根据本发明的第二孔矩阵,面积利用率增加到高达75%。
根据本发明,如图6中的图示所示,孔的排列可彼此正交(相邻孔对(L1,L2)的孔中心的虚拟连接彼此互补以形成正方形或矩形),但是排列也可不同于此。在下面描述的具有第三孔矩阵的实施例中,正交排列被取消。
图7,类似于图6,在从上方看的沿穿过铜箔的层平面的剖面的示意图中示出了根据本发明的方法制造的印刷电路板的替代实施例。类似于上述实施方式,在此也是产生第一孔矩阵的由“L1”标记的孔并且然后用金属填充。此后,产生第二孔矩阵的由“L2”标记的孔并用金属填充。最后,产生第三孔矩阵的由“L3”标记的孔并用金属填充。第三孔矩阵在其几何尺寸和其相对排列方面被这样设计,使得它们共同形成密排六方结构(hexagonalclose-packed structure)。这意味着孔矩阵的每个孔均被另外两个孔矩阵的以相等间距排列的六个相邻的孔包围。由此,可更进一步地提高面积利用率。
图8在从上方看的也是沿穿过铜箔的层平面的剖面的示意图中示出了根据本发明的方法制造的印刷电路板的另一实施方式。在该实施方式中,借助蚀刻工艺产生孔L1和L2。与上述实施方式不同的是,这些孔具有近似且基本为正方形的形状并共同形成棋盘格图案。面积利用率可由此提高至几乎100%。
通过对正方形大小进行阶梯形布置(gradation),例如在第一通道中200μm的边长和第二通道中220μm的边长,可产生交叠区域,这会补偿任何可能出现的错位,并且由于交叠会导致电介质被无残留地去除。结合整平的表面,与触头焊盘的连接/接通因此会是100%。

Claims (19)

1.一种用于使嵌入到印刷电路板层序列(10)中的金属触头焊盘(34,36,38)接通的方法,包括以下步骤:
-在印刷电路板层序列(10)的表面中产生具有多个第一孔(L1)的第一孔矩阵以部分地暴露金属触头焊盘(34,36,38),
-施加金属层(11)以至少部分地填充第一孔(L1),
-在印刷电路板层序列(10)的表面中产生具有多个第二孔(L2)的第二孔矩阵以部分地暴露金属触头焊盘(34,36,38),其中第二孔矩阵的孔(L2)相对于第一孔矩阵的孔(L1)错位布置,
-施加金属层(13)以至少部分地填充第二孔(L2)。
2.根据权利要求1所述的方法,其中第一孔矩阵由第一栅格形成并且第二孔矩阵由第二栅格形成。
3.根据权利要求2所述的方法,其中第一栅格和/或第二栅格是矩形的。
4.根据权利要求2或3所述的方法,其中第一栅格和第二栅格由二维基数{a,b}跨距,其中第一栅格的孔(L1)被布置在位置(n,m)处,并且其中第二栅格的孔(L2)被布置在位置处,其中n和m选自≥0的整数集合。
5.根据权利要求1至4中任一项所述的方法,其中孔矩阵包括圆形的孔(L1,L2)。
6.根据权利要求1至4中任一项所述的方法,其中孔矩阵包括矩形、特别地正方形的孔(L1,L2)。
7.根据权利要求6所述的方法,其中第一孔矩阵和第二孔矩阵共同形成棋盘格图案。
8.根据权利要求1至7中任一项所述的方法,其中在印刷电路板层序列(10)的表面中产生具有多个第三孔(L3)的第三孔矩阵以部分地暴露金属触头焊盘(34,36,38),其中第三孔矩阵的孔(L3)相对于第一和第二孔矩阵的孔(L1,L2)错位布置,其中在产生第三孔矩阵之后施加金属层,使得第三孔(L3)至少部分地填充有金属。
9.根据权利要求1至8中任一项所述的方法,其中通过激光钻孔、蚀刻工艺或两种方法的组合等来产生孔(L1,L2,L3)。
10.根据权利要求1至9中任一项所述的方法,其中通过电解填充方法来进行金属层(11,13)的施加。
11.印刷电路板,包括印刷电路板层序列(10)和至少一个嵌入到所述印刷电路板层序列(10)中的金属触头焊盘(34,36,38),其中至少一个金属触头焊盘(34,36,38)借助根据权利要求1至10中任一项所述的方法接通。
12.印刷电路板,包括印刷电路板层序列(10)和至少一个嵌入到所述印刷电路板层序列(10)中的金属触头焊盘(34,36,38),其中至少一个金属触头焊盘(34,36,38)包括在印刷电路板层序列(10)的表面中的具有多个第一孔(L1)的第一孔矩阵和在印刷电路板层序列(10)的表面中的具有多个第二孔(L2)的第二孔矩阵,其中第二孔矩阵的孔(L2)相对于第一孔矩阵的孔(L1)错位布置,并且其中第一孔(L1)至少部分地通过第一金属层(11)填充以及第二孔(L2)至少部分地通过第二金属层(13)填充。
13.根据权利要求12所述的印刷电路板,其中第一孔矩阵由第一栅格形成并且第二孔矩阵由第二栅格形成。
14.根据权利要求13所述的印刷电路板,其中第一栅格和/或第二栅格是矩形的。
15.根据权利要求13或14所述的印刷电路板,其中第一栅格和第二栅格由二维基数{a,b}跨距,其中第一栅格的孔(L1)被布置在位置(n,m)处,并且其中第二栅格的孔(L2)被布置在位置处,其中n和m选自≥0的整数集合。
16.根据权利要求12至15中任一项所述的印刷电路板,其中孔矩阵包括圆形的孔(L1,L2)。
17.根据权利要求12至15中任一项所述的印刷电路板,其中孔矩阵包括矩形、特别地正方形的孔(L1,L2)。
18.根据权利要求17所述的印刷电路板,其中第一孔矩阵和第二孔矩阵共同形成棋盘格图案。
19.根据权利要求12至18中任一项所述的印刷电路板,其中用于填充第二孔矩阵的第二金属层(13)至少部分地沉积在用于填充第一孔矩阵的第一金属层(11)上。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI816267B (zh) * 2021-10-29 2023-09-21 財團法人工業技術研究院 內埋式封裝結構

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1614757A (zh) * 2003-11-04 2005-05-11 国际商业机器公司 具有高可布线性的高密度微过孔基板
CN100465619C (zh) * 2001-06-29 2009-03-04 梅索磅秤技术有限公司 发光测试检测用的检测板、读数***和方法
CN101593750A (zh) * 2008-05-30 2009-12-02 富士通株式会社 芯衬底和印刷布线板
US20130200528A1 (en) * 2008-12-12 2013-08-08 Stats Chippac, Ltd. Semiconductor Device and Method of Forming a Vertical Interconnect Structure for 3-D FO-WLCSP

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3269397B2 (ja) 1995-09-19 2002-03-25 株式会社デンソー プリント配線基板
DE19723409A1 (de) 1997-06-04 1998-12-10 Bosch Gmbh Robert Steuergerät
DE19818502C1 (de) 1998-04-24 1999-10-07 Siemens Ag Wärmeabführender Leiterbahnträger
US8101868B2 (en) 2005-10-14 2012-01-24 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
US20070230150A1 (en) 2005-11-29 2007-10-04 International Business Machines Corporation Power supply structure for high power circuit packages
US8166650B2 (en) 2008-05-30 2012-05-01 Steering Solutions IP Holding Company Method of manufacturing a printed circuit board
JP5143045B2 (ja) 2008-07-09 2013-02-13 富士フイルム株式会社 微細構造体およびその製造方法
JP5493166B2 (ja) * 2009-12-03 2014-05-14 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8354601B2 (en) * 2010-02-25 2013-01-15 Russell James V Method and structure for coaxial via routing in printed circuit boards for improved signal integrity
US8541695B2 (en) * 2010-02-26 2013-09-24 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP6096640B2 (ja) 2013-06-28 2017-03-15 京セラ株式会社 配線基板
TWI576026B (zh) * 2015-07-17 2017-03-21 財團法人工業技術研究院 電路結構
JP2017152536A (ja) * 2016-02-24 2017-08-31 イビデン株式会社 プリント配線板及びその製造方法
US10276524B2 (en) * 2016-05-13 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad structure for bonding improvement
US10157824B2 (en) * 2017-05-05 2018-12-18 Qualcomm Incorporated Integrated circuit (IC) package and package substrate comprising stacked vias

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100465619C (zh) * 2001-06-29 2009-03-04 梅索磅秤技术有限公司 发光测试检测用的检测板、读数***和方法
CN1614757A (zh) * 2003-11-04 2005-05-11 国际商业机器公司 具有高可布线性的高密度微过孔基板
CN101593750A (zh) * 2008-05-30 2009-12-02 富士通株式会社 芯衬底和印刷布线板
US20130200528A1 (en) * 2008-12-12 2013-08-08 Stats Chippac, Ltd. Semiconductor Device and Method of Forming a Vertical Interconnect Structure for 3-D FO-WLCSP

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