CN108881754A - 一种数字域内实现相关双采样的降采样滤波器 - Google Patents

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Abstract

本发明公开了一种数字域内实现相关双采样的降采样滤波器；包括，累加器、加法器、寄存器、阵列的缓冲区、减法器；其中，累加器的输入端接入BWI信号，BWI信号是一个使能信号，控制的是一个按位取反的结构，这个信号可以控制BS信号直接输入这个结构或者经过一个反相器之后输入；累加器的输出端连接加法器，加法器连接寄存器，寄存器输出连接阵列的缓冲区，阵列的缓冲区连接减法器，对信号进行补偿；累加器和寄存器分别输出复位使能信号RST1和RST2。将按位取反的结构提前，使用更少的MOS管，更低的功率达到同样的滤波效果。实现时，针对图像传感器的需求所提出的相关双采样降采样滤波器的结构可以有效地减少低频率噪声,减小电路面积，降低功耗。

Description

一种数字域内实现相关双采样的降采样滤波器
技术领域
本发明涉及图像传感领域，具体讲是一种数字域内实现相关双采样的降采样滤波器。
背景技术
随着现代CMOS图像传感器的像素分辨率的提高，读出电路需要模数转换器(ADC)具有更高的数据吞吐量。使用相关双采样(CDS)技术，可以减少低频率噪声。相关双采样的原理：相关双采样(Correlated Double Sample,CDS)用于图像传感器。若在光电信号的积分开始时刻t1和积分结束时刻t2，分别对输出信号采样(在一个信号输出周期内，产生两个采样脉冲，分别采样输出信号的两个电平，即一次是对复位电平进行采样，另一次是对信号电平进行采样)，并且使得两次采样时间之间的间隔远小于时间常数CRon(Ron为复位管的导通电阻)，这样两次采样的噪声电压相差无几，两次采样的时间又是相关的,若将两次采样值相减，就基本消除了复位噪声的干扰，得到信号电平的实际有效幅值。
经过检索发现，专利号CN200710118783.3的发明公开了一种降采样滤波器，至少包括第一级降采样滤波模块和第二级抗干扰滤波模块，所述第一级降采样滤波模块用于对输入数据进行降采样处理，所述第二级抗干扰滤波模块用于对所述第一级降采样滤波模块生成的降采样数据进行干扰滤波。因为第二级抗干扰滤波模块的输入数据是经过第一级降采样滤波模块降采样处理的，其数据输入速率远远小于NCO为降采样滤波器提供数据的输入速率，这样对于第二级抗干扰滤波模块来说，其在输入数据的一个时钟周期内能够执行的算法步骤将会大大增加，从而减少第二级抗干扰滤波模块内部的乘法器数量，因此有效地减小了芯片的面积，降低了芯片的功耗。
专利号CN201310395866.2的发明公开了一种多相数字降采样滤波器，状滤波器的输入端连接有倍数降采样率控制器，输出端连接加法器；所述下一组级联积分梳状滤波器上的倍数降采样率控制器与上一组级联积分梳状滤波器上的倍数降采样控制器之间设置有延迟器。这种多相数字采样滤波器可以将多组相同阶数较低的级联积分梳状滤波器结合到多相滤波器整体中，实现接近于高阶级联积分梳状滤波器效果。
经过分析发现，目前还未有实现相关双采样的降采样滤波器。
发明内容
因此，为了解决上述不足，本发明在此提供一种数字域内实现相关双采样的降采样滤波器。将按位取反的结构提前，使用更少的MOS管，更低的功率达到同样的滤波效果。
本发明是这样实现的，构造一种数字域内实现相关双采样的降采样滤波器，其特征在于：包括，累加器、加法器、寄存器、阵列的缓冲区、减法器；
其中，累加器的输入端接入BWI信号，BWI信号是一个使能信号，控制的是一个按位取反的结构，这个信号可以控制BS信号直接输入这个结构或者经过一个反相器之后输入；累加器的输出端连接加法器，加法器连接寄存器，寄存器输出连接阵列的缓冲区，阵列的缓冲区连接减法器，对信号进行补偿；累加器和寄存器分别输出复位使能信号RST1和RST2。
作为上述技术方案的改进，所述一种数字域内实现相关双采样的降采样滤波器，其特征在于：累加器是一个7bit的累加器，加法器是一个13bit的加法器，寄存器是一个13bit的寄存器；其中，信号传输分为两个阶段，由BWI使能，分为dec和inc两个阶段。
本发明具有如下优点：本发明在此提供一种数字域内实现相关双采样的降采样滤波器。将按位取反的结构提前，使用更少的MOS管，更低的功率达到同样的滤波效果。实现时，针对图像传感器的需求所提出的相关双采样降采样滤波器的结构可以有效地减少低频率噪声,减小电路面积，降低功耗。
附图说明
图1是相关双采样降采样滤波器的***框图；
图2是本发明仿真电路示意图；
图3是本发明信号输出及时序图。
具体实施方式
下面将结合附图1-图3对本发明进行详细说明，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明通过改进在此提供一种数字域内实现相关双采样的降采样滤波器，如图1所示，可以按照如下方式予以实施；包括，累加器、加法器、寄存器、阵列的缓冲区、减法器；
其中，累加器的输入端接入BWI信号，BWI信号是一个使能信号，控制的是一个按位取反的结构，这个信号可以控制BS信号直接输入这个结构或者经过一个反相器之后输入；累加器的输出端连接加法器，加法器连接寄存器，寄存器输出连接阵列的缓冲区，阵列的缓冲区连接减法器，对信号进行补偿；累加器和寄存器分别输出复位使能信号RST1和RST2。
相关双采样降采样滤波器的***框图如图1所示：图1中，BWI信号是一个使能信号，控制的是一个按位取反的结构，这个信号可以控制BS信号直接输入这个结构或者经过一个反相器之后输入。Ripple counter是一个7bit的累加器，Adder是一个13bit的加法器，Register是一个13bit的寄存器，Scan Buffer是阵列的缓冲区。Subtractor是一个减法器，对信号进行补偿。RST1和RST2是复位使能信号。
本发明公式推导如下：
BSdec(k1)＝Ddec(k1)
BSinc(k3)＝1-Dinc(k3)
OSR＝97，
Sfinal_conv＝Sfinal-4753
信号传输分为两个阶段，由BWI使能，分为dec(BWI为0使能)和inc(BWI为1使能)两个阶段。
电路仿真：信号输出及时序图如图3，
本发明在此提供一种数字域内实现相关双采样的降采样滤波器。将按位取反的结构提前，使用更少的MOS管，更低的功率达到同样的滤波效果。实现时，针对图像传感器的需求所提出的相关双采样降采样滤波器的结构可以有效地减少低频率噪声,减小电路面积，降低功耗。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (2)

1.一种数字域内实现相关双采样的降采样滤波器，其特征在于：包括，累加器、加法器、寄存器、阵列的缓冲区、减法器；
其中，累加器的输入端接入BWI信号，BWI信号是一个使能信号，控制的是一个按位取反的结构，这个信号可以控制BS信号直接输入这个结构或者经过一个反相器之后输入；累加器的输出端连接加法器，加法器连接寄存器，寄存器输出连接阵列的缓冲区，阵列的缓冲区连接减法器，对信号进行补偿；累加器和寄存器分别输出复位使能信号RST1和RST2。
2.根据权利要求1所述一种数字域内实现相关双采样的降采样滤波器，其特征在于：累加器是一个7bit的累加器，加法器是一个13bit的加法器，寄存器是一个13bit的寄存器；其中，信号传输分为两个阶段，由BWI使能，分为dec和inc两个阶段。
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