CN108880537A - 高速串行通信中基于相位插值器的宽频时钟产生电路 - Google Patents
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Abstract
本发明涉及高速串行通信中基于相位插值器的宽频时钟产生电路，属于集成电路设计技术领域。本发明提出的基于相位插值器的宽频时钟产生电路由时钟输入预处理电路、控制字产生电路、译码电路以及相位插值器组成。时钟输入预处理电路保证输入到相位插值器的时钟在不同频率时满足相位插值器的输入波形要求。温度计码经过译码后提供给相位插值器的尾电流阵，对应不同的权重系数，从而输出不同相位的时钟。本发明的有益效果是提出的时钟产生电路在半速时钟为625MHz至5.15625GHz较宽的频率范围内，具有较好的线性度，能够实现产生不同相位的时钟的功能。
Description
技术领域
本发明属于集成电路设计技术领域，特别涉及一种高速串行通信中基于相位插值器的宽频时钟产生电路。
背景技术
目前的有线通信***中，对高速串口带宽的要求越来越高，需要收发器能够同时满足多协议的规范。这对高速串行接口电路的设计提出了更高的要求，需要其能够工作在相差较大的多种频点下。
高速串行接口电路由发射机和接收机组成，而时钟与数据恢复电路(Clock andData Recovery,CDR)是接收机的关键组成部分，其作用是从接收到的、被干扰化的数据信号中恢复出与数据同频的时钟，同时对数据信号进行重定时。基于相位插值器(PhaseInterpolator,PI)的CDR能够很好地追踪发送端和接收端的频差，抖动容限大，稳定性好，设计复杂度低，特别适合非源同步场合的使用，但是由于其相位调整精度有限，会产生相位量化误差。
PI通过对同频率、两相正交时钟的加权求和，得到相位介于两相时钟之间的输出信号。权重系数的取值不同，可以在直角坐标系组成一个圆形，此时PI的输出时钟的幅值为一常数且输出时钟的相位以线性的方式变化。相位插值的线性度直接关系到CDR锁定时所产生的最大抖动，因此圆形插值是最理想的插值方式，这需要PI的输入时钟为理想正弦波；但是在设计过程中圆形插值是无法实现的，常使用菱形插值来近似，此时需要输入时钟近似于三角波。一般收发器只需要工作在单个频点或者较小的频率范围，所以传统的时钟预处理电路如图1所示，即输入时钟通过缓冲器隔离前级负载后，直接提供给PI进行插值求和。但是对于较大的工作频率范围来说，工作频率较高时，输入的时钟信号波形接近正弦波，正交时钟在不同权重系数的控制下插值可以得到不同相位的输出时钟信号，如图2所示。工作频率较低时，输入的时钟信号波形质量较好，更接近方波信号，此时两相正交时钟在不同权重系数的控制下求和，输出时钟信号并不能正确的产生相移，如图3所示。这时需要针对不同频率范围来处理输入时钟，***延时可控的时钟预处理电路，以保证PI的线性度，使PI能够工作在宽频范围。
发明内容
为了克服上述现有技术的缺点，本发明的目的在于提供一种高速串行通信中基于相位插值器的宽频时钟产生电路，
为了实现上述目的，本发明采用的技术方案是：
一种高速串行通信中基于相位插值器的宽频时钟产生电路，主要包括时钟预处理电路、控制字产生电路、译码电路以及相位插值器，其中，时钟预处理电路保证输入到相位插值器的时钟在不同频率时满足相位插值器的输入波形要求，控制字产生电路处理来自时钟与数据恢复电路前端电路的结果，即超前/滞后信息early/late，从而产生温度计码，译码电路将控制字产生电路提供的温度计码转换为相位插值器所需要的尾电流控制码，对应不同的权重系数，相位插值器最终输出不同相位的时钟。
所述输入到相位插值器的时钟为ck0、ck90、ck180、ck270，控制字产生电路产生的温度计码为ctl<31:0>，译码电路译码后产生四组控制字ctl_0<15:0>、ctl_90<15:0>、ctl_180<15:0>、ctl_270<15:0>，控制相位插值器的尾电流开关，相位插值器最终输出时钟ckip、ckin、ckqp、ckqn。
所述时钟预处理电路是在缓冲期的每一路输出信号上串联三个阻值依次倍增的电阻，且每个电阻上并联一个开关，每一路输出信号上的每一级电阻阻值相等，同时每一路输出信号在相位插值器的输入端位置连接一个容值相等的接地电容，从而保证在625MHz至5.15625GHz较宽的频率范围内，送入PI的时钟均为正弦波或者三角波。
与现有技术相比，本发明时钟产生电路在半速时钟为625MHz至5.15625GHz较宽的频率范围内，相位插值器能够实现产生不同相位的时钟的功能，具有较好的线性度。同时利用温度计码作为控制字，每次只有一位发生变化，可以降低时钟在切换不同相位时产生的毛刺。
附图说明
图1是常规的时钟输入预处理电路的实现方式。
图2是不同权重系数下的两相正交正弦波的叠加效果。
图3是不同权重系数下的两相正交方波的叠加效果。
图4是时钟产生电路的电路架构。
图5是本发明的时钟输入预处理电路的实现方式。
具体实施方式
下面结合附图，对优选实施例作详细说明。应该强调的是，下述说明仅仅是示例性的，而不是为了限制本发明的范围及其应用。
本发明一种基于相位插值器的宽频时钟产生电路，实现方式如图4所示，主要由时钟预处理电路、控制字产生电路、译码电路以及相位插值器组成。时钟预处理电路保证输入到相位插值器的时钟ck0、ck90、ck180、ck270在不同频率时满足相位插值器的输入波形要求，控制字产生电路处理来自时钟与数据恢复电路前端电路的结果，即CDR前端的滤波器产生的时钟相对于数据的超前/滞后信息early/late，从而产生32bit温度计码clt<31:0>，译码电路译码后产生的四组控制字ctl_0<15:0>、ctl_90<15:0>、ctl_180<15:0>、ctl_270<15:0>控制相位插值器的尾电流开关，从而产生不同相位的时钟，相位插值器最终输出时钟ckip、ckin、ckqp、ckqn。
时钟预处理电路的实现方式如图5所示，保证在较宽的频率范围内，送入PI的时钟均为正弦波或者三角波。PI的线性度与输出节点的时间常数RC和输入信号的上升时间有关，由于在工作频率很高时，很难保证输入信号的上升时间足够小，所以本发明采用在PI之前***一延时可控的时钟预处理电路，使PI可以工作在宽频范围内。具体的工作原理如下：当时钟clk0、clk90、clk180、clk270工作在较高频率时即4.25GHz至5.15625GHz的范围内，开关S1、S2、S3均闭合，电阻R、2R、4R被短路，只有容值较小的电容C被接入电路，使得输出时钟ck0、ck90、ck180、ck270更接近正弦波；当时钟clk0、clk90、clk180、clk270工作在3.125GHz至4.25GHz的频率范围内，其上升沿、下降沿与4.25GHz至5.15625GHz范围内的时钟波形相比较更陡，此时控制开关S1断开，电阻R和电容C同时被接入电路；当时钟clk0、clk90、clk180、clk270工作在2.5GHz至3.125GHz的频率范围内，其上升沿、下降沿与4.25GHz至5.15625GHz范围内的时钟波形相比较更陡，此时控制开关S1和S2断开，电阻R、2R和电容C同时被接入电路，利用RC滤波使得时钟的边沿变缓，改善了PI的线性度，从而保证PI的功能正确性；同理，当时钟clk0、clk90、clk180、clk270工作在625MHz至2.5GHz的频率范围内，此时控制开关S1、S2、S3断开，电阻R、2R、4R和电容C同时被接入电路，以保证输出时钟ck0、ck90、ck180、ck270更接近三角波。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
Claims (3)
1.一种高速串行通信中基于相位插值器的宽频时钟产生电路，其特征在于，主要包括时钟输入预处理电路、控制字产生电路、译码电路以及相位插值器，其中，时钟输入预处理电路保证输入到相位插值器的时钟在不同频率时满足相位插值器的输入波形要求，控制字产生电路处理来自时钟与数据恢复电路前端电路的结果，即超前/滞后信息early/late，从而产生温度计码，译码电路将控制字产生电路提供的温度计码转换为相位插值器所需要的尾电流控制码，对应不同的权重系数，相位插值器最终输出不同相位的时钟。
2.根据权利要求1所述高速串行通信中基于相位插值器的宽频时钟产生电路，其特征在于，所述输入到相位插值器的时钟为ck0、ck90、ck180、ck270，控制字产生电路产生的温度计码为ctl<31:0>，译码电路译码后产生四组控制字ctl_0<15:0>、ctl_90<15:0>、ctl_180<15:0>、ctl_270<15:0>，控制相位插值器的尾电流开关，相位插值器最终输出时钟ckip、ckin、ckqp、ckqn。
3.根据权利要求1所述高速串行通信中基于相位插值器的宽频时钟产生电路，其特征在于，所述时钟输入预处理电路是在缓冲期的每一路输出信号上串联三个阻值依次倍增的电阻，且每个电阻上并联一个开关，每一路输出信号上的每一级电阻阻值相等，同时每一路输出信号在相位插值器的输入端位置连接一个容值相等的接地电容，从而保证在625MHz至5.15625GHz较宽的频率范围内，送入PI的时钟均为正弦波或者三角波。
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