TWI586109B - 相位內插器及時脈與資料回復電路 - Google Patents

相位內插器及時脈與資料回復電路 Download PDF

Info

Publication number
TWI586109B
TWI586109B TW104115876A TW104115876A TWI586109B TW I586109 B TWI586109 B TW I586109B TW 104115876 A TW104115876 A TW 104115876A TW 104115876 A TW104115876 A TW 104115876A TW I586109 B TWI586109 B TW I586109B
Authority
TW
Taiwan
Prior art keywords
signal
phase
circuit
coupled
pass filter
Prior art date
Application number
TW104115876A
Other languages
English (en)
Other versions
TW201635714A (zh
Inventor
簡廷旭
李易霖
王銣傑
Original Assignee
創意電子股份有限公司
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 創意電子股份有限公司, 台灣積體電路製造股份有限公司 filed Critical 創意電子股份有限公司
Publication of TW201635714A publication Critical patent/TW201635714A/zh
Application granted granted Critical
Publication of TWI586109B publication Critical patent/TWI586109B/zh

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
    • H04L7/0025—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of clock signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H03L7/0998—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator using phase interpolation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

相位內插器及時脈與資料回復電路
本發明是有關於一種相位內插器，且特別是有關於一種可兼顧操作速度與操作頻率範圍的相位內插器與時脈及其資料回復電路。
時脈與資料回復(Clock and data recovery，CDR)電路一般被用來對輸入資料訊號進行取樣、從輸入資料訊號中提取時脈，並在將接收器中所取樣的資料重新定時。傳統的時脈與資料回復電路中，常利用相位內插器來調整取樣時脈的相位。
由於相位內插器的電路特性對於接收器的操作頻率範圍與操作速度具有舉足輕重的影響，設計者需要花更多時間來開發以在操作頻率範圍與操作速度間作取捨，其中，要同時確保操作頻率範圍與操作速度皆具有較佳的特性是相當困難的。
舉例來說，在傳統的相位內插器設計中，設計者雖可藉由在輸出端額外配置一開關電容陣列(Switch and capacitor Array，SCA)來提昇操作頻率範圍。然而，由於開關電容陣列所產生的寄生電容增加了相位內插器之輸出端的等效電容值，因此造成相位內插器之最高操作速度相對的降低。
本發明是有關於相位內插器及時脈與資料回復電路，其中相位內插器可在不降低最高操作速度的情況下，而獲得較廣的操作頻率範圍。
本發明是有關於相位內插器，其包含相位內插電路、多個低通濾波通道與多工電路。上述的相位內插電路接收第一時脈訊號與第二時脈訊號，並據以執行內插操作以產生輸出時脈訊號。上述的低通濾波通道各自具有輸入端與輸出端，所述輸入端耦接相位內插電路以接收輸出時脈訊號，且每一上述低通濾波通道包括開關與電容。上述的開關與電容耦接共同節點作為輸出端，且各開關受控於對應的開關訊號。上述的多工電路具有多個輸入端，多工器的輸入端分別耦接所述多個低通濾波通道的輸出端。上述的多工電路根據選擇訊號選擇從所述多個低通濾波通道其中之一接收到的輸入訊號作為相位內插訊號。
在本發明的一實施例中，上述的相位內插器更包括控制電路，其耦接上述低通濾波通道與多工電路，其中所述控制電路提供開關訊號與選擇訊號。
在本發明的一實施例中，當多工電路選擇從所述多個低 通濾波通道其中之一接收到的輸入訊號作為相位內插訊號時，上述低通濾波通道其中之一的開關反應於對應的開關訊號而被導通，且其餘的低通濾波通道的開關反應於對應的開關訊號而被截止。
在本發明的一實施例中，所述低通濾波通道分別包括開關與電容。上述開關的第一端耦接上述相位內插電路、第二端耦接上述多工電路的對應輸入端，且控制端接收上述對應的開關訊號。上述電容的第一端耦接上述開關的第二端與上述多工電路的輸入端，且其第二端電容耦接接地端。
在本發明的一實施例中，上述低通濾波通道的電容各自具有不同的電容值。
在本發明的一實施例中，當相位內插電路接收到具有第一頻率的第一與第二時脈訊號時，耦接於具有第一電容值的電容的開關反應於對應的開關訊號而被導通，並且當相位內插電路接收到具有第二頻率的第一與第二時脈訊號時，耦接於具有第二電容值的電容的開關反應於對應的開關訊號而被導通，其中第二頻率高於第一頻率，並且第二電容值低於第一電容值。
在本發明的一實施例中，上述的相位內插器更包括直接傳輸通道。所述直接傳輸通道耦接於相位內插電路與多工電路之間，並將上述輸出時脈訊號直接傳送至上述多工電路的對應的輸入端。
在本發明的一實施例中，當相位內插電路接收到具有第 三頻率的第一與第二時脈訊號時，所述多個低通濾波通道的開關反應於對應的開關訊號而被截止，以使輸出時脈訊號透過直接傳輸通道被提供給多工電路的輸入端，其中第三頻率高於第二頻率。
本發明是有關於一種時脈與資料回復(Clock與Data Recovery，CDR)電路，其包括相位偵測器、有限狀態機(Finite State Machine，FSM)與相位內插器。上述的相位偵測器比較輸入資料訊號與相位內插訊號，並產生相位指示訊號以指示輸入資料訊號與相位內插訊號間的相位差。上述有限狀態機耦接相位偵測器，並根據相位指示訊號與相位內插訊號而產生控制訊號。上述相位內插器耦接相位偵測器與有限狀態機，並根據第一時脈訊號、第二時脈訊號以及上述控制訊號而產生上述相位內插訊號。上述相位內插器包括相位內插電路、多個低通濾波通道與多工電路。上述的相位內插電路接收第一時脈訊號與第二時脈訊號，並據以執行內插操作以產生輸出時脈訊號。上述的低通濾波通道各自具有輸入端與輸出端，所述輸入端耦接相位內插電路以接收輸出時脈訊號，且每一上述低通濾波通道包括開關與電容。上述的開關與電容耦接共同節點作為輸出端，且各開關受控於對應的開關訊號。上述的多工電路具有多個輸入端，多工器的輸入端分別耦接所述多個低通濾波通道的輸出端。上述的多工電路根據選擇訊號選擇從所述多個低通濾波通道其中之一接收到的輸入訊號作為相位內插訊號。
在本發明的一實施例中，上述時脈與資料回復電路更包 括鎖相迴路(Phase-locked Loop，PPL)。上述鎖相迴路耦接相位內插器，並產生上述第一與第二時脈訊號。
基於上述，本發明實施例提出一種相位內插器及應用所述相位內插器的時脈與資料回復電路。藉由在相位內插器中配置多個低通濾波通道的電路架構，可大幅地降低前述寄生電容效應所造成之影響。因此，本案的相位內插器可在不需降低相位內插器的最高操作速度的前提下，獲得較廣的操作頻率範圍，從而可提供具有較高線性度與較低抖動的相位內插訊號。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
40‧‧‧鎖相迴路
60‧‧‧相位偵測器
80‧‧‧有限狀態機
100‧‧‧相位內插器
110‧‧‧相位內插電路
120_0‧‧‧直接傳輸通道
120_1~120_n‧‧‧低通濾波通道
130‧‧‧多工電路
140‧‧‧控制電路
C1~Cn‧‧‧電容
DIN‧‧‧資料訊號
GND‧‧‧接地端
N1~Nn‧‧‧節點
P0~Pn+1‧‧‧輸入端
S1~Sn‧‧‧開關訊號
SC‧‧‧控制訊號
SSEL‧‧‧選擇訊號
SI‧‧‧第一時脈訊號
SIND‧‧‧相位指示訊號
SO‧‧‧輸出時脈訊號
SO’‧‧‧輸入訊號
SPI‧‧‧相位內插訊號
SQ‧‧‧第二時脈訊號
SW1~SWn‧‧‧開關
TL‧‧‧傳輸線
圖1是根據本發明一實施例所繪示的時脈與資料回復電路的方塊圖。
圖2是根據本發明一實施例所繪示的相位內插器的電路圖。
為了使本揭露之內容更為明瞭，以下列舉實施例作為本揭露確實能夠據以實施的範例。所提出的實施例僅作為解說之用，並非用來限定本揭露的申請權利範圍。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/符號代表相同或 類似部分。
圖1是根據本發明一實施例所繪示的時脈與資料回復(Clock與Data Recovery，CDR)電路的方塊圖。在本實施例中，上述時脈與資料回復電路10可配置於用來回復自發射器所接收的輸入資料之時脈的接收器中。請參照圖1，上述時脈與資料回復電路10包括鎖相迴路(Phase Locked Loop，PPL)40、相位偵測器60、有限狀態機(Finite State Machine，FSM)80與相位內插器100。上述鎖相迴路40耦接相位內插器100，並產生第一時脈訊號SI與第二時脈訊號SQ。於此，上述的第一時脈訊號SI例如為一同相訊號(in-phase signal)，而上述的第二時脈訊號SQ例如為正交訊號(quadrature signal)，第一時脈訊號SI的頻率與第二時脈訊號SQ相同，且兩訊號彼此正交。換言之，上述第一時脈訊號SI與上述第二時脈訊號SQ之間具有90度的相位差。
相位偵測器60用以比較輸入資料訊號DIN與相位內插器100所輸出的相位內插訊號SPI，並產生相位指示訊號SIND，以指示輸入資料訊號DIN與相位內插訊號SPI之間的相位差。舉例來說，相位偵測器60可藉由取樣輸入資料訊號DIN與相位內插訊號SPI的上升緣或下降緣附近的電壓，並比較取樣到的電壓來判斷輸入資料訊號DIN的相位超前或落後於相位內插訊號SPI的相位，藉以判定輸入資料訊號DIN與相位內插訊號SPI之間的相位差。
上述有限狀態機80耦接相位偵測器60並根據相位指示訊號SIND與相位內插訊號SPI產生控制訊號SC，藉以控制相位內 插器100的內插操作。
上述相位內插器100耦接相位偵測器60與有限狀態機80，並執行上述內插操作，以根據上述鎖相迴路40所輸出之第一與第二時脈訊號SI、SQ，以及有限狀態機80所輸出之控制訊號，產生相位內插訊號SPI。在本實施例中，基於相位內插器100的電路設計，其可在不需要降低最高操作速度的前提下，即可獲得較寬的操作頻率範圍。這是因為相位內插器100的電路設計可以顯著抑制寄生電容效應。
底下以圖2所繪示的實施例來具體描述相位內插器100的電路設計。其中，圖2是根據本發明一實施例所繪示的相位內插器的電路圖。
上述相位內插器100包括相位內插電路110、直接傳輸通道120_0、多個低通濾波通道120_1~120_n、多工電路130以及控制電路140。
相位內插電路110從鎖相迴路40接收第一時脈訊號SI與第二時脈訊號SQ，並藉以根據控制訊號SC執行內插操作以產生上述輸出時脈訊號SO。更具體來說，相位內插電路110可基於權重值將第一與第二時脈訊號SI、SQ進行內插，其中所述權重值由有限狀態機80(請參照圖1)輸出的控制訊號SC所決定。在本實施例中，相位內插電路110可藉由調校所述權重值來調整所內插的相位，如此一來，輸出時脈訊號SO的相位可被調整至介於第一時脈訊號SI與第二時脈訊號SQ的相位之間。
上述直接傳輸通道120_0與低通濾波通道120_1~120_n相互並聯，並且耦接於相位內插電路110與多工電路130之間。直接傳輸通道120_0與低通濾波通道120_1~120_n分別具有輸入端與輸出端。直接傳輸通道120_0與低通濾波通道120_1~120_n的輸入端共同連接至相位內插電路110的輸出端以接收輸出時脈訊號SO。直接傳輸通道120_0與低通濾波通道120_1~120_n的輸出端各自連接至多工電路130的輸入端P0~Pn+1，其中n為正整數，且可由設計者自行決定，本發明不對此作限制。
詳言之，直接傳輸通道120_0可利用傳輸線TL實現，其可將輸出時脈訊號SO直接傳送至多工電路130的輸入端P0。另一方面，低通濾波通道120_1~120_n可分別由開關(例如，開關SW1~SWn中任一個)與電容(例如，電容C1~Cn中任一個)所組成的電路架構來實現。其中，開關與電容耦接共同節點(例如，節點N1~Nn中任一個)作為每一低通濾波通道中的輸出端。舉例來說，開關SW1與電容C1耦接節點N1作為低通濾波通道120_1的輸出端，開關SW2與電容電容C2耦接節點N2作為低通濾波通道120_的輸出端，開關SWn與電容Cn耦接節點Nn作為低通濾波通道120_n的輸出端，以此類推。
更具體來說，以低通濾波通道120_1為例，低通濾波通道120_1中的開關SW1與有第一端、第二端和控制端。開關SW1的第一端耦接相位內插電路110的輸出端。開關的第二端SW1透過共同節點N1耦接多工電路130的輸入端P1。開關SW1的控制 端耦接控制電路140以接收開關訊號S1。低通濾波通道120_1電容C1具有第一端與第二端。電容C1的第一端耦接開關SW1的第二端(即共同節點N1)。電容C1的第二端耦接接地端GND。應注意的是，接地端GND並不限定於絕對零電位(亦即地電位)。本實施例中的接地端GND意指相位內插器100中，相對於其他部件，具有既穩定且最低電位的部件。
其他低通濾波通道120_2~120_n的電路結構可依此推論，因此，以下不再贅述。在本實施例中，低通濾波通道120_1~120_n中電容C1~Cn的電容值各不相同。舉例來說，電容C1的電容值為20×C，其中C表示根據電路設計要求所設定的特定電容值。電容C2的電容值為21×C，電容Cn的電容值為2n-1×C，以此類推。
由於直接傳輸通道120_0與各個低通濾波通道120_1~120_n具有不同的等效電容值，故可選擇低通濾波通道120_1~120_n其中之一來將輸出時脈訊號SO傳輸至多工電路130，藉以符合有關上述第一時脈訊號SI與第二時脈訊號SQ頻率的要求。舉例來說，假設n等於4，倘若相位內插電路110接收到的是第一頻率(例如，1GHz)的第一與第二時脈訊號SI與SQ，則耦接至具有較高電容值(例如，23×C=8C)之電容C4的開關SW4會反應於開關訊號S4被導通。另一方面，當相位內插電路110接收到的是高於第一頻率的第二頻率(例如，20GHz)的第一與第二時脈訊號SI、SQ時，耦接至具有較低電容值(例如，20×C=C)之 電容C1的開關SW1會反應於開關訊號S1被導通。此外，當相位內插電路110接收到的是更高於第二頻率的第三頻率(例如，32GHz)的第一與第二時脈訊號SI、SQ時，開關SW1~SW4會反應於開關訊號S1~S4而皆被截止，藉此將輸出時脈訊號SO透過具有最低等效電容值的直接傳輸通道120_0傳送至多工電路的輸入端130。
多工電路130具有多個輸入端P1~Pn+1，所述多個輸入端P1~Pn+1分別耦接直接傳輸通道120_0低通濾波通道120_1~120_n的輸出端，且多工電路130會根據選擇訊號SSEL選擇從低通濾波通道其中之一的輸入訊號(例如，輸入訊號SO’)作為相位內插訊號SPI。
控制電路140耦接低通濾波通道120_1~120_n與多工電路130。控制電路將開關訊號S1~Sn分別提供給開關SW1~SWn，並將選擇訊號SSEL提供給多工電路130。
有關整個相位內插器100的內插操作，在此以低通濾波通道120_1為例，倘若控制電路140根據輸入資料訊號DIN(如圖1)的頻率而選擇低通濾波通道120_1作為相位內插電路110的輸出通道，控制電路140會提供致能的開關訊號S1以導通開關SW1，並提供禁能的開關訊號S2~Sn以截止開關SW2~SWn。此外，控制電路140可進一步提供對應的選擇訊號SSEL，以令多工電路130選擇接收從低通濾波通道120_1輸出端所輸出的輸入訊號SO’作為相位內插訊號SPI。
換言之，當多工電路130根據選擇訊號SSEL選擇接收由低通濾波通道120_1所輸出的輸入訊號SO’作為相位內插訊號SPI時，低通濾波通道120_1的開關SW1反應於開關訊號S1而被導通，而其餘低通濾波通道120_2~120_n的開關SW2~SWn反應於對應的開關訊號S2~Sn而被截止。
在本實施例中，由於多工電路130所輸出的相位內插訊號SPI是基於與其他低通濾波通道120_2~120_n中的共同節點N2~Nn電性分離的共同節點N1所提供，因此其他低通濾波通道120_2~120_n的寄生電容並不會造成相位內插器100的最高操作速度降低。此外，較寬的操作頻率範圍之特性亦可藉由選擇具有不同電容值之低通濾波通道120_1~120_n)而獲得。
另外，輸出時脈訊號SO與輸入訊號SO’/相位內插訊號SPI的轉換函數可以表示為以下公式：
其中，VPI為輸出時脈訊號SO的振幅，ω為輸出時脈訊號SO的頻率，RPI為相位內插電路110等效電阻值，CPI為相位內插電路110的等效電容值，RSW為開關SW1的等效電阻值，而C為電容C1的電容值。
根據公式(1)、(2)，開關SW1的電阻值RSW不僅提供輸入訊號SO’的轉換函數中的極點，同時也隔離了寄生電容使得 高速操作可以被實現。此外，每一低通濾波通道120_1~120_n所產生之輸入訊號SO’的轉換函數可利用相同公式表示，其差異僅在於各轉換函數的電容值不相同。
在實際應用中，相位內插器100所產生的相位內插訊號SPI可以在介於1Gbps與32Gbps之操作速度下皆具有高線性度與低訊號抖動的良好特性。
綜上所述，本發明實施例提出一種相位內插器及應用所述相位內插器的時脈與資料回復電路。藉由在相位內插器中配置多個低通濾波通道的電路架構，可大幅地降低前述寄生電容效應所造成之影響。因此，本案的相位內插器可在不需降低相位內插器的最高操作速度的前提下，獲得較廣的操作頻率範圍，從而可提供具有較高線性度與較低抖動的相位內插訊號。
請注意前述接收器電路可應用於任何晶片，此晶片操作於例如是，1.8V的低電壓，但本發明不限於此。其他範例實施例(例如，將n-通道功率金屬氧化物半導體(MOS)電晶體變更為p-通道功率金屬氧化物半導體電晶體)亦屬於本發明的範圍內。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧相位內插器
110‧‧‧相位內插電路
120_0‧‧‧直接傳輸通道
120_1~120_n‧‧‧低通濾波通道
130‧‧‧多工電路
140‧‧‧多工電路
C1~Cn‧‧‧電容
GND‧‧‧接地端
N1~Nn‧‧‧節點
P0~Pn+1‧‧‧輸入端
S1~Sn‧‧‧開關訊號
SC‧‧‧控制訊號
SSEL‧‧‧選擇訊號
SI‧‧‧第一時脈訊號
SO‧‧‧輸出時脈訊號
SO’‧‧‧輸入訊號
SPI‧‧‧相位內插訊號
SQ‧‧‧第二時脈訊號
SW1~SWn‧‧‧開關
TL‧‧‧傳輸線

Claims (17)

  1. 一種相位內插器，包括：一相位內插電路，接收一第一時脈訊號與一第二時脈訊號，並基於設定至該相位內插電路的一權重值，據以執行一內插操作以產生一輸出時脈訊號；多個低通濾波通道，各該低通濾波通道具有一輸入端與一輸出端，該輸入端耦接該相位內插電路以接收該輸出時脈訊號，其中各該低通濾波通道包括一開關與一電容，該開關與該電容耦接一共同節點以作為該輸出端，且該開關受控於一對應的開關訊號；以及一多工電路，具有多個輸入端，該些輸入端分別耦接該些低通濾波通道的輸出端，其中該多工電路根據一選擇訊號選擇從該些低通濾波通道其中之一接收到的輸入訊號作為一相位內插訊號。
  2. 如申請專利範圍第1項所述的相位內插器，更包括：一控制電路，耦接該些低通濾波通道與該多工電路，其中該控制電路提供該些開關訊號與該選擇訊號。
  3. 如申請專利範圍第1項所述的相位內插器，其中當該多工電路根據該選擇訊號選擇從該些低通濾波通道其中之一所接收的輸入訊號作為一相位內插訊號時，該其中之一低通濾波通道的開關反應於對應的開關訊號而被導通，並且其餘該些低通濾波通道的開關反應於對應的開關訊號而被截止。
  4. 如申請專利範圍第1項所述的相位內插器，其中各該低通 濾波通道包括：該開關，其第一端耦接該相位內插電路，其第二端耦接該多工電路的對應的輸入端，且其控制端接收對應的開關訊號；以及該電容，其第一端耦接該開關的第二端與該多工電路的輸入端，且其第二端耦接一接地端。
  5. 如申請專利範圍第1項所述的相位內插器，其中該些低通濾波通道的電容各自具有不同的電容值。
  6. 如申請專利範圍第5項所述的相位內插器，其中當該相位內插電路接收到具有一第一頻率的該第一與該第二時脈訊號時，耦接於具有一第一電容值的電容的開關反應於對應的開關訊號而被導通，並且當該相位內插電路接收到具有一第二頻率的該第一與該第二時脈訊號時，耦接於具有一第二電容值的電容的開關反應於該對應的開關訊號而被導通，其中該第二頻率高於該第一頻率，並且該第二電容值低於該第一電容值。
  7. 如申請專利範圍第6項所述的相位內插器，更包括：一直接傳輸通道，耦接於該相位內插電路與該多工電路之間，其中該直接傳輸通道將該輸出時脈訊號直接傳送至該多工電路的對應的輸入端。
  8. 如申請專利範圍第7項所述的相位內插器，其中當該相位內插電路接收到具有一第三頻率的該第一與該第二時脈訊號時，該些低通濾波通道的開關反應於對應的開關訊號而被截止，以使該輸出時脈訊號透過該直接傳輸通道被提供給該多工電路的輸入端，其中該第三頻率高於該第二頻率。
  9. 一種時脈與資料回復電路 包括：一相位偵測器，用以比較一輸入資料訊號與一相位內插訊號，並產生一相位指示訊號以指示該輸入資料訊號與該相位內插訊號間的一相位差；一有限狀態機，耦接該相位偵測器，其中該有限狀態機根據該相位指示訊號與該相位內插訊號而產生一控制訊號；以及一相位內插器，耦接該相位偵測器與該有限狀態機，用以根據一第一時脈訊號、一第二時脈訊號以及該控制訊號產生該相位內插訊號，其中該相位內插器包括：一相位內插電路，接收該第一與該第二時脈訊號，並據以根據該控制訊號執行一內插操作以產生一輸出時脈訊號；多個低通濾波通道，各該低通濾波通道具有一輸入端與一輸出端，該輸入端耦接該相位內插電路以接收該輸出時脈訊號，其中各該低通濾波通道各包括一開關與一電容，該開關與該電容耦接一共同節點以作為該輸出端，且該開關受控於一對應的開關訊號；以及一多工電路，具有多個輸入端，該些輸入端分別耦接該些低通濾波通道的輸出端，其中該多工電路根據一選擇訊號，選擇從該些低通濾波通道其中之一接收到的輸入訊號作為一相位內插訊號。
  10. 如申請專利範圍第9項所述的時脈與資料回復電路，更包括：一鎖相迴路，耦接該相位內插器，其中該鎖相迴路產生該第 一與該第二時脈訊號。
  11. 如申請專利範圍第9項所述的時脈與資料回復電路，其中該相位內插器更包括：一控制電路，耦接該些低通濾波通道與該多工電路，其中該控制電路提供該些開關訊號與該選擇訊號。
  12. 如申請專利範圍第9項所述的時脈與資料回復電路，其中當該多工電路根據該選擇訊號選擇從該些低通濾波通道其中之一所接收的輸入訊號作為該相位內插訊號時，該其中之一低通濾波通道的開關反應於對應的開關訊號而被導通，並且其餘該些低通濾波通道的開關反應於對應的開關訊號而被截止。
  13. 如申請專利範圍第9項所述的時脈與資料回復電路，其中各該低通濾波通道包括：該開關，其第一端耦接該相位內插電路，其第二端耦接該多工電路的對應的輸入端，且其控制端接收該對應的開關訊號；以及該電容，其第一端耦接該開關的第二端與該多工電路的輸入端，且其第二端耦接一接地端。
  14. 如申請專利範圍第9項所述的時脈與資料回復電路，其中該些低通濾波通道的電容具有不同的電容值。
  15. 如申請專利範圍第14項所述的時脈與資料回復電路，其中當該相位內插電路接收到具有一第一頻率的該第一與該第二時脈訊號時，耦接於具有一第一電容值的電容的開關反應於對應的開關訊號而被導通，並且當該相位內插電路接收到具有一第二頻 率的該第一與該第二時脈訊號時，耦接於具有一第二電容值的電容的開關反應於對應的開關訊號而被導通，其中該第二頻率高於該第一頻率，而該第二電容值低於該第一電容值。
  16. 如申請專利範圍第15項所述的時脈與資料回復電路，其中 該相位內插器 更包括：一直接傳輸通道，耦接於該相位內插電路與該多工電路之間，其中該直接傳輸通道將該輸出時脈訊號直接傳送至該多工電路的對應的輸入端。
  17. 如申請專利範圍第16項所述的時脈與資料回復電路，其中當該相位內插電路接收到具有一第三頻率的該第一與該第二時脈訊號時，該些低通濾波通道的開關反應於對應的開關訊號而被截止，以使該輸出時脈訊號透過該直接傳輸通道被提供給該多工電路的輸入端，其中該第三頻率高於該第二頻率。
TW104115876A 2015-03-30 2015-05-19 相位內插器及時脈與資料回復電路 TWI586109B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/672,251 US9584304B2 (en) 2015-03-30 2015-03-30 Phase interpolator and clock and data recovery circuit

Publications (2)

Publication Number Publication Date
TW201635714A TW201635714A (zh) 2016-10-01
TWI586109B true TWI586109B (zh) 2017-06-01

Family

ID=57017569

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104115876A TWI586109B (zh) 2015-03-30 2015-05-19 相位內插器及時脈與資料回復電路

Country Status (2)

Country Link
US (1) US9584304B2 (zh)
TW (1) TWI586109B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI699989B (zh) * 2019-07-22 2020-07-21 創意電子股份有限公司 時脈資料回復裝置與方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6819219B2 (ja) * 2016-10-28 2021-01-27 富士通株式会社 クロック再生回路，半導体集積回路装置およびｒｆタグ
CN113014252A (zh) * 2016-11-11 2021-06-22 瑞昱半导体股份有限公司 相位调整电路、控制方法与测量方法
CN110073602B (zh) * 2016-12-16 2021-10-01 华为技术有限公司 相位内插器与内插法
CN109981086B (zh) * 2018-12-29 2023-04-28 晶晨半导体(上海)股份有限公司 一种相位插值器
CN110233611B (zh) * 2019-06-18 2023-02-28 苏州兆凯电子有限公司 一种级联相位插值方法、电路及一种时钟数据恢复电路
TWI727656B (zh) 2020-02-13 2021-05-11 群聯電子股份有限公司 時脈資料回復電路、記憶體儲存裝置及訊號調整方法
TWI763411B (zh) * 2021-03-31 2022-05-01 瑞昱半導體股份有限公司 晶片線性度測試方法與系統以及線性度訊號提供裝置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6114914A (en) * 1999-05-19 2000-09-05 Cypress Semiconductor Corp. Fractional synthesis scheme for generating periodic signals
US6525615B1 (en) * 2000-07-14 2003-02-25 International Business Machines Corporation Oscillator with digitally variable phase for a phase-locked loop
US20110254603A1 (en) * 2010-04-16 2011-10-20 Texas Instruments Incorporated Phase interpolator and a delay circuit for the phase interpolator
US20130336378A1 (en) * 2012-02-10 2013-12-19 International Business Machines Corporation Feed-forward equalizer architectures

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5216374A (en) * 1991-07-03 1993-06-01 General Instrument Corporation Frequency synthesizer utilizing pulse-width modulation of digital VCO control signal
US6380783B1 (en) * 2000-10-13 2002-04-30 Silicon Communications Lab, Inc. Cyclic phase signal generation from a single clock source using current phase interpolation
US7197101B2 (en) * 2002-01-02 2007-03-27 Intel Corporation Phase interpolator based clock recovering
US7196564B2 (en) 2005-07-22 2007-03-27 Texas Instruments Incorporated High frequency balanced phase interpolator
KR20100037427A (ko) * 2008-10-01 2010-04-09 삼성전자주식회사 Ａｃ 커플링 위상 보간기 및 이 장치를 이용하는 지연 고정루프
JP2011055048A (ja) * 2009-08-31 2011-03-17 Renesas Electronics Corp 多相クロック生成回路
TW201315155A (zh) 2011-09-20 2013-04-01 Sunplus Technology Co Ltd 相位內插電路
CN103297034B (zh) 2012-02-28 2017-12-26 恩智浦美国有限公司 电压电平移位器
US8908804B2 (en) * 2013-04-30 2014-12-09 Intel Mobile Communications GmbH Phase interpolator

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6114914A (en) * 1999-05-19 2000-09-05 Cypress Semiconductor Corp. Fractional synthesis scheme for generating periodic signals
US6525615B1 (en) * 2000-07-14 2003-02-25 International Business Machines Corporation Oscillator with digitally variable phase for a phase-locked loop
US20110254603A1 (en) * 2010-04-16 2011-10-20 Texas Instruments Incorporated Phase interpolator and a delay circuit for the phase interpolator
US20130336378A1 (en) * 2012-02-10 2013-12-19 International Business Machines Corporation Feed-forward equalizer architectures

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI699989B (zh) * 2019-07-22 2020-07-21 創意電子股份有限公司 時脈資料回復裝置與方法

Also Published As

Publication number Publication date
US20160294538A1 (en) 2016-10-06
TW201635714A (zh) 2016-10-01
US9584304B2 (en) 2017-02-28

Similar Documents

Publication Publication Date Title
TWI586109B (zh) 相位內插器及時脈與資料回復電路
US7656984B2 (en) Circuits and methods for recovering a clock signal
US7180352B2 (en) Clock recovery using clock phase interpolator
US6977959B2 (en) Clock and data recovery phase-locked loop
JP4601606B2 (ja) クロックおよびデータリカバリ位相ロックループならびに高速位相検出器アーキテクチャ
JP6155659B2 (ja) 位相補間回路および受信回路
CN111030599B (zh) 正交信号产生
US10778405B2 (en) Clock generating circuit and hybrid circuit
US9059837B1 (en) Clock data recovery circuit and clock data recovery method
KR102476654B1 (ko) 클럭 생성 회로 및 이를 포함하는 반도체 장치
US20190386682A1 (en) Serializer/Deserializer physical layer circuit
CN106612118B (zh) 时钟产生器及产生方法
US9608798B2 (en) Method for performing phase shift control for timing recovery in an electronic device, and associated apparatus
TWI556582B (zh) 電容式相位內插電路及方法，及應用其之多相位產生器
CN106330140B (zh) 相位内插器及时脉与数据恢复电路
US9780797B2 (en) CMOS interpolator for a serializer/deserializer communication application
CN109217849B (zh) 一种相位插值器
US7961039B2 (en) Forwarded clock filtering
TW201707383A (zh) 時脈與資料回復電路及時脈與資料回復方法
KR101700745B1 (ko) 클록 주파수 체배기 및 이를 포함하는 클록/데이터 복원 회로
WO2024106009A1 (ja) インターフェース回路
US10659059B2 (en) Multi-phase clock generation circuit
JP5971102B2 (ja) クロック位相調整回路および受信回路
CN110611496A (zh) 时脉数据回复装置与相位控制方法
Kurisu et al. 90 phase shift circuit