CN111157881B - 测试电路及电路测试方法 - Google Patents

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Abstract

本发明提供一种测试电路，包括：若干级联的锁存器，第一个锁存器的D端与测试信号源通信连接，除第一个锁存器外的锁存器的D端与上一级锁存器的Q端通信连接；各锁存器的Q端与待测试电路的测试接口通信连接；各所述锁存器采用相同的时钟信号、时钟使能信号和复位信号。还提供一种电路测试方法，采用上述的测试电路，控制复位信号由高电平变为低电平，将各锁存器复位；控制使能信号源输出高电平；控制所述测试信号源输出预定信号；控制使能信号源输出低电平，将各所述锁存器的Q端锁定；将各锁存器的Q锁定的值输入待测试电路进行测试。本发明的测试电路及电路测试方法，免去了重新上电配置的过程，提高了测试效率。

Description

测试电路及电路测试方法
技术领域
本发明涉及FPGA器件技术领域，尤其涉及一种测试电路及电路测试方法。
背景技术
测试作为电路设计的一个部分，在工艺越来越先进的现代设计中愈发显得重要。在数字电路设计中，甚至需要专门为测试设计额外的电路结构用于测试，被称为DFT(Design For Test)电路。
在FPGA设计中，每个模块都可实现多种功能，实现特定的功能需要通过可配置寄存器也就是CRAM来配置静态配置信号来实现，如图1所示。每次CRAM重新进行配置，都需要重新上电复位，这就为测试带来了不便性，导致静态配置信号功能的跳转的测试异常麻烦，每一个配置位的值的改变都需要上电重配。
发明内容
鉴于上述问题，本发明提供的测试电路及电路测试方法，能够免去重新上电配置的过程，提高测试效率。
第一方面，本发明提供一种测试电路，包括：
若干级联的锁存器，第一个锁存器的D端与测试信号源通信连接，除第一个锁存器外的锁存器的D端与上一级锁存器的Q端通信连接；各锁存器的Q端与待测试电路的测试接口通信连接；
各所述锁存器采用相同的时钟信号、时钟使能信号和复位信号。
还包括与所述锁存器相同数量的选择器；
所述锁存器的Q端通过所述选择器与所述待测试电路通信连接。
可选地，所述选择器为二选一选择器；所述二选一选择器的其中一个输入端与所述锁存器的Q端通信连接，所述二选一选择器的输出端与所述待测试电路通信连接。
可选地，还包括与所述锁存器相同数量的静态寄存器；
所述选择器的另一个输入端与静态寄存器的输出端通信连接。
可选地，所述测试信号源由所述时钟信号的上升沿触发。
本发明的测试电路，通过锁存器的锁存功能，将测试信号进行锁存，锁存的信号作为测试时的静态配置参数，不需要重新上电配置的过程，大大提高了测试效率。因此，能够在相同的测试时间内大大提高测试的覆盖率，而对于相同的测试覆盖率来说，能够节省大量的时间。
第二方面，本发明提供一种电路测试方法，采用上述任意一项的测试电路，控制复位信号由高电平变为低电平，将各锁存器复位；
控制使能信号源输出高电平；
控制所述测试信号源输出预定信号；
控制使能信号源输出低电平，将各所述锁存器的Q端锁定；
将各锁存器的Q锁定的值输入待测试电路进行测试。
可选地，控制复位信号由高电平变为低电平，将各锁存器复位之前，还包括信号选择步骤：
向各选择器的选择端输入选择信号，所述选择信号控制选择器输出所述锁存器输出的信号。
可选地，所述选择器为二选一选择器。
可选地，还包括工作状态：向各选择器的选择端输入选择信号，所述选择信号控制所述选择器输出静态寄存器输出的信号。
可选地，所述测试信号源由所述时钟信号的上升沿触发输出测试信号的高电频或低电平。
本发明的电路测试方法，通过锁存器的锁存功能，将测试信号进行锁存，锁存的信号作为测试时的静态配置参数，不需要重新上电配置的过程，大大提高了测试效率。因此，能够在相同的测试时间内大大提高测试的覆盖率，而对于相同的测试覆盖率来说，能够节省大量的时间。
附图说明
图1为本发明测试电路及电路测试方法的现有技术的框图；
图2为本发明测试电路及电路测试方法一实施例的测试电路框图；
图3为本发明测试电路及电路测试方法一实施例的测试时序图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
如图2所示，本实施例提供一种测试电路，包括：
若干级联的锁存器，第一个锁存器的D端与测试信号源通信连接，除第一个锁存器外的锁存器的D端与上一级锁存器的Q端通信连接；各锁存器的Q端与待测试电路的测试接口通信连接；
各所述锁存器采用相同的时钟信号、时钟使能信号和复位信号。
具体地，所需测试的电路具有四个端子为例，需要配置四位静态配置值Q3，Q2，Q1，Q0为0110时，时序图如图3所示。TEST_CLK一直有效。TEST_RST先从高拉到低，使所有锁存器都进行复位，使所有输出Q0，Q1，Q2，Q3都为0。TEST_SI在RST为低的时候前四个clk上升沿依次给0110的值。TEST_SE在TEST_SI给有效值的时候需要一直为1，当TEST_SI的有效值给完以后，TEST_SE拉低为0，这样锁存器Q端的值就会被锁定。最后稳定下来，Q3的值来自与step0的0，Q2的值来自于step1的1，Q1的值来自step2的1，Q0的值来自与step3的0。得到了想要的静态配置参数的值以后，可以进行相关测试工作。
这样就不需要重新进行CRAM的上电复位，直接可以通过端口的复位，TEST_SI，时钟TEST_CLK以及控制信号TEST_SE来使改变静态配置信号的跳转。
还包括与所述锁存器相同数量的选择器；
所述锁存器的Q端通过所述选择器与所述待测试电路通信连接。
对于待测试电路，显然不能仅仅以测试信号作为输入信号，因此可以将锁存器与待测试电路之间通过选择器进行连接，选择器能够对信号进行选择，因此，能够依据具体的需要将选择器的其他输入接口与其他信号源进行连接，并通过选择器的选择功能选择合适的信号进行输入。
可选地，所述选择器为二选一选择器；所述二选一选择器的其中一个输入端与所述锁存器的Q端通信连接，所述二选一选择器的输出端与所述待测试电路通信连接。
可选地，还包括与所述锁存器相同数量的静态寄存器；
所述选择器的另一个输入端与静态寄存器的输出端通信连接。
静态寄存器作为正常工作时的输入，当选择器选择静态寄存器作为输入时，整个电路的工作状态与图1相同。
可选地，所述测试信号源由所述时钟信号的上升沿触发。
本实施例的测试电路，通过锁存器的锁存功能，将测试信号进行锁存，锁存的信号作为测试时的静态配置参数，不需要重新上电配置的过程，大大提高了测试效率。因此，能够在相同的测试时间内大大提高测试的覆盖率，而对于相同的测试覆盖率来说，能够节省大量的时间。
本发明实施例还提供一种电路测试方法，采用上述任意一项的测试电路，控制复位信号由高电平变为低电平，将各锁存器复位；
控制使能信号源输出高电平；
控制所述测试信号源输出预定信号；
控制使能信号源输出低电平，将各所述锁存器的Q端锁定；
将各锁存器的Q锁定的值输入待测试电路进行测试。
具体的过程如下：
以待测试电路具有四个端子为例，需要配置四位静态配置值Q3，Q2，Q1，Q0为0110时，时序图如图3所示。TEST_CLK一直有效。TEST_RST先从高拉到低，使所有锁存器都进行复位，使所有输出Q0，Q1，Q2，Q3都为0。TEST_SI在RST为低的时候前四个clk上升沿依次给0110的值。TEST_SE在TEST_SI给有效值的时候需要一直为1，当TEST_SI的有效值给完以后，TEST_SE拉低为0，这样锁存器Q端的值就会被锁定。最后稳定下来，Q3的值来自与step0的0，Q2的值来自于step1的1，Q1的值来自step2的1，Q0的值来自与step3的0。得到了想要的静态配置参数的值以后，可以进行相关测试工作。
这样就不需要重新进行CRAM的上电复位，直接可以通过端口的复位，TEST_SI，时钟TEST_CLK以及控制信号TEST_SE来使改变静态配置信号的跳转。
可选地，控制复位信号由高电平变为低电平，将各锁存器复位之前，还包括信号选择步骤：
向各选择器的选择端输入选择信号，所述选择信号控制选择器输出所述锁存器输出的信号。
对于待测试电路，显然不能仅仅以测试信号作为输入信号，因此可以将锁存器与待测试电路之间通过选择器进行连接，选择器能够对信号进行选择，因此，能够依据具体的需要将选择器的其他输入接口与其他信号源进行连接，并通过选择器的选择功能选择合适的信号进行输入。
可选地，所述选择器为二选一选择器。
正常工作模式的时候，TEST_MODE＝0，mux0，mux1……muxM-1,muxM的都选择0端，输入来自于CRAM的输出端SC_0，SC_1……SC_M-1，SC_M，这时候的功能与图1中的一样。
测试模式时，TEST_MODE＝1，mux1……muxM-1,muxM的都选择1端，输入来自于各个锁存器Q端输出。
可选地，还包括工作状态：向各选择器的选择端输入选择信号，所述选择信号控制所述选择器输出静态寄存器输出的信号。
静态寄存器作为正常工作时的输入，当选择器选择静态寄存器作为输入时，整个电路的工作状态与图1相同。
可选地，所述测试信号源由所述时钟信号的上升沿触发输出测试信号的高电频或低电平。
本实施例的电路测试方法，通过锁存器的锁存功能，将测试信号进行锁存，锁存的信号作为测试时的静态配置参数，不需要重新上电配置的过程，大大提高了测试效率。因此，能够在相同的测试时间内大大提高测试的覆盖率，而对于相同的测试覆盖率来说，能够节省大量的时间。
实施例3
本实施例提供一种具体的测试电路及电路测试方法，如图2-3所示，Reg0，reg1,……regM-1，regM都为通用的锁存器，锁存器的CLK端口都连接TEST_CLK。锁存器的RST端都连接TEST_RST，TEST_RST为1的时候，Q复位为0。锁存器的时钟使能信号CE端都连接TEST_SE，TEST_SE为1的时候，在TEST_CLK为上升沿的时候，输出Q＝D，TEST_SE为0的时候输出Q的值进行锁存。Reg0的D端连接TEST_SI，reg1，reg2……regM-1，regM的D端口连接上一级寄存器的Q端。
Mux0，mux1……muxM-1，muxM为二选一选择器，选择端都连接TEST_MODE。选择输入端0连接来自CRAM的静态配置值，选择输入端1连接来自reg0，reg1……regM-1，regM的Q端输出。
正常工作模式的时候，TEST_MODE＝0，mux0，mux1……muxM-1,muxM的都选择0端，输入来自于CRAM的输出端SC_0，SC_1……SC_M-1，SC_M，这时候的功能与图1中的一样。
测试模式时，TEST_MODE＝1，mux1……muxM-1,muxM的都选择1端，输入来自于各个锁存器Q端输出。需要配置四位静态配置值Q3，Q2，Q1，Q0为0110时，时序图如图3所示。TEST_CLK一直有效。TEST_RST先从高拉到低，使所有锁存器都进行复位，使所有输出Q0，Q1，Q2，Q3都为0。TEST_SI在RST为低的时候前四个clk上升沿依次给0110的值。TEST_SE在TEST_SI给有效值的时候需要一直为1，当TEST_SI的有效值给完以后，TEST_SE拉低为0，这样锁存器Q端的值就会被锁定。最后稳定下来，Q3的值来自与step0的0，Q2的值来自于step1的1，Q1的值来自step2的1，Q0的值来自与step3的0。得到了想要的静态配置参数的值以后，可以进行相关测试工作。
这样就不需要重新进行CRAM的上电复位，直接可以通过端口的复位，TEST_SI，时钟TEST_CLK以及控制信号TEST_SE来使改变静态配置信号的跳转。
本实施例的电路测试方法，通过锁存器的锁存功能，将测试信号进行锁存，锁存的信号作为测试时的静态配置参数，不需要重新上电配置的过程，大大提高了测试效率。因此，能够在相同的测试时间内大大提高测试的覆盖率，而对于相同的测试覆盖率来说，能够节省大量的时间。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (10)

1.一种测试电路，其特征在于：包括：
若干级联的锁存器，第一个锁存器的D端与测试信号源通信连接，除第一个锁存器外的锁存器的D端与上一级锁存器的Q端通信连接；各锁存器的Q端与待测试电路的测试接口通信连接；
各所述锁存器采用相同的时钟信号、时钟使能信号和复位信号。
2.如权利要求1所述测试电路，其特征在于：还包括与所述锁存器相同数量的选择器；
所述锁存器的Q端通过所述选择器与所述待测试电路通信连接。
3.如权利要求2所述测试电路，其特征在于：所述选择器为二选一选择器；所述二选一选择器的其中一个输入端与所述锁存器的Q端通信连接，所述二选一选择器的输出端与所述待测试电路通信连接。
4.如权利要求3所述测试电路，其特征在于：还包括与所述锁存器相同数量的静态寄存器；
所述选择器的另一个输入端与静态寄存器的输出端通信连接。
5.如权利要求1所述测试电路，其特征在于：所述测试信号源由所述时钟信号的上升沿触发。
6.一种电路测试方法，采用如权利要求1-5任意一项的测试电路，其特征在于：控制复位信号由高电平变为低电平，将各锁存器复位；
控制使能信号源输出高电平；
控制所述测试信号源输出预定信号；
控制使能信号源输出低电平，将各所述锁存器的Q端锁定；
将各锁存器的Q锁定的值输入待测试电路进行测试。
7.如权利要求6所述电路测试方法，其特征在于：控制复位信号由高电平变为低电平，将各锁存器复位之前，还包括信号选择步骤：
向各选择器的选择端输入选择信号，所述选择信号控制选择器输出所述锁存器输出的信号。
8.如权利要求7所述电路测试方法，其特征在于：所述选择器为二选一选择器。
9.如权利要求8所述电路测试方法，其特征在于：还包括工作状态：向各选择器的选择端输入选择信号，所述选择信号控制所述选择器输出静态寄存器输出的信号。
10.如权利要求6所述电路测试方法，其特征在于：所述测试信号源由所述时钟信号的上升沿触发输出测试信号的高电平或低电平。
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