CN106330172B

CN106330172B - 高电压阈值器件的传输门及其后续下拉电路结构

Info

Publication number: CN106330172B
Application number: CN201510341803.8A
Authority: CN
Inventors: 耿彦; 陈捷; 朱恺
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2015-06-18
Filing date: 2015-06-18
Publication date: 2019-04-09
Anticipated expiration: 2035-06-18
Also published as: CN106330172A

Abstract

本发明提供一种传输门及其下拉电路结构，包括并联在信号输入端和信号输出端之间的第一NMOS晶体管和PMOS晶体管，其中所述PMOS晶体管的衬底连接到电源电压且所述第一NMOS晶体管的衬底连接到地，所述第一NMOS晶体管连接到第一信号针，PMOS晶体管的栅极连接到第二信号针，其特征在于：第一NMOS晶体管为本征NMOS晶体管，且包括串联在信号输出端与地之间的栅极与漏极直连的第二NMOS晶体管以及第三NMOS晶体管，所述第三NMOS晶体管的栅极连接到第二信号针。本发明针对高电压阈值器件电路，能够使得具有本征NMOS晶体管的传输门电路即使在较低的电源电压下且输入信号为不满幅的情况下保持在上升沿和下降沿顺利导通，有效地发挥逻辑功能。并且，添加栅漏直连的NMOS晶体管的下拉电路能够在较大的电源电压范围内有效地减少漏电流。

Description

高电压阈值器件的传输门及其后续下拉电路结构

技术领域

本发明涉及半导体技术领域，具体而言涉及一种高电压阈值器件的传输门及其后续下拉电路结构。

背景技术

在高电压阈值的电子器件中，通常需要对传输门后接下拉电路。传输门通常的结构是由一对栅极控制的NMOS晶体管和PMOS晶体管构成，它们的栅极连接到不同的信号针。而后接的下拉电路通常是栅极控制的NMOS晶体管。通常，传输门中的PMOS晶体管与下拉电路中的NMOS晶体管的栅极连接到相同的信号针，而该信号针与连接到传输门中的NMOS晶体管的信号针的电平高低逻辑相反。当NMOS晶体管的栅极信号针为逻辑低电平且PMOS晶体管的栅极信号针为逻辑高电平，则传输门截止，下拉电路导通。当NMOS晶体管的栅极信号针为逻辑高电平而PMOS晶体管的栅极信号针为逻辑低电平，则传输门导通，下拉电路截止。

领域内对高电压阈值器件在大范围电源电压内的有效应用具有迫切的需求。而在现有技术中，在低电压供电的情况下(通常供电电压在一至两倍电压阈值之间)，当输入电压不为满摆幅时，传输门电路中的NMOS晶体管的栅源电压V_gs或PMOS晶体管的栅源电压V_gs较低，接近电压阈值，因此，由于阈值较高，NMOS晶体管和PMOS晶体管难以在上升沿或下降沿迅速开启，将大大削弱传输门的交流性能。该问题已经成为了高电压阈值器件的传输门电路及其后续下拉电路的瓶颈。

发明内容

针对现有技术的不足，本发明提供一种传输门及其下拉电路结构，包括并联在信号输入端和信号输出端之间的第一NMOS晶体管和PMOS晶体管，以及信号输出端与地之间的第二NMOS晶体管，其中所述PMOS晶体管的衬底连接到电源电压且所述第一NMOS晶体管的衬底连接到地，所述第一NMOS晶体管的栅极连接到第一信号针，所述PMOS晶体管和第二NMOS晶体管的栅极连接到第二信号针，其特征在于：所述第一NMOS晶体管为本征NMOS晶体管。

在本发明的一个实施例中，传输门及其下拉电路结构的特征还在于：所述第一NMOS晶体管的漏极和PMOS晶体管的漏极与信号输入端相连，所述第一NMOS晶体管的源极、PMOS晶体管的源极和第二NMOS晶体管的漏极与信号输出端相连，所述第二NMOS晶体管的源极连接到地。

在本发明的一个实施例中，传输门及其下拉电路结构的特征还在于所述PMOS晶体管为标准PMOS晶体管，所述第二NMOS晶体管为标准NMOS晶体管。

在本发明的一个实施例中，传输门及其下拉电路结构的特征还在于所述第一NMOS晶体管由连接到其栅极的第一信号针控制，所述标准PMOS晶体管与第二NMOS晶体管由共同连接到其栅极的第二信号针控制。

在本发明的一个实施例中，传输门及其下拉电路结构的特征还在于当所述传输门电路分别处于导通和截止状态时，控制所述第一NMOS晶体管的第一信号针分别具有逻辑高电平和逻辑低电平，而控制所述PMOS晶体管和第二NMOS晶体管的第二信号针分别具有逻辑低电平和逻辑高电平。

在本发明的一个实施例中，传输门及其下拉电路结构的特征还在于所述第二信号针与第一信号针的逻辑电平高低相反。

针对现有技术的不足，本发明还提供了一种传输门及其下拉电路结构，包括并联在信号输入端和信号输出端之间的第一NMOS晶体管和PMOS晶体管，其中所述PMOS晶体管的衬底连接到电源电压且所述第一NMOS晶体管的衬底连接到地，所述第一NMOS晶体管连接到第一信号针，PMOS晶体管的栅极连接到第二信号针，其特征在于：第一NMOS晶体管为本征NMOS晶体管，且包括串联在信号输出端与地之间的栅极与漏极直连的第二NMOS晶体管以及第三NMOS晶体管，所述第三NMOS晶体管的栅极连接到第二信号针。

在本发明的一个实施例中，传输门及其下拉电路结构的特征还在于所述第一NMOS晶体管的漏极和PMOS晶体管的漏极与信号输入端相连，所述第一NMOS晶体管的源极、PMOS晶体管的源极、所述第二NMOS晶体管的栅极与漏极与信号输出端相连，所述第三NMOS晶体管的漏极与第二NMOS晶体管的源极相连，所述第二NMOS晶体管的衬底与第三NMOS晶体管的源极连接到地。

在本发明的一个实施例中，传输门及其下拉电路结构的特征还在于所述PMOS晶体管为标准PMOS晶体管，所述第二NMOS晶体管和第三NMOS晶体管均为标准NMOS晶体管。

在本发明的一个实施例中，传输门及其下拉电路结构的特征还在于本征NMOS晶体管由连接到其栅极的第一信号针控制，所述标准PMOS晶体管与第三NMOS晶体管由共同连接到其栅极的第二信号针控制。

在本发明的一个实施例中，传输门及其下拉电路结构的特征还在于当所述传输门电路分别处于导通和截止状态时，控制所述本征NMOS晶体管的第一信号针分别具有逻辑高电平和逻辑低电平，而控制所述标准PMOS晶体管和第三NMOS晶体管的第二信号针分别具有逻辑低电平和逻辑高电平。

在本发明的一个实施例中，传输门及其下拉电路结构的特征还在于：所述第二信号针与连接到本征NMOS晶体管栅极的第一信号针的逻辑电平高低相反。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出了现有的传输门及其下拉电路结构的示意图；

图2示出了根据实施例之一的、将现有技术的传输门中的一个标准NMOS晶体管替换为本征NMOS晶体管的传输门及其下拉电路结构的示意图；

图3示出了根据实施例之一的、将现有技术的传输门中的一个标准NMOS晶体管替换为本征NMOS晶体管、并在现有技术的下拉电路中串联栅极与漏极直连的NMOS晶体管的示意图；

图4示出了根据实施例之一的、含本征NMOS晶体管的传输门与含标准NMOS晶体管的传输门的交流响应的仿真波形图。

图5示出了根据实施例之一的、含有本征NMOS晶体管以及栅漏直连的NMOS晶体管的传输门及其下拉电路结构与含有本征NMOS晶体管但不含栅漏直连的NMOS晶体管的传输门的下拉电路结构漏电的仿真波形图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

通常，现有技术中高电压阈值(V_th)的器件含有传输门电路与后续的下拉电路。传输门是一种传输模拟信号的模拟开关，CMOS传输门通常由一个PMOS晶体管和一个NMOS晶体管并联而成。如图1，示出了现有技术的传输门及其下拉电路结构的示意图。

图1所示的传输门电路由一对PMOS晶体管M1和NMOS晶体管M2组成，并且，PMOS晶体管M1由其栅极连接的信号针IE_N控制，NMOS晶体管M2由其栅极连接的信号针IE_P控制，IE_N和IE_P的逻辑电平高低相反。传输门在逻辑电路中的工作原理为：

(1)当IE_P为低电平，IE_N为高电平时，由于NMOS晶体管M2的栅源电压V_gs≤0，PMOS晶体管M1的栅源电压V_gs≥0，因此NMOS晶体管M2和PMOS晶体管M1均为截止状态，传输门相当于开关断开。

(2)当IE_P为高电平，IE_N为低电平时，由于NMOS晶体管M2的栅源电压V_gs≥0，PMOS晶体管M1的栅源电压V_gs≤0，因此NMOS晶体管M2和PMOS晶体管M1中至少有一只晶体管为导通状态，使得IN＝OUT。这相当于开关接通，传输门开始对信息进行传输。

(3)进一步的，当IE_P＝VDDIO，IE_N＝0V时，IN由0-(VDDIO-V_th)的范围变化时，NMOS晶体管M2的栅源电压V_gs≥V_th，NMOS晶体管M2导通；当IN由V_th-VDDIO的范围变化时，PMOS晶体管M1的栅源电压V_gs≤V_th，PMOS晶体管M1导通；即，当IN在0-VDDIO的范围内变化时，NMOS晶体管M2和PMOS晶体管M1中至少有一只晶体管导通，使得IN＝OUT，这相当于开关接通，传输门传输信息。

上述传输门的后续下拉电路则通常由连接在传输门电路的输出端和地之间的NMOS晶体管M3制成，其中，该NMOS晶体管M3也由栅极连接的信号针IE_N控制，该信号针IE_N与PMOS晶体管M1的信号针IE_N相同。

进一步的，当IE_P为逻辑低电平且IE_N为逻辑高电平时，NMOS晶体管M2的栅源电压V_gs≤0，PMOS晶体管M1的栅源电压V_gs≥0，因此NMOS晶体管M2和PMOS晶体管M1均为截止状态，传输门电路截止。而下拉电路中的NMOS晶体管M3的栅源电压V_gs>V_th，晶体管M3导通，因而下拉电路导通；

当IE_P为逻辑高电平且IE_N为逻辑低电平时，NMOS晶体管M2的栅源电压V_gs≥0，PMOS晶体管M1的栅源电压V_gs≤0，因此NMOS晶体管M2和PMOS晶体管M1中至少有一只晶体管为导通状态，使得IN＝OUT，这相当于开关接通，传输门电路导通。而下拉电路中的NMOS晶体管M3的栅源电压V_gs＝0<V_th，晶体管M3截止，即下拉电路截止。

在现有技术中，在电源电压(VDDIO)较低(通常在一至两倍阈值之间，即V_th<VDDIO<2V_th)的情况下，当传输门的输入电压在逻辑低电平的最大值和逻辑高电平的最小值之间(V_IL-V_IH)的不满幅情况下，NMOS晶体管M1的栅源电压V_gs(V_IH)或者PMOS晶体管M2的栅源电压V_gs(VDDIO-V_IL)较低，并接近其电压阈值V_th，而电压阈值V_th较高，因此PMOS晶体管M1和NMOS晶体管M2难以在输入的上升沿和下降沿被迅速开启，因而将显著地影响传输门的交流性能。

为了解决当输入为非满摆幅且电源电压较低时传输门的交流性能下降的问题，本发明提出了一种新的传输门电路。图2示出了根据实施例之一的、将现有技术的传输门中的一个标准NMOS晶体管替换为本征NMOS晶体管的逻辑电路的示意图。图中的M2为本征NMOS晶体管，与其共同组成传输门的M1则为标准PMOS晶体管。由于本征NMOS晶体管M2的阈值V_th较低，因此M2的栅源电压V_gs(VDDIO-V_IL)远高于阈值V_th，因此易于在下降沿导通。此外，相比于具有高电压阈值V_th的M1来说，在处于上升沿时,M2的栅源电压V_gs(VDDIO-V_IH)也足够高，M2可以迅速地导通,因而也对M1由于较低的栅源电压V_gs导致的缓慢响应形成了补偿。

在现有技术的传输门的后续下拉电路中，当IE_P为逻辑低电平，并且IE_N为逻辑高电平时，NMOS晶体管M3的栅源电压V_gs>V_th，NMOS晶体管M3导通，下拉电路导通。但在现有技术的下拉电路结构中会出现漏电现象：即无论本征NMOS晶体管的阈值V_th为正电压或负电压，当输入为逻辑低电平且为负电压时，会有从地流向传输门输入端的漏电现象发生。需要注意的是，输入不应低于-0.3V，即按照JEDEC标准的V_IL的最小值。

进一步的，如果本征NMOS晶体管的阈值V_th为负电压，当输入为逻辑低电平且为正电压时，也会有从传输门输入端流向地的漏电现象发生。需要注意的是，输入也不应高于NMOS晶体管的电压阈值的绝对值|V_th|。

需要注意的是，当M2为本征NMOS时，可能存在在从输入端到地或从地到输入端的漏电问题。这也会影响下拉电路的性能。

本发明提供了一种方法，用于解决现有技术以及上述实施例中存在漏电现象的问题。图3示出了一种新的逻辑电路结构的示意图，该逻辑电路结构根据实施例之一将现有技术的传输门中的标准NMOS晶体管替换为本征NMOS晶体管、并在现有技术的下拉电路中串联栅漏直连的NMOS晶体管。在该逻辑电路结构的传输门电路中，用本征NMOS晶体管M2替换了现有技术中的标准NMOS晶体管，并在现有技术的下拉电路中串联了栅漏直连的NMOS晶体管M4。NMOS晶体管M4的栅极和漏极直连到传输门电路的输出端，而NMOS晶体管M4的源极与NMOS晶体管M3的漏极相连。需要说明的是，传输门电路中的PMOS晶体管M1和下拉电路中的NMOS晶体管M3的栅极由相同的信号针IE_N控制，该信号针IE_N的逻辑电平与控制本征NMOS晶体管M2的栅极的信号针IE_P的逻辑电平高低相反。

进一步的，当IE_P为逻辑高电平，而IE_N为逻辑低电平时，传输门电路导通，下拉电路截止。由于M2为本征NMOS晶体管，由于本征NMOS晶体管M2的阈值V_th较低，因此M2的栅源电压V_gs(VDDIO-V_IL)远高于阈值V_th，因此易于在下降沿导通。此外，相比于具有高电压阈值V_th的M1来说，在处于上升沿时，M2的栅源电压V_gs(VDDIO-V_IH)也足够高，M2可以迅速地导通，因而也对M1由于较低的栅源电压V_gs导致的缓慢响应形成了补偿。因此，本征NMOS晶体管在电路中的应用有效地解决了在低电压电源供电时的交流响应问题。

而当IE_P为逻辑低电平且IE_N为逻辑高电平时，PMOS晶体管M1的栅源电压V_gs≥0，因此PMOS晶体管M1为截止状态。而下拉电路中的NMOS晶体管M3的栅源电压V_gs≥0，晶体管M3导通，因而下拉电路导通。本征NMOS晶体管的状态讨论如下：

根据本发明的一个实施例，如果传输门电路的输入为不低于-0.3V的负电压，由于本征NMOS晶体管的电压阈值V_th较低，因此本征NMOS晶体管M2可以导通。然而，由于晶体管M4的栅极和源极之间的电压V_gs＝0，M4截止，因此，本征NMOS晶体管M2和下拉电路NMOS晶体管M3均工作在深三极管区，没有从地流向传输门输入端的漏电现象，传输门的输出与输入一致均为逻辑低电平。

根据本发明的另一实施例，如果本征NMOS晶体管的电压阈值V_th为负电压，并且传输门的输入为不高于NMOS晶体管的电压阈值的绝对值|V_th|的正电压，虽然M2导通，但由于标准NMOS晶体管M4的电压阈值V_th远高于本征NMOS晶体管M2的电压阈值的绝对值|V_th|，因此M4的栅源电压V_gs低于其阈值V_th，NMOS晶体管M4截止。没有从传输门输入端流向地的漏电现象，传输门的输出与输入一致均为逻辑低电平。

根据本发明的又一实施例，当传输门的输入为浮动的，由于没有其他漏电，M3处于深三极管区域并下拉至地，而M4因其V_ds＝V_gs<V_th而截止，输出为逻辑低电平。

根据本发明的实施例，图4示出了含本征NMOS晶体管的传输门与含标准NMOS晶体管的传输门的交流响应的仿真波形图。其中，电源电压VDDIO＝1.62V，曲线①为传输门的输入信号，其频率为5MHz，电压幅度在0.324-1.134V之间。曲线②为具有标准NMOS晶体管的传输门电路的响应模拟图，该响应的幅度在0.324-0.386V之间，由于在上升沿，传输门电路中的PMOS的栅源电压V_gs(即V_IH)较低，接近其阈值电压V_th，因此其不能够顺利导通，逻辑功能失效。曲线③为具有本征NMOS晶体管的传输门电路的响应模拟图，该响应的幅度在0.324-1.134V之间，由于传输门电路中的本征NMOS晶体管的栅源电压V_gs(即VDDIO-V_IH)仍然足够高，能够在上升沿补偿PMOS晶体管的栅源电压V_gs(即V_IH)，因此其能够顺利导通，逻辑功能正常。

根据本发明的实施例，图5示出了含有本征NMOS晶体管以及栅漏直连的NMOS晶体管的传输门及其下拉电路结构与含有本征NMOS晶体管但不含栅漏直连的NMOS晶体管的传输门的下拉电路结构漏电的仿真波形图。其中，本征NMOS晶体管的阈值电压V_th为正电压。在电源电压为5.5V时，曲线①为传输门的输入信号，其范围为-0.3-5.5V。曲线②为当后续下拉电路中不含栅漏直连的NMOS晶体管时的漏电曲线，当输入电压为-0.3V时，漏电流为42.9μA。曲线③为当后续下拉电路中含有栅漏直连的NMOS晶体管时的漏电曲线，当输入电压为-0.3V时，漏电流少于10nA。

进一步的，在电源电压为1.62V时，曲线④为传输门的输入信号，其范围为-0.3V-1.62V。曲线⑤为当后续下拉电路中不含栅漏直连的NMOS晶体管时的漏电曲线，当输入电压为-0.3V时，漏电流为40.5μA。曲线⑥为当后续下拉电路中含有栅漏直连的NMOS晶体管时的漏电曲线，当输入电压为-0.3V时，漏电流少于10nA。

由图4和图5中的曲线可见，具有本征NMOS晶体管的传输门电路能够在上升沿和下降沿顺利导通，有效地发挥逻辑功能。并且，添加栅漏直连的NMOS晶体管的下拉电路能够有效地减少漏电流，有效地克服了现有技术的缺陷和不足。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种传输门及其下拉电路结构，包括并联在信号输入端和信号输出端之间的第一NMOS晶体管和PMOS晶体管，以及信号输出端与地之间的第二NMOS晶体管，其中所述PMOS晶体管的衬底连接到电源电压且所述第一NMOS晶体管的衬底连接到地，所述第一NMOS晶体管的漏极和PMOS晶体管的漏极与信号输入端相连，所述第一NMOS晶体管的源极、PMOS晶体管的源极和第二NMOS晶体管的漏极与信号输出端相连，所述第二NMOS晶体管的源极连接到地，所述第一NMOS晶体管的栅极连接到第一信号针，所述PMOS晶体管和第二NMOS晶体管的栅极连接到第二信号针，所述第二信号针与第一信号针的逻辑电平高低相反，其特征在于：所述第一NMOS晶体管为本征NMOS晶体管。

2.如权利要求1所述的传输门及其下拉电路结构，其特征在于：所述PMOS晶体管为标准PMOS晶体管，所述第二NMOS晶体管为标准NMOS晶体管。

3.如权利要求2所述的传输门及其下拉电路结构，其特征在于：所述第一NMOS晶体管由连接到其栅极的第一信号针控制，所述标准PMOS晶体管与第二NMOS晶体管由共同连接到其栅极的第二信号针控制。

4.如权利要求3所述的传输门及其下拉电路结构，其特征在于：当所述传输门电路分别处于导通和截止状态时，控制所述第一NMOS晶体管的第一信号针分别具有逻辑高电平和逻辑低电平，而控制所述PMOS晶体管和第二NMOS晶体管的第二信号针分别具有逻辑低电平和逻辑高电平。

5.一种传输门及其下拉电路结构，包括并联在信号输入端和信号输出端之间的第一NMOS晶体管和PMOS晶体管，其中所述PMOS晶体管的衬底连接到电源电压且所述第一NMOS晶体管的衬底连接到地，所述第一NMOS晶体管连接到第一信号针，PMOS晶体管的栅极连接到第二信号针，其特征在于：第一NMOS晶体管为本征NMOS晶体管，且包括串联在信号输出端与地之间的栅极与漏极直连的第二NMOS晶体管以及第三NMOS晶体管，所述第三NMOS晶体管的栅极连接到第二信号针，所述第一NMOS晶体管的漏极和PMOS晶体管的漏极与信号输入端相连，所述第一NMOS晶体管的源极、PMOS晶体管的源极、所述第二NMOS晶体管的栅极与漏极与信号输出端相连，所述第三NMOS晶体管的漏极与第二NMOS晶体管的源极相连，所述第二NMOS晶体管的衬底与第三NMOS晶体管的源极连接到地，所述第二信号针与连接到本征NMOS晶体管栅极的第一信号针的逻辑电平高低相反。

6.如权利要求5所述的传输门及其下拉电路结构，其特征在于：所述PMOS晶体管为标准PMOS晶体管，所述第二NMOS晶体管和第三NMOS晶体管均为标准NMOS晶体管。

7.如权利要求6所述的传输门及其下拉电路结构，其特征在于：本征NMOS晶体管由连接到其栅极的第一信号针控制，所述标准PMOS晶体管与第三NMOS晶体管由共同连接到其栅极的第二信号针控制。

8.如权利要求7所述的传输门及其下拉电路结构，其特征在于：当所述传输门电路分别处于导通和截止状态时，控制所述本征NMOS晶体管的第一信号针分别具有逻辑高电平和逻辑低电平，而控制所述标准PMOS晶体管和第三NMOS晶体管的第二信号针分别具有逻辑低电平和逻辑高电平。