CN108494712B - 一种基于fpga的ufmc***载波频率同步方法 - Google Patents

Abstract

本发明涉及一种基于FPGA的UFMC***载波频率同步方法，属于无线通信领域。该方法使用一个UFMC符号作为训练序列，训练序列中必须包含m≥2部分相同的符号；整个频偏估计过程通过小数倍频偏和整数倍频偏共同完成；通过训练序列前后两相同数据部分的自相关得到小数倍频偏，将小数倍频偏补偿后的训练序列估计与本地训练序列相乘并做FFT变换求得整数倍频偏。本发明通过小数倍频偏估计保证了估计精度能够满足***需求，整数倍频偏估计使整体估计范围大大增加。有效地估计出***频偏值，降低***的误比特率，提高通信质量。

Description

一种基于FPGA的UFMC***载波频率同步方法

技术领域

本发明属于无线通信领域，涉及一种基于FPGA的UFMC***载波频率同步方法。

背景技术

为满足下一代移动通信的要求，新型的多载波调制技术方案得到了广泛的关注。基于滤波的多载波调制的滤波器组多载波(FBMC)和通用滤波多载波(Universal FilterMulti-Carrier,UFMC)均是当前研究的热点。FBMC分别采用合成滤波器和分析滤波器实现载波调制和解调。由于是对子载波进行滤波，滤波频带窄，发射滤波器的冲击响应长度较长，导致开销大，另外，FBMC***各个子带严重交叠带来很大的载波间干扰(ICI)，为解决这个问题当前采用的主要方法为偏移正交幅度调制(OQAM)，而OQAM与MIMO技术结合后的信道估计也比较困难。UFMC采用了基于子带滤波的方式，由于滤波频带变宽，滤波器的阶数也相应的下降，降低了对器件的要求。由于UFMC***是基于子带滤波的，每个子带可以分给不同用户，也可以是同一用户，对零散频谱利用优于OFDM***，在以往的研究也已经证明UFMC对时频偏移并不如OFDM敏感，从而放松了对同步的要求。所以在接收端做同步的时候，可以只使用一个UFMC符号作为训练序列，既节省了同步开销，对用户终端节能也是有利的。

虽然UFMC与OFDM的特性相似，UFMC***的频偏估计方法可以参考OFDM的。但是到目前为止，针对UFMC***的CFO估计方法提出的很少。而且，对实现应用的研究仍未展开，因此本发明的研究从FPGA实现角度进行考量，这对UFMC理论的实用化有着重要意义。

专利[CN106059979A]中提出了一种基于导频的UFMC***载波同步方法，该方法首先在发送端生成两组正交码，并将其作为导序列***到原始数据中，在接收端提取导频信号，并计算两组导频信号之间的相关性，通过使其相关性最小来获得UFMC***载波频率的同步；最后使用迭代算法来提高频偏估计精度。本发明频偏估计范围是小数倍频偏估计和整数倍频偏估计共同作用，所以当所需估计的频偏值|f_d|＞0.5时，明显本发明的估计结果更准确。

专利[CN105245484A]涉及一种MIMO-OFDM***频率偏差估计的方法，该方法包括利用信号的短训练序列计算出粗频率偏差、利用信号的长训练序列计算出长训练序列频率偏差、利用SIG序列计算出时域残余载波频偏后求和作为载波频偏的估计结果。该方法具有较高的频偏估计精度和很宽的应用范围。本发明中运用UFMC对时频偏移并不如OFDM敏感，但可以进行松散同步的特性，且只使用一个UFMC符号作为训练序列，达到了节约频谱资源，降低同步开销的目的。

发明内容

有鉴于此，本发明的目的在于提供一种基于FPGA的UFMC***载波频率同步方法，用于节约频谱资源，降低同步开销，同时扩大频偏估计范围。

为达到上述目的，本发明提供如下技术方案：

一种基于FPGA的UFMC***载波频率同步方法，使用一个UFMC符号作为训练序列，训练序列中必须包含m(m≥2)部分相同的符号；整个频偏估计过程通过小数倍频偏和整数倍频偏共同完成；通过训练序列前后两相同数据部分的自相关得到小数倍频偏，将小数倍频偏补偿后的训练序列估计与本地训练序列相乘并做FFT变换求得整数倍频偏。小数倍频偏估计保证估计精度能够满足***需求，整数倍频偏估计使整体估计范围大大增加。

通过在偶数子载波上传输PN序列(Pseudo-noise Sequence，伪随机噪声序列)，在奇数子载波上传输0，生成一个在时域有前后两部分相同符号的序列。并将其作为训练序列***UFMC信号前；假设N表示***中所有子载波的总数，N_sc表示所有使用的子载波数目，N_Q表示每个子带中包含的连续子载波的数，子带i中的信号为s_i，频域发送信号为X；得到的包括训练序列在内的UFMC信号X后，让传输数据进行N-IDFT变换，然后再通过Dolph-Chebyshev滤波器完成滤波操作，最后进行调制发送；本发明主要研究载波频偏估计，不考虑定时偏差的影响。

UFMC***载波频率同步方法的FPGA实现(即整个频偏估计过程)具体步骤如下：

S1：基于FPGA小数倍频偏估计的实现：在接收端，通过数据分流把训练序列单独分离出来，对训练序列进行相关操作得到小数倍频偏估计；

S2：基于FPGA整数倍频偏估计的实现：将进行小数倍频偏补偿后的训练序列与本地序列相乘，依次经过2N点FFT变换，其中N表示***中所有子载波的总数；提取偶数倍子载波上的数据，幅值简化，比较最大值等操作，确定整数倍频偏估计。

进一步，如图2所示，通过对所有滤波的子带信号求和，该***中的第n个采样的第m个UFMC符号的基带发送信号表示为：

其中{f_i(0),f_i(1),…,f_i(L_F-1)}表示第i个子带滤波器的抽头系数，L表示滤波器的长度，Q表示子带的数目，且

在公式(1)中x_m,i(n)表示为

接收端接收的基带信号表示为：

其中，n＝0,1,...,N_t-1，N_t＝N+L-1，f_d表示归一化CFO，ω_m(n)是具有零均值的复值加性高斯白噪声且方差为

ω_m(n)的实部是完全独立于其虚部的。

由公式(2)和(3)可得到接收到的训练序列可写成如下形式：

R₀＝EF^HDX₀+W₀ (4)

其中，

W₀＝[ω₁(0),ω₁(1),...,ω₁(N_t-1)]^T。

D和F是傅里叶变换矩阵和FIR滤波器矩阵

D＝diag{D₁,D₂,...,D_Q} (5)

在式(5)中，

其中d_k是D₀的第k列向量。D₀是一个N×N的离散傅里叶逆变换(IDFT)矩阵，其中第(k,l)个元素由

表示，k,l＝0,1,…N-1；在(6)中，F_m是N×N_t的Toeplitz矩阵而且它第一行中的元素是

进一步，所述步骤S1具体包括：

在接收端通过数据分流把训练序列分离出来，使用计数的方式提取出训练序列中用于频偏估计的两部分数据并对其做延时相关，累加等操作，估计出小数倍频偏；

在接收端使用双口RAM提取出用于小数倍频偏估计所使用两段数据；DATA_IN表示训练序列符号，INDEX_IN表示训练序列符号标号，根据输入标号将训练序列写入双口RAM中，COUNTER是用于产生RAM输出地址的计数器，当RAM输出数据有效时，通过一个数据分配器将所需数据提取出来；为了实现读写分开，双口块RAM的深度设置为训练序列长度的两倍，相邻两个符号写入前半段和后半段，保证相邻两个符号的读写不冲突；小数倍频偏估计f_A表达式为：

其中，L表示滤波器的长度，N表示***中所有子载波的总数，r₀(k)表示接收到的训练序列符号，

为r₀(k)的共轭，k表示时间索引；由于angle求得的角度范围是(-π,π]，所以(1)式求得小数倍频偏估计的范围为(-1,1]。

进一步，所述步骤S2具体包括：如图4所示先对其中一段数据求共轭，具体实现过程为：符号位取反，数据位求补码。再对两段数据做同步处理并计算对应位置数据的乘积，最后通过累加模块计算所有乘积值之和，将累加值送入CORDIC IP核即可得到最后的小数倍频偏估计值。

在接收端重构不存在频偏的训练序列p(k)，使经过小数倍频偏补偿后的训练序列r′₀(k)与p(k)的共轭p^*(k)相乘得q(k)，q(k)的表达式为：

q(k)＝r′₀(k)·p^*(k) (8)

因为在发射机端，N点FFT变换后的时域数据经过滤波操作后由N点变为N+L-1，所以接收端选取2N作为FFT点数，其余N-L+1点补零。接着对q(k)做补零至2N点并进行FFT变换得Q(n)，Q(n)的表达式为

其中，Q(n)表示q(k)的2N点FFT变换，n表示频域索引；

在UFMC***中取频域信号偶载波上的数据便可得到原发送信号的重构信号。由(1)，(2)式可得其数学推导过程为：

当

时，

其中，

当滤波器长度L＝1时，将公式(11)改写为：

取偶数倍子载波上的数据得Q′(n)，整数倍频偏f_B的估计值为

其中，Q′(n)表示取N点偶数子载波上的数据后得到的表达式；由(13)式可看出，整数倍频偏的估计范围为[0,N-1]。

进一步，由于乘法器资源在FPGA中很珍贵，而且在小数倍频偏估计和整数倍频偏估计模块中为了计算复数相乘都使用了大量的乘法器资源，所以，为了减少乘法器的使用量，节省资源消耗，本发明中改变了复数乘法器的结构，减少了乘法器的使用量。

所述的基于FPGA小数倍频偏估计的实现模块主要包括数据提取，延迟相关，累加求和和频偏估计四个部分；其中，为了降低运算长度过长引起的资源消耗，在延迟相关模块中采用下采样的方法，即选取固定间隔位置上的数据，减少相关时的运算量，虽然运算数据的减少能引起估计精度的下降，但是在硬件实现中资源消耗的情况却有较大改善；延迟相关模块中原操作是取共轭和复数相乘两步完成，总共需要四个乘法器，通过改变复数乘法器的结构，只使用三个乘法器，相较于原来的复数乘法器，改进后减少了一个乘法器。

所述改变乘法器的结构具体为：

原乘法器为：

改变后的乘法器为：

其中，Z_r、Z_i分别表示两复数相乘后的实部和虚部，A_r、A_i、B_r、B_i分别表示任意两个复数的实部和虚部。

如图5所示，经过变换后，使用4个乘法器的最小延时并行结构的复数相乘变换为使用3个乘法器和几个加法器的结构。

进一步，基于FPGA整数倍频偏估计的实现模块主要包括延迟相关，2N点FFT变换，幅值简化和频偏估计四个部分；在FFT变换模块中，相关后的数据长度是N+L-1，进行FFT变换的点数是2N，所以在输入端要将每段数据都补零至2N点；由于UFMC中的子带滤波机制，在FFT变换后只有偶数子载波上保留有用数据信息，而提取偶数倍子载波上的数据只需在FFT变换的输出端使用2倍的FFT变换时的时钟输出数据；然后，把提取的数据进行幅值简化模块；相较于传统求幅值的方法要经过平方和开方运算，对于硬件实现的成本很高的情况，节约了大量资源，与真实幅值之间的差距较小。

所述幅值简化模块具体计算方法为：

|Z|＝max{|Re|,|Im|}+min{|Re|，|Im|}/2 (16)

其中，Z表示复数的幅值，Re、Im分别表示任意复数的实部和虚部。

本发明的有益效果在于：

本发明只使用一个UFMC符号作为训练序列，节约频谱资源，降低同步开销；整个频偏估计过程通过小数倍频偏和整数倍频偏共同完成。通过训练序列前后两相同数据部分的自相关得到小数倍频偏，将小数倍频偏补偿后的训练序列估计与本地训练序列相乘并做FFT变换求得整数倍频偏，而且本发明中的频偏估计范围远远大于现有频偏估计方法。

附图说明

为了使本发明的目的、技术方案和有益效果更加清楚，本发明提供如下附图进行说明：

图1为本发明所述的基于FPGA的UFMC***载波频率同步方法的流程图；

图2为本发明UFMC***原理框图；

图3为本发明小数倍频偏估计的数据提取原理框图；

图4为本发明小数倍频偏估计原理框图；

图5为本发明复数乘法器原理框图；

图6为本发明整数倍频偏估计原理框图。

图7为本发明使用的XILINX FFT IP及多口RAM模块的原理框图。

具体实施方式

下面将结合附图，对本发明的优选实施例进行详细的描述。

本发明提供一种基于FPGA的UFMC***载波频率同步方法，如图1所示，使用一个UFMC符号作为训练序列，训练序列中必须包含m(m≥2)部分相同的符号；整个频偏估计过程通过小数倍频偏和整数倍频偏共同完成；通过训练序列前后两相同数据部分的自相关得到小数倍频偏，将小数倍频偏补偿后的训练序列估计与本地训练序列相乘并做FFT变换求得整数倍频偏。

图2为UFMC***原理框图，如图2所示，“FDE”代表频域均衡。T_s和f_c分别表示***采样周期和载波频率。从图2可明显看出，滤波操作是对UFMC***中的一组子载波进行的。N表示***中所有子载波的总数，N_sc表示所有使用的子载波数目和N_Q表示每个子带中包含的连续子载波的数量。

图3是小数倍频偏数据提取原理框图，如图3所示，使用双口RAM提取出用于小数倍频偏估计所使用两段数据。DATA_IN表示训练序列符号，INDEX_IN表示训练序列符号标号，根据输入标号将训练序列写入双口RAM中，COUNTER是用于产生RAM输出地址的计数器，当RAM输出数据有效时，通过一个数据分配器将所需数据提取出来。为了实现读写分开，双口块RAM的深度设置为训练序列长度的两倍，相邻两个符号写入前半段和后半段，这样就能保证相邻两个符号的读写不冲突。

图4是小数倍频偏估计原理框图，如图4所示，先对其中一段数据求共轭，具体实现过程为：符号位取反，数据位求补码。再对两段数据做同步处理并计算对应位置数据的乘积，最后通过累加模块计算所有乘积值之和，将累加值送入CORDIC IP核即可得到最后的小数倍频偏估计值

图5是图3中复数乘法器的原理框图，如图5所示，由于乘法器资源在FPGA中很珍贵，而且在小数倍频偏估计和整数倍频偏估计模块中为了计算复数相乘都使用了大量的乘法器资源，所以，为了减少乘法器的使用量，节省资源消耗，本发明中改变了复数乘法器的结构，减少了乘法器的使用量。

图6是整数倍频偏估模块的实现框图，如图6所示，在整数倍频偏估中，将对进行小数倍频偏补偿后的训练序列与不含频偏的本地重构序列相乘得一新序列，对得到的新序列补零至2N点后做FFT变换，再对变换后的序列取偶数子载波上的数据并进行幅值计算，最后，最大幅值对应的n即为整数倍频偏估计值。

图7是图6中整数倍频偏估模块中使用的XILINX FFT/IFFT IP核和图3中小数倍频偏数据提取模块中使用的双口RAM IP核，如图7所示，其工作原理为：用户使用XILINX FFTIP核将滤波器时域响应变换到频域，通过RAM的DINA口存储到RAM中，由于小数倍频偏估计数据提取过程中，两段数据不连续，通过计数器确定输出数据的位置。

最后说明的是，以上优选实施例仅用以说明本发明的技术方案而非限制，尽管通过上述优选实施例已经对本发明进行了详细的描述，但本领域技术人员应当理解，可以在形式上和细节上对其作出各种各样的改变，而不偏离本发明权利要求书所限定的范围。

Claims (4)

1.一种基于FPGA的UFMC***载波频率同步方法，其特征在于，使用一个UFMC(Universal Filter Multi-Carrier，通用滤波多载波)符号作为训练序列，训练序列中必须包含m≥2部分相同的符号；整个频偏估计过程通过小数倍频偏和整数倍频偏共同完成；通过训练序列前后两相同数据部分的自相关得到小数倍频偏，将小数倍频偏补偿后的训练序列估计与本地训练序列相乘并做FFT(fast Fourier transform，快速傅立叶变换)求得整数倍频偏；

整个频偏估计过程具体包括以下步骤：

S1：基于FPGA(Field－Programmable Gate Array，现场可编辑门阵列)小数倍频偏估计的实现：在接收端，通过数据分流把训练序列单独分离出来，使用计数的方式提取出训练序列中用于频偏估计的两部分数据并对其做延时相关，累加，估计出小数倍频偏；

小数倍频偏估计f_A表达式为：

其中，L表示滤波器的长度，N表示***中所有子载波的总数，r₀(k)表示接收到的训练序列符号，

为r₀(k)的共轭，k表示时间索引；由于angle求得的角度范围是(-π,π]，所以(1)式求得小数倍频偏估计的范围为(-1,1]；

S2：基于FPGA整数倍频偏估计的实现：将进行小数倍频偏补偿后的训练序列与本地序列相乘，依次经过2N点FFT变换，其中N表示***中所有子载波的总数；提取偶数倍子载波上的数据，幅值简化，比较最大值，确定整数倍频偏估计。

2.根据权利要求1所述的一种基于FPGA的UFMC***载波频率同步方法，其特征在于，所述步骤S2具体包括：在接收端重构不存在频偏的训练序列p(k)，使经过小数倍频偏补偿后的训练序列r′₀(k)与p(k)的共轭p^*(k)相乘得q(k)，q(k)的表达式为：

q(k)＝r′₀(k)·p^*(k) (2)

接着对q(k)做补零至2N点并进行FFT变换得Q(n)，Q(n)的表达式为

其中，Q(n)表示q(k)的2N点FFT变换，n表示频域索引；

取偶数倍子载波上的数据得Q′(n)，则整数倍频偏估计f_B为

其中，Q′(n)表示取N点偶数子载波上的数据后得到的表达式；由(4)式可看出，整数倍频偏的估计范围为[0,N-1]。

3.根据权利要求1所述的一种基于FPGA的UFMC***载波频率同步方法，其特征在于，所述的基于FPGA小数倍频偏估计的实现模块主要包括数据提取，延迟相关，累加求和和频偏估计四个部分；其中，为了降低运算长度过长引起的资源消耗，在延迟相关模块中采用下采样的方法，即选取固定间隔位置上数据，减少相关时的运算量，虽然运算数据的减少能引起估计精度的下降，但是在硬件实现中资源消耗的情况却有较大改善；延迟相关模块中原操作是取共轭和复数相乘两步完成，总共需要四个乘法器，通过改变复数乘法器的结构，只使用三个乘法器，相较于原来的复数乘法器，改进后减少了一个乘法器；

所述改变乘法器的结构具体为：

原乘法器为：

Z_r+Z_i＝(A_r+A_ij)×(B_r+B_ij) (5)

Z_i＝A_rB_i+A_iB_r

改变后的乘法器为：

Z_r＝A_rB_r-A_iB_i＝A_r(B_r+B_i)-B_i(A_r+A_i) (6)

Z_i＝A_rB_i+A_iB_r＝A_r(B_r+B_i)-B_r(A_r-A_i)

其中，Z_r、Z_i分别表示两复数相乘后的实部和虚部，A_r、A_i、B_r、B_i分别表示任意两个复数的实部和虚部。

4.根据权利要求2所述的一种基于FPGA的UFMC***载波频率同步方法，其特征在于，基于FPGA整数倍频偏估计的实现模块主要包括延迟相关，2N点FFT变换，幅值简化和频偏估计四个部分；在FFT变换模块中，相关后的数据长度是N+L-1，进行FFT变换的点数是2N，所以在输入端要将每段数据都补零至2N点；由于UFMC中的子带滤波机制，在FFT变换后只有偶数子载波上保留有用数据信息，而提取偶数倍子载波上的数据只需在FFT变换的输出端使用2倍的FFT变换时的时钟输出数据；然后，把提取的数据进行幅值简化模块；

所述幅值简化模块具体计算方法为：

|Z|＝max{|Re|,|Im|}+min{|Re|,|Im|}/2 (7)

其中，Z表示复数的幅值，Re、Im分别表示任意复数的实部和虚部。

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