CN108428698A - 一种梯形沟槽隔离的低容tvs器件结构 - Google Patents
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Abstract
本发明公开涉及一种梯形沟槽隔离的低容瞬态电压抑制器(TVS)结构，该集成型的半导体保护器件包括由衬底材料、外延层、N型掺杂和P型掺杂构成的半导体主体，其不同掺杂浓度构成的瞬态抑制二极管TVS和开关管均为纵向结构，其中TVS面积决定器件的通流能力，开关管决定器件的电容能力。器件有效区域与侧面结的隔离使用沟槽隔离，所涉及的深槽设计为梯形，可以灵活调控TVS和开关管的面积配比，梯形的角度决定了两种不同器件面积差的大小，从而获得大通流能力和低电容的保护器件。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种梯形沟槽隔离的低容瞬态电压抑制器(TVS)结构。
背景技术
随着工艺尺寸的缩小，片上集成电路的防护等级越来越弱，而电压和电流的瞬态干扰无时不在，随时会给设备带来致命损害，对瞬态电压抑制器的需求和依赖随之增加。应用在数据接口电路中的瞬态电压抑制器，电容是至关重要的参数，电容太大会衰减传输信号，因此浪涌能力强电容小的保护器件需求日益紧迫。浪涌能力和电容都与器件的面积成正比，这两个参数对保护器件的设计提出了挑战。
在比较常见的TVS器件结构里，如图1所示，所形成的TVS与开关管均为纵向结，TVS的底面积决定了器件的浪涌能力，开关管的底面积决定了器件的电容能力，用沟槽隔离出的有效区域内，两者底面积比值是一定值，因此器件的质量因子(IPP/CJ)为一定值，难以优化。
发明内容
本发明提供一种具有梯形沟槽隔离的低容瞬态电压抑制器结构，所要解决的技术问题是克服现有技术中大通流能力和低电容的矛盾，通过调整梯形深槽与硅表面水平方向的夹角获得不同面积的TVS和开关管，从而调配器件的质量因子。
本发明提供的一种具有梯形沟槽隔离的低容瞬态电压抑制器结构，包括：
一个具有第一导电类型的重掺杂硅衬底；
一个形成在衬底上的第一导电类型或者第二导电类型的第一外延层；
一个形成在第一外延层上的第二导电类型的第二外延层；
一个形成在第二外延层上的第二导电类型掺杂区；
一个形成在第二导电类型扩散区上的第一导电类型掺杂区；
两组穿过第二外延层和第一外延层达到衬底的隔离沟槽，两组隔离沟槽对称设置，每组隔离沟槽中有两条隔离沟槽，隔离沟槽与衬底水平面法线方向的夹角大于0°且小于90°，所述的隔离沟槽中填充有氧化层。
第二导电类型掺杂区和第一导电类型掺杂区形成瞬时电压抑制器Z1，的第二外延层至衬底形成开关管D1。
此外，所述具有梯形沟槽隔离的低容瞬态电压抑制器结构还包括：
一个形成在第二外延层上且覆盖住所述隔离沟槽开口区的介质层，所述介质层中间开有窗口；
一个形成在第二外延层上且覆盖住所述窗口的金属连接层；
一个形成在所述介质层和金属连接层上且在金属连接层上开有窗口的钝化层。
所述第一导电类型为N型或者P型，第二导电类型为P型或者N型。
优选地，所述重掺杂硅衬底的掺杂浓度为大于等于1E18/cm3。
优选地，所述第一外延层掺杂浓度为1E15/cm3至1E16/cm3，其厚度为4um至20um。
优选地，所述第二外延层掺杂浓度为1E15/cm3至1E16/cm3，其厚度为10um至60um。
优选地，所述第二导电类型掺杂区浓度为1E18/cm3至1E19/cm3。
优选地，所述第一导电类型掺杂区浓度为1E18/cm3至1E19/cm3。
优选地，所述隔离沟槽中填充的氧化层为二氧化硅，其高宽比为10:1至60:1。
优选地，所述隔离沟槽的开口为1um到5um，每组隔离沟槽中两条沟槽的间距为2um至5um，深度为10um至60um。
本发明的有益效果是：本发明提出一种新型的具有梯形沟槽隔离的低容瞬态电压抑制器(TVS)结构，其首先在衬底外延片上淀积二次外延，然后依次普注第二导电类型和第一导电类型杂质，经过高温退火形成不同的掺杂区，其中二次外延至衬底区域形成纵向高压开关管，该开关管的结面积决定整个保护器件的电容；第二导电类型的掺杂区与第一导电类型的掺杂区形成纵向结构TVS，其结面积决定整个保护器件的通流能力。常见的纵向集成结构TVS和开关管的面积是相等的，根据实测数据相同面积的开关管电容与TVS的通流能力不匹配，导致通流能力满足要求时电容偏大，或者电容满足要求时通流能力偏弱。本发明所涉及的新型结构通过设计隔离深槽与硅表面水平方向的夹角来控制TVS和开关管的面积配比，当夹角越小，通流能力与电容的比值越大，有效提高器件的质量因子。
本发明另外一个重要优势是采用沟槽隔离，相对PN结隔离，使用具有绝缘功能的深槽能够将器件有效区域与侧面的漏电通路隔离，注入区可采用普注方式，节省两张掩膜版，降低了开发成本，同时沟槽隔离能缩小器件面积，在当今的电子设备小型化的趋势下这种优势越发突出。
附图说明
图1是现有普遍使用的一种沟槽隔离TVS器件剖面结构示意图。
图2是本发明的具有梯形沟槽隔离的低容TVS器件结构的剖面结构示意图。
图3是本发明的具有梯形沟槽隔离的低容TVS器件结构的电路结构示意图。
图4A至图4H是本发明的具有梯形沟槽隔离的低容TVS器件结构的制造方法的工艺流程步骤示意图。
具体实施方式
参考图2，本发明提供的具有梯形沟槽隔离的低容瞬态电压抑制器结构，包括：
一个具有第一导电类型的重掺杂硅衬底101；
一个形成在衬底上的第一导电类型或者第二导电类型的第一外延层111；
一个形成在第一外延层上的第二导电类型的第二外延层121；
一个形成在第二外延层上的第二导电类型掺杂区131；
一个形成在第二导电类型扩散区上的第一导电类型掺杂区141；
两组穿过第二外延层和第一外延层达到衬底的隔离沟槽151，两组隔离沟槽对称设置，每组隔离沟槽中有两条隔离沟槽，隔离沟槽与衬底水平面法线方向的夹角大于0°且小于90°，所述的隔离沟槽中填充有氧化层；
一个形成在第二外延层上且覆盖住所述隔离沟槽151开口区的介质层152，所述介质层152中间开有窗口；
一个形成在第二外延层上且覆盖住所述窗口的金属连接层161；
一个形成在所述介质层152和金属连接层161上且在金属连接层161上开有窗口的钝化层163；
第二导电类型掺杂区131和第一导电类型掺杂区141形成瞬时电压抑制器Z1，的第二外延层至衬底形成开关管D1。
以金属连接层161为一端引出电极，以衬底101为另一端引出电极。
参考图4A到图4F，为本发明的具有梯形沟槽隔离的低容TVS器件结构的工艺流程示意图，其具体工艺流程步骤为：
1.如图4A所示，在第一导电类型衬底上形成第一导电类型或第二导电类型外延缓冲层，衬底掺杂为大于等于1E18/cm3，外延缓冲层掺杂杂质为硼离子或者磷离子，1E15/cm3至1E16/cm3，其厚度为4um至20um。
2.如图4B所示，其后在所述的外延缓冲层上生长第二导电类型的高阻外延层，其掺杂浓度为小于1E16/cm3，其厚度为10um至60um。
3.如图4C所示，在二次外延后的硅片表面生长一层二氧化硅，使用离子注入工艺，该步骤不需使用掩膜版，进行第二导电类型的注入掺杂并退火，所述第二导电类型扩散区掺杂浓度为1E18/cm3至1E19/cm3。
4.如图4D所示，把硅片表面的二氧化硅全剥，使用涂源扩散工艺进行掺杂，或者二氧化硅全剥后淀积一层薄氧，再进行注入掺杂并退火，形成第二导电类型的高浓度掺杂区，掺杂浓度为1E18/cm3至1E19/cm3，这一工艺仍不需要掩膜版。
5.如图4E所示，使用光刻及刻蚀工艺在外延层上形成梯形深槽，深槽的开口为1um到5um，深槽间距为2um至5um，深度为10um至60um。梯形深槽与硅表面水平面法线方向的夹角为0°至90°。该梯形深槽穿过第二外延层和第一外延层达到衬底，并使用化学气相淀积工艺在所述的隔离沟槽中填充氧化层。
6.如图4F所示，淀积介质层，并使用刻蚀工艺刻蚀孔。
7.如图4G所示，使用化学气相淀积工艺形成第一导电类型掺杂区的金属连接，形成一端引出电极，衬底为另一端引出电极。
8.如图4H所示，淀积介质层，并使用刻蚀工艺刻蚀钝化层开孔。
综上所述，本发明通过设计梯形深槽，使得所形成的的两个纵向结TVS和高压开关管的底面积并不是1:1的比例，当梯形深槽与硅表面水平方向的夹角从0°逐渐增大时，TVS的底面积保持不变而开关管的底面积逐渐增大。因此在同样尺寸的芯片上，本发明中形成的TVS和开关管能得到更高的质量因子，即通流能力与电容的比值越大，达到浪涌能力强和结电容小的优良性能。
以上所述仅为本发明的实施实例，并非限制本发明的专利范围，本发明有各种更改和变化，凡是利用本发明内容所制作的等效结构或等效流程，或依据本发明所做的任何修改和改进等，均包含在本发明的保护范围内。
Claims (10)
1.一种梯形沟槽隔离的低容瞬态电压抑制器结构，其特征在于，包括：
一个具有第一导电类型的重掺杂硅衬底；
一个形成在衬底上的第一导电类型或者第二导电类型的第一外延层；
一个形成在第一外延层上的第二导电类型的第二外延层；
一个形成在第二外延层上的第二导电类型掺杂区；
一个形成在第二导电类型扩散区上的第一导电类型掺杂区；
两组穿过第二外延层和第一外延层达到衬底的隔离沟槽，两组隔离沟槽对称设置，每组隔离沟槽中有两条隔离沟槽，隔离沟槽与衬底水平面法线方向的夹角大于0°且小于90°，所述的隔离沟槽中填充有氧化层。
第二导电类型掺杂区和第一导电类型掺杂区形成瞬时电压抑制器Z1，的第二外延层至衬底形成开关管D1。
2.根据权利要求1所述的梯形沟槽隔离的低容瞬态电压抑制器结构，其特征在于，还包括：
一个形成在第二外延层上且覆盖住所述隔离沟槽开口区的介质层，所述介质层中间开有窗口；
一个形成在第二外延层上且覆盖住所述窗口的金属连接层；
一个形成在所述介质层和金属连接层上且在金属连接层上开有窗口的钝化层。
3.根据权利要求1或2所述的梯形沟槽隔离的低容瞬态电压抑制器结构，其特征在于，第一导电类型为N型或者P型，第二导电类型为P型或者N型。
4.根据权利要求1或2所述的梯形沟槽隔离的低容瞬态电压抑制器结构，其特征在于，所述重掺杂硅衬底的掺杂浓度为大于等于1E18/cm3。
5.根据权利要求1或2所述的梯形沟槽隔离的低容瞬态电压抑制器结构，其特征在于，所述第一外延层掺杂浓度为1E15/cm3至1E16/cm3，其厚度为4um至20um。
6.根据权利要求1或2所述的梯形沟槽隔离的低容瞬态电压抑制器结构，其特征在于，所述第二外延层掺杂浓度为1E15/cm3至1E16/cm3，其厚度为10um至60um。
7.根据权利要求1或2所述的梯形沟槽隔离的低容瞬态电压抑制器结构，其特征在于，所述第二导电类型掺杂区掺杂浓度为1E18/cm3至1E19/cm3。
8.根据权利要求1或2所述的梯形沟槽隔离的低容瞬态电压抑制器结构，其特征在于，所述第一导电类型掺杂区掺杂浓度为1E18/cm3至1E19/cm3。
9.根据权利要求1或2所述的梯形沟槽隔离的低容瞬态电压抑制器结构，其特征在于，所述梯形深槽中填充的氧化层为二氧化硅，其高宽比为10:1至60:1。
10.根据权利要求1或2所述的梯形沟槽隔离的低容瞬态电压抑制器结构，其特征在于，所述隔离沟槽的开口为1um到5um，每组隔离沟槽中两条沟槽的间距为2um至5um，深度为10um至60um。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information |
Address after: Seven road 201202 Shanghai Pudong New Area Shiwan No. 1001 Applicant after: Shanghai Wei'an Semiconductor Co.,Ltd. Address before: 201202 Shanghai city Pudong New Area Town Road No. 1001 to seven Shiwan Building 2 Applicant before: SHANGHAI CHANGYUAN WAYON MICROELECTRONICS Co.,Ltd. |
|
| CB02 | Change of applicant information | ||
| GR01 | Patent grant |