CN204696123U

CN204696123U - 一种具有超深沟槽的瞬态电压抑制器结构

Info

Publication number: CN204696123U
Application number: CN201520047004.5U
Authority: CN
Inventors: 朱伟东; 赵泊然
Original assignee: Energy Microelectronics (shanghai) Co Ltd
Current assignee: Energy Microelectronics (shanghai) Co Ltd
Priority date: 2015-01-23
Filing date: 2015-01-23
Publication date: 2015-10-07
Anticipated expiration: 2025-01-23

Abstract

本实用新型公开了一种具有超深沟槽的瞬态电压抑制器结构，其包含一具有第一导电类型的重掺杂硅衬底；在所述重掺杂硅衬底顶面设置一具有第一导电类型的掺杂外延层；在所述掺杂外延层上设置有一系列密排的超深沟槽，且所述超深沟槽的高宽比为10:1到60:1。所述超深沟槽通过掺杂多晶硅的填充，并经过高温推进形成一个立体的具有第二导电类型的扩散掺杂区域，与具有第一导电类型的晶圆掺杂硅衬底形成一个纵向结构的PN结。该纵向结构的PN结的结面积由侧面积和底面积所组成。而纵向结构的PN结的结面积可以通过沟槽刻蚀的深度来增加，因此这种具有纵向PN结的TVS二极管结构可以在更小的芯片尺寸上承受更大的浪涌功率（千瓦级）或浪涌电流。

Description

一种具有超深沟槽的瞬态电压抑制器结构

技术领域

本发明涉及半导体技术领域，特别是涉一种具有超深沟槽的瞬态电压抑制器结构。

背景技术

瞬态电压抑制器（Transient Voltage Suppressor，简称TVS）是一种基于二极管形式的高性能保护器件，用来保护***免于遭受各种形式的瞬态高压和浪涌的冲击。如图1所示，TVS 1在线路板上与被保护电路2并联。在正常工作条件下，TVS1在被保护电路2上呈现高阻抗状态。在ESD或其他形式的浪涌冲击下，TVS1能以10-12皮秒量级的速度开启，将其高阻抗变为低阻抗，吸收高达数千瓦的浪涌功率，并将两极间的电压箝位于一个预定值，有效地保护电子线路中的精密元器件免受ESD和各种形式的浪涌脉冲的损坏。由于它具有响应时间快、瞬态功率大、箝位电压低、漏电流低等优点，目前已广泛应用于交/直流电源、计算机***、平板电脑、智能手机、家用电器、通信设备、安防、汽车和工业仪器仪表等各个领域。

然而，现有的TVS器件大多是一个平面二极管结构（如图2所示），平面TVS能够承受的流过器件的瞬态电流和其结面积成正比。因此，为了能够承受千瓦级的浪涌功率，平面TVS芯片的尺寸需要做得很大。因此这种平面结构不仅使器件的反向漏电流难以做得很低，同时也增加的芯片的成本。当今的电子设备对TVS器件的性能（如浪涌能力、漏电流等）有很高的要求，尺寸也是越小越好。而传统的平面TVS无法将千瓦级的大功率TVS芯片从传统的DO-214AA（SMB）和DO-214AB（SMC）封装转移到更小的封装如DO-214AC（SMA）或其他形式的封装（SOD封装和DFN封装）里。

因此，在本领域内，急需一种可以在更小的芯片尺寸上承载更大的浪涌功率（千瓦级）或两用功率的TVS器件。

发明内容

本发明提供一种具有超深沟槽的瞬态电压抑制器结构，具体而言是，一种具有超深沟槽(Ultra-deep Trench，简称UDT)的率瞬态电压抑制器（Transient Voltage Suppressor，简称TVS）结构。

本发明揭示了一种具有超深沟槽的瞬态电压抑制器结构，其包含有：

一具有第一导电类型P型或N型的重掺杂硅衬底；在所述重掺杂硅衬底顶面设置一具有第一导电类型P型或N型的掺杂外延层；在所述掺杂外延层上设置有一系列密排的沟槽，且所述沟槽的高宽比为10:1到60:1。

优选地，所述重掺杂硅衬底的掺杂浓度为大于1E18/cm3。

优选地，所述掺杂外延层的掺杂浓度为1E13/cm3到1E18/cm3，厚度为20-60微米。

优选地，所述沟槽的间距为1到5微米。

优选地，所述沟槽的开口为1到5微米。

优选地，所述沟槽的深度为10微米到60微米。

优选地，所述沟槽中填充有第二导电类型（N型或P型）的自掺杂多晶硅。

优选地，所述自掺杂多晶硅的电阻率为0.002-0.020 Ohm.cm。

优选地，所述沟槽上侧依次设置有图案化的介质层、金属层以及钝化层。

本发明的有益效果是：本发明提出一种新型的具有超深沟槽的瞬态电压抑制器结构，其通过超深沟槽刻蚀和掺杂多晶硅的填充，并经过高温推进形成一个立体的具有第二导电类型的扩散掺杂区域，与具有第一导电类型的晶圆掺杂硅衬底或掺杂外延层形成一个纵向结构的PN结。该纵向结构的PN结的结面积由侧面积和底面积所组成。而纵向结构的PN结的结面积可以通过沟槽刻蚀的深度来增加，因此这种具有纵向PN结的TVS二极管结构可以在更小的芯片尺寸上承受更大的浪涌功率（千瓦级）或浪涌电流, 这是平面PN结所无法实现的。这种新型的大功率TVS二极管可以通过IEC 61000-4-2（ESD）、61000-4-4（EFT）和61000-4-5（Surge）等多项国际电工委员会（IEC）标准，可以广泛的应用在通讯、安防、工业、电器电气设备的保护上。本发明的另外一个重要优势是能将器件尺寸减小，在当今的电子设备小型化的趋势下变得越来越重要。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：

图1是瞬态电压抑制器二极管的工作示意图；

图2是现有的瞬态电压抑制器结构示意图；

图3是本发明利用超深沟槽制造大功率瞬态电压抑制器的器件结构示意图；

图4是本发明利用超深沟槽制造大功率瞬态电压抑制器的制造方法的工艺流程步骤一的示意图；

图5是本发明利用超深沟槽制造大功率瞬态电压抑制器的制造方法的工艺流程步骤二的示意图；

图6是本发明利用超深沟槽制造大功率瞬态电压抑制器的制造方法的工艺流程步骤三的示意图；

图7是本发明利用超深沟槽制造大功率瞬态电压抑制器的制造方法的工艺流程步骤四的示意图；

图8是本发明利用超深沟槽制造大功率瞬态电压抑制器的制造方法的工艺流程步骤五的示意图；

图9是本发明利用超深沟槽制造大功率瞬态电压抑制器的制造方法的工艺流程步骤六的示意图；

图10是本发明利用超深沟槽制造大功率瞬态电压抑制器的制造方法的工艺流程步骤七的示意图；

图11是本发明利用超深沟槽制造大功率瞬态电压抑制器的制造方法的工艺流程步骤八的示意图；

图12是本发明利用超深沟槽制造大功率瞬态电压抑制器的制造方法的工艺流程步骤九的示意图。

具体实施方式

下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

如图3所示，其揭示的是本发明具有超深沟槽的瞬态电压抑制器结构的器件结构示意图。其中，标号10为具有第一导电类型（P型或N型）重掺杂硅衬底，标号11为第一导电类型（P型或N型）掺杂外延层，标号为12第二导电类型（N型或P型）自掺杂多晶硅（in-situ Doped Poly)，标号13为二氧化硅硬掩膜（SiO2 Mask)，标号14为介质层（ILD），标号15为金属层（Metal），标号16为钝化层（Passivation），标号17为超深沟槽(Ultra-deep Trench，简称UDT)，标号18为PN结。

如图3所示，在具有第一导电类型（P型或N型）的重掺杂硅衬底10顶面设置一具有第一导电类型（P型或N型）的掺杂外延层11，该掺杂外延层的厚度为20-60微米，在所述掺杂外延层上设置有密排的沟槽17，且所述沟槽17的高宽比为10:1到60:1，并在所述沟槽17中填充有第二导电类型（N型或P型）自掺杂多晶硅12，以及由所述自掺杂多晶硅12在所述沟槽17上侧形成一层自掺杂多晶硅薄膜，其中，所述自掺杂多晶硅12的电阻率为0.002-0.020 Ohm.cm。

此外，为实现瞬态电压抑制器二极管的反向击穿电压在5V到200V之间可调变化，进而实现对5V-200V电压下工作的设备和电路的保护，所述掺杂硅衬底15的掺杂浓度可设置为1E13/cm3到1E18/cm3。另外，为实现不同的PN结18面积，所述沟槽17的间距可根据需要设置为1到5微米，所述沟槽17的开口为1到5微米、深度为10微米到60微米。另外，所述重掺杂硅衬底10的掺杂浓度可设置为大于1E18/cm3，所述掺杂外延层11的掺杂浓度设置为1E13/cm3到1E18/cm3。

此外，在所述沟槽17上侧依次设置有图案化的介质层14、金属层15以及钝化层16。

本发明是使用超深沟槽和自掺杂多晶硅填充技术形成一种新型的TVS PN结可调结构，进而实现小尺寸、大功率、低漏电的TVS二极管器件。

另外，如图4至图12所示，其揭示的是本发明具有超深沟槽的瞬态电压抑制器结构的制造方法的工艺流程示意图。

其具体制造工艺流程步骤为：

步骤一，在具有第一导电类型（P型或N型）的重掺杂硅衬底10顶面生长一层厚度为20-60微米的具有第一导电类型（P型或N型）的掺杂外延层11；

步骤二，在所述掺杂外延层11顶面沉积一层二氧化硅硬掩膜13，以作为刻蚀沟槽17的硬掩膜；

步骤三，对所述二氧化硅硬掩膜13进行光刻，形成硬掩膜图案；

步骤四，对所述硬掩膜图案下方的掺杂硅衬底10进行离子刻蚀，以形成沟槽17；

沟槽步骤五，将自掺杂生长的具有第二导电类型（N型或P型）的多晶硅12填充在所述沟槽17中；

步骤六，通过高温推进，将在所述具有第二导电类型的掺杂多晶硅12与具有第一导电类型的重掺杂衬底10间形成扩散PN结18；

步骤七，生长介质层14；

步骤八，生长金属层15及刻蚀；

步骤九，生长钝化层16及刻蚀。

此外，在所述步骤一中，所述重掺杂硅衬底10的掺杂浓度应为大于1E18/cm3，所述掺杂外延层11的掺杂浓度为1E13/cm3到1E18/cm3。

此外，在所述步骤三中，蚀刻出的沟槽17开口为1-5微米、所述沟槽的间距为1到5微米，蚀刻出的沟槽17深度为10-60微米、蚀刻出的沟槽17的高宽比为10:1到60:1。

此外，在所述步骤三中，所述自掺杂生长的具有第二导电类型的多晶硅12的电阻率为0.002-0.020 Ohm.cm。

综上所述，本发明通过高温热推进，使得填充在密排的沟槽17里的掺杂多晶硅12通过掺杂扩散在横向彼此相连，形成一个大体积的具有第二导电类型的立体掺杂区域。该立体掺杂区域在超深沟槽的侧壁和底部与具有第一导电类型的硅衬底10形成一个纵向立体结构的TVS二极管PN结18，其结面积是由底面积和侧面积两个部分所组成。PN结18的底面积决定了芯片尺寸大小，而侧面积则与沟槽的深度成正比。

因此，在同样尺寸的芯片上，本发明这种具有纵向立体结构PN结18TVS结构的总体结面积会远大于传统的平面PN结的TVS，并且可以在不增加芯片尺寸的情况下，通过调节沟槽的深度来增加TVS二极管的结面积，因此该纵向立体结构的TVS二极管具有平面TVS二极管不能达到的大功率和抗浪涌能力。此外，TVS二极管的反向击穿电压（Vbr）高低与具有第一导电类型的硅衬底的掺杂浓度成反比，因此通过调节硅衬底的掺杂浓度（1E13/cm3到1E18/cm3），TVS二极管的反向击穿电压（Vbr）可以在5V到200V之间变化，从而可以实现对5V-200V电压下工作的设备和电路的保护。

以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书内容所作的等效结构或等效流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims

1.一种具有超深沟槽的瞬态电压抑制器结构，其特征在于，包括：一具有第一导电类型P型或N型的重掺杂硅衬底；所述重掺杂硅衬底顶面设置一具有第一导电类型P型或N型的掺杂外延层；所述掺杂外延层上设置有一系列密排的沟槽。

2.如权利要求1所述的具有超深沟槽的瞬态电压抑制器结构，其特征在于，所述沟槽的间距为1到5微米。

3.如权利要求1所述的具有超深沟槽的瞬态电压抑制器结构，其特征在于，所述掺杂外延层的厚度为20-60微米。

4.权利要求1至5任一权利要求所述的具有超深沟槽的瞬态电压抑制器结构，其特征在于，所述沟槽的高宽比为10:1到60:1

5.如权利要求6所述的具有超深沟槽的瞬态电压抑制器结构，其特征在于，所述沟槽的开口为1到5微米、深度为10微米到60微米。

6.如权利要求5所述的具有超深沟槽的瞬态电压抑制器结构，其特征在于，所述沟槽中填充有第二导电类型N型或P型的自掺杂多晶硅。

7.如权利要求6所述的具有超深沟槽的瞬态电压抑制器结构，其特征在于，所述自掺杂多晶硅的电阻率为0.002-0.020 Ohm.cm。

8.如权利要求7所述的具有超深沟槽的瞬态电压抑制器结构，其特征在于，所述沟槽上侧依次设置有图案化的介质层、金属层以及钝化层。