CN108428665A - 一种叠层芯片集成封装工艺 - Google Patents
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Abstract
本发明提供了一种叠层芯片集成封装工艺，本发明利用厚度较大且硬度较大的硬质金属层进行上方的通孔的承载，防止塌陷；上方的第二和第三通孔与下方的插塞位置不对应，进一步防止塌陷的产生；此外，硬质金属层可以作为互连结构使用，其侧面可以独立承当电连接功能，实现了即使是更多芯片需要电互连时，也无需更大的金属块上表面面积。
Description
技术领域
本发明涉及半导体器件制造领域，具体涉及一种叠层芯片集成封装工艺。
背景技术
在衬底或者晶圆上形成芯片后，需要后续的钻孔、芯片间互连等步骤。例如图1，在将衬底1上的芯片通过再分布层与焊盘4电连接后，其需要在焊盘4上的绝缘层2内形成通孔5以实现衬底1上方的导电引出端子，同时也需要形成在焊盘4下方的过孔3，由于过孔3 的存在，会导致焊盘4向下凹陷，同时导致上方通孔5的电连接的不良或者产生如凹陷5 的缺陷位置，这是不利于后续的封装的。因此，需要一种能够防止凹陷产生的互连方式，同时解决多芯片在晶圆级时就进行电互连的灵活设计。
发明内容
基于解决上述问题，本发明提供了一种叠层芯片集成封装工艺，其包括以下步骤：
(1)提供一芯片衬底，所述衬底上至少包括在其有源面上的第一芯片和第二芯片，所示第一芯片和第二芯片上设有与所述有源面共面的多个电极焊盘；
(2)在所述有源面上沉积第一介质层，并在所述第一介质层内钻孔填充形成对应于所述多个电极焊盘的多个第一通孔；
(3)在所述第一介质层上形成第一光刻胶层，并在所述第一光刻胶层内形成第一开口，对所述第一开口沉积形成薄铜层，所述薄铜层只是连接所述第一芯片的一个电极焊盘与所述第二芯片的一个电极焊盘；
(4)在所述薄铜层的一部分上形成第二光刻胶层，所述第二光刻胶层与所述第一光刻胶层之间形成第二开口，在所述第二开口电镀形成厚铜层；
(5)去除所述第一光刻胶层和第二光刻胶层；
(6)在所述有源面以及所述厚铜层上形成第三光刻胶层，所述光刻胶层具有第三开口，所述第三开口对应于被所述第二光刻胶覆盖的部分，在所述第三开口内电镀硬质金属层，所述硬质金属层的厚度大于所述厚铜层的厚度；
(7)去除第三光刻胶层；
(8)在所述有源面上沉积第二介质层，所述介质层覆盖所述硬质金属层以及所述厚铜层；
(9)在所述第二介质层内形成多个第二通孔，所述多个第二通孔位于所述硬质金属层的环形边缘区域，并在所述第二介质层的上表面形成焊盘，所述焊盘与所述多个第二通孔电连接；
(10)对所述衬底的背面进行钻孔形成盲孔，所述盲孔对应于所述硬质金属层的圆形中心区域且贯穿所述衬底、所述第一介质层、所述薄铜层延伸至所述硬质金属层内；
(11)用导电物质填充所述盲孔形成导电孔，形成单层半导体组件；
(12)将多个上述单层半导体组件叠置，并焊接于基板上。
根据本发明的实施例，所述第一芯片和第二芯片为在所述芯片衬底上直接形成的芯片。
根据本发明的实施例，所述钻孔是通过机械钻孔或者激光烧蚀钻孔实现的。
根据本发明的实施例，所述硬质金属层为W、Co、Mo中的至少一种与WC、TiC中的至少一种的合金。
根据本发明的实施例，所述第二通孔内填充的导电物质为铜或者铝等。
根据本发明的实施例，所述第一和第二介质层的材质为二氧化硅或氮化硅。
根据本发明的实施例，还包括在所述焊盘上形成凸块以及在所述通孔的端部形成焊球的步骤。
根据本发明的实施例，所述有源面背离所述基板，只有最上层的半导体组件朝向所述基板。
本发明的优点如下：
(1)利用厚度较大且硬度较大的硬质金属层进行上方的通孔的承载，防止塌陷；
(2)上方的第二和第三通孔与下方的插塞位置不对应，进一步防止塌陷的产生；
(3)此外，硬质金属层可以作为互连结构使用，其侧面可以独立承当电连接功能，实现了即使是更多芯片需要电互连时，也无需更大的金属块上表面面积。
附图说明
图1为现有技术的叠层芯片集成封装工艺的剖视图；
图2a-图2l为本发明的叠层芯片集成封装工艺的剖视图；
图3为图2形成的单层半导体组件叠层的剖视图。
具体实施方式
参见图2和3，本发明的叠层芯片集成封装工艺，其包括以下步骤：
(1)提供一芯片衬底11，所述衬底11上至少包括在其有源面上的第一芯片和第二芯片12，所示第一芯片和第二芯片12上设有与所述有源面共面的多个电极焊盘13；
(2)在所述有源面上沉积第一介质层14，并在所述第一介质层14内钻孔填充形成对应于所述多个电极焊盘13的多个第一通孔15；
(3)在所述第一介质层14上形成第一光刻胶层16，并在所述第一光刻胶层16内形成第一开口17，对所述第一开口17沉积形成薄铜层18，所述薄铜层18只是连接所述第一芯片的一个电极焊盘与所述第二芯片的一个电极焊盘；
(4)在所述薄铜层18的一部分上形成第二光刻胶层19，所述第二光刻胶层19与所述第一光刻胶层16之间形成第二开口20，在所述第二开口20电镀形成厚铜层21；
(5)去除所述第一光刻胶层16和第二光刻胶层19；
(6)在所述有源面以及所述厚铜层21上形成第三光刻胶层22，所述第三光刻胶层22 具有第三开口，所述第三开口对应于被所述第二光刻胶19覆盖的部分，在所述第三开口内电镀硬质金属层23，所述硬质金属层23的厚度大于所述厚铜层21的厚度；
(7)去除第三光刻胶层22；
(8)在所述有源面上沉积第二介质层24，所述第二介质层24覆盖所述硬质金属层23 以及所述厚铜层21；
(9)在所述第二介质层24内形成多个第二通孔25，所述多个第二通孔25位于所述硬质金属层23的环形边缘区域，并在所述第二介质层24的上表面形成焊盘26，所述焊盘26与所述多个第二通孔25电连接；
(10)对所述衬底11的背面进行钻孔形成盲孔27，所述盲孔27对应于所述硬质金属层23的圆形中心区域且贯穿所述衬底11、所述第一介质层14、所述薄铜层18延伸至所述硬质金属层23内；
(11)用导电物质填充所述盲孔27形成导电孔28，形成单层半导体组件；还包括在所述焊盘26上形成凸块29以及在所述通孔28的端部形成焊球30的步骤。
(12)将多个上述单层半导体组件叠置，并焊接于基板34上。形成的叠层结构40可以参见图3，每层都包括介质层35、衬底层36，其中两层之间由凸块32电连接，最底层的半导体组件由焊球33电连接至基板34上。此时的焊球33即为焊球30，凸块32即为凸块29。
其中，所述第一芯片和第二芯片为在所述芯片衬底11上直接形成的芯片。所述钻孔是通过机械钻孔或者激光烧蚀钻孔实现的。所述硬质金属层23为W、Co、Mo中的至少一种与WC、TiC中的至少一种的合金。所述第二通孔25内填充的导电物质为铜或者铝等。所述第一和第二介质层16、26的材质为二氧化硅或氮化硅。
最后应说明的是：显然，上述实施例仅仅是为清楚地说明本发明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明的保护范围之中。
Claims (8)
1.一种叠层芯片集成封装工艺，其包括以下步骤：
(1)提供一芯片衬底，所述衬底上至少包括在其有源面上的第一芯片和第二芯片，所示第一芯片和第二芯片上设有与所述有源面共面的多个电极焊盘；
(2)在所述有源面上沉积第一介质层，并在所述第一介质层内钻孔填充形成对应于所述多个电极焊盘的多个第一通孔；
(3)在所述第一介质层上形成第一光刻胶层，并在所述第一光刻胶层内形成第一开口，对所述第一开口沉积形成薄铜层，所述薄铜层只是连接所述第一芯片的一个电极焊盘与所述第二芯片的一个电极焊盘；
(4)在所述薄铜层的一部分上形成第二光刻胶层，所述第二光刻胶层与所述第一光刻胶层之间形成第二开口，在所述第二开口电镀形成厚铜层；
(5)去除所述第一光刻胶层和第二光刻胶层；
(6)在所述有源面以及所述厚铜层上形成第三光刻胶层，所述光刻胶层具有第三开口，所述第三开口对应于被所述第二光刻胶覆盖的部分，在所述第三开口内电镀硬质金属层，所述硬质金属层的厚度大于所述厚铜层的厚度；
(7)去除第三光刻胶层；
(8)在所述有源面上沉积第二介质层，所述介质层覆盖所述硬质金属层以及所述厚铜层；
(9)在所述第二介质层内形成多个第二通孔，所述多个第二通孔位于所述硬质金属层的环形边缘区域，并在所述第二介质层的上表面形成焊盘，所述焊盘与所述多个第二通孔电连接；
(10)对所述衬底的背面进行钻孔形成盲孔，所述盲孔对应于所述硬质金属层的圆形中心区域且贯穿所述衬底、所述第一介质层、所述薄铜层延伸至所述硬质金属层内；
(11)用导电物质填充所述盲孔形成导电孔，形成单层半导体组件；
(12)将多个上述单层半导体组件叠置，并焊接于基板上。
2.根据权利要求1所述的叠层芯片集成封装工艺，其特征在于：所述第一芯片和第二芯片为在所述芯片衬底上直接形成的芯片。
3.根据权利要求1所述的叠层芯片集成封装工艺，其特征在于：所述钻孔是通过机械钻孔或者激光烧蚀钻孔实现的。
4.根据权利要求1所述的叠层芯片集成封装工艺，其特征在于：所述硬质金属层为W、Co、Mo中的至少一种与WC、TiC中的至少一种的合金。
5.根据权利要求1所述的叠层芯片集成封装工艺，其特征在于：所述第二通孔内填充的导电物质为铜或者铝等。
6.根据权利要求1所述的叠层芯片集成封装工艺，其特征在于：所述第一和第二介质层的材质为二氧化硅或氮化硅。
7.根据权利要求1所述的叠层芯片集成封装工艺，其特征在于：所述还包括在所述焊盘上形成凸块以及在所述通孔的端部形成焊球的步骤。
8.根据权利要求1所述的叠层芯片集成封装工艺，其特征在于：所述有源面背离所述基板，只有最上层的半导体组件朝向所述基板。
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Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080038874A1 (en) * | 2006-08-11 | 2008-02-14 | Megica Corporation | Chip package and method for fabricating the same |
| CN101345231A (zh) * | 2007-07-12 | 2009-01-14 | 东部高科股份有限公司 | 半导体芯片器件及其制造方法和包括其的堆叠封装 |
| CN102569173A (zh) * | 2010-12-03 | 2012-07-11 | 三星电子株式会社 | 制造半导体装置的方法 |
| CN104752320A (zh) * | 2013-12-27 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN104835808A (zh) * | 2015-03-16 | 2015-08-12 | 苏州晶方半导体科技股份有限公司 | 芯片封装方法及芯片封装结构 |
| CN105097728A (zh) * | 2015-06-30 | 2015-11-25 | 南通富士通微电子股份有限公司 | 封装结构 |
| CN105140191A (zh) * | 2015-09-17 | 2015-12-09 | 中芯长电半导体（江阴）有限公司 | 一种封装结构及再分布引线层的制作方法 |
| CN106206337A (zh) * | 2015-05-29 | 2016-12-07 | 株式会社东芝 | 半导体装置及半导体装置的制造方法 |
| CN106469718A (zh) * | 2015-08-19 | 2017-03-01 | 台湾积体电路制造股份有限公司 | 三维集成电路结构和接合结构 |
| CN106560920A (zh) * | 2015-10-02 | 2017-04-12 | 台湾积体电路制造股份有限公司 | 具有超厚金属的半导体结构和制造方法 |
| TW201733041A (zh) * | 2016-03-04 | 2017-09-16 | 力成科技股份有限公司 | 具矽穿孔連續型態之晶圓級晶片尺寸封裝構造及其製造方法 |
-
2018
- 2018-04-09 CN CN201810309452.6A patent/CN108428665B/zh active Active
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080038874A1 (en) * | 2006-08-11 | 2008-02-14 | Megica Corporation | Chip package and method for fabricating the same |
| CN101345231A (zh) * | 2007-07-12 | 2009-01-14 | 东部高科股份有限公司 | 半导体芯片器件及其制造方法和包括其的堆叠封装 |
| CN102569173A (zh) * | 2010-12-03 | 2012-07-11 | 三星电子株式会社 | 制造半导体装置的方法 |
| CN104752320A (zh) * | 2013-12-27 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN104835808A (zh) * | 2015-03-16 | 2015-08-12 | 苏州晶方半导体科技股份有限公司 | 芯片封装方法及芯片封装结构 |
| CN106206337A (zh) * | 2015-05-29 | 2016-12-07 | 株式会社东芝 | 半导体装置及半导体装置的制造方法 |
| CN105097728A (zh) * | 2015-06-30 | 2015-11-25 | 南通富士通微电子股份有限公司 | 封装结构 |
| CN106469718A (zh) * | 2015-08-19 | 2017-03-01 | 台湾积体电路制造股份有限公司 | 三维集成电路结构和接合结构 |
| CN105140191A (zh) * | 2015-09-17 | 2015-12-09 | 中芯长电半导体（江阴）有限公司 | 一种封装结构及再分布引线层的制作方法 |
| CN106560920A (zh) * | 2015-10-02 | 2017-04-12 | 台湾积体电路制造股份有限公司 | 具有超厚金属的半导体结构和制造方法 |
| TW201733041A (zh) * | 2016-03-04 | 2017-09-16 | 力成科技股份有限公司 | 具矽穿孔連續型態之晶圓級晶片尺寸封裝構造及其製造方法 |
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| Publication number | Publication date |
|---|---|
| CN108428665B (zh) | 2020-10-30 |
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Effective date of registration: 20201009 Address after: 277300 south side of Keda West Road, Yicheng Development Zone, Zaozhuang City, Shandong Province Applicant after: Shandong Hanxin Technology Co.,Ltd. Address before: 262700 Weifang Institute of science and technology, 1299 golden light street, Shouguang City, Shandong, Weifang Applicant before: Sun Tiantian |
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| TA01 | Transfer of patent application right | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: A laminated chip integrated packaging process Effective date of registration: 20220214 Granted publication date: 20201030 Pledgee: Zaozhuang rural commercial bank Limited by Share Ltd. Yicheng sub branch Pledgor: Shandong Hanxin Technology Co.,Ltd. Registration number: Y2022980001543 |
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| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Date of cancellation: 20230201 Granted publication date: 20201030 Pledgee: Zaozhuang rural commercial bank Limited by Share Ltd. Yicheng sub branch Pledgor: Shandong Hanxin Technology Co.,Ltd. Registration number: Y2022980001543 |
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| PC01 | Cancellation of the registration of the contract for pledge of patent right | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: An integrated packaging process for stacked chips Effective date of registration: 20230213 Granted publication date: 20201030 Pledgee: Zaozhuang rural commercial bank Limited by Share Ltd. Yicheng sub branch Pledgor: Shandong Hanxin Technology Co.,Ltd. Registration number: Y2023980032481 |
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| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Granted publication date: 20201030 Pledgee: Zaozhuang rural commercial bank Limited by Share Ltd. Yicheng sub branch Pledgor: Shandong Hanxin Technology Co.,Ltd. Registration number: Y2023980032481 |
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| PC01 | Cancellation of the registration of the contract for pledge of patent right |