JP5815882B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関するものである。
ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置では、内蔵ダイオードを還流ダイオードとして使用することが可能であるが、還流ダイオードとしてショットキーバリアダイオードを内蔵し、利用する方法が提案されている（例えば、特許文献１参照）。
例えばＭＯＳＦＥＴなどの半導体装置の構造上ｐｎダイオードが内蔵されている場合、内蔵したショットキーバリアダイオードを用いる際に、ｐｎダイオードが動作するとリカバリ損失が大きくなるなどの問題が生じるため、ｐｎダイオードが動作（バイポーラ動作）しない状態で、ショットキーバリアダイオードによって流せるユニポーラ電流が大きいことが望ましい。このとき、チップコストを小さくするために、チップ面積を増大させずにユニポーラ電流を大きくする、すなわち、ユニポーラ電流密度を大きくすることが望ましい。つまり、還流電流の成分がユニポーラ電流のみでなり、その時のユニポーラ電流密度の最大値が大きいことが望ましい。そのため、隣り合うウェル領域の間であって、ショットキー電極直下の領域について、当該領域の第１導電型の不純物濃度をドリフト層の第１導電型の不純物濃度より高くして、ユニポーラ電流密度を増大する方法が提案されている（例えば、特許文献２参照）。
特開２００３−０１７７０１号公報 特開２００７−２３４９２５号公報
しかしながら、従来の内蔵ショットキーバリアダイオードでは、ドリフト層の第１導電型の濃度と同じ不純物濃度であり、かつウェル領域の第２導電型の不純物濃度と同じ不純物濃度である第２導電型の領域を、第１導電型の不純物を注入することによって第１導電型に反転させ（打ち返し）、当該領域の第１導電型の不純物濃度をドリフト層の第１導電型の不純物濃度より高く形成し、その領域上にショットキー電極を形成しているため、ショットキー電極直下の領域の第１導電型の不純物濃度が、ウェル領域の第２導電型の不純物濃度より高い。このため、ＭＯＳＦＥＴがオフ状態の時、ショットキー電極下部に空乏層が十分に拡がらず、ショットキー接合にかかる電界強度が高くなり、ショットキー接合のリーク電流が大きくなって半導体装置の信頼性が低下する、という問題があった。
この発明は、上述のような問題を解決するためになされたもので、還流ダイオードのユニポーラ電流密度を増大しつつ、素子の信頼性を向上できる半導体装置を提供することを目的とする。
この発明に係る半導体装置は、内蔵ショットキーバリアダイオードにおけるショットキー電極の下部に、第１導電型のドリフト層の第１の不純物濃度より高く、かつ第２導電型のウェル領域の第２の不純物濃度より低い不純物濃度を有する第１導電型の第１の領域を備えたものである。
また、この発明に係る半導体装置では、内蔵ショットキーバリアダイオードにおけるショットキー電極の下部に第１導電型の第１の領域を備え、第１の領域のある深さにおける不純物濃度が同じ深さにおける第２導電型のウェル領域の第２の不純物濃度より低く、かつ第１導電型のドリフト層の第１の不純物濃度より高いことを特徴とする。
この発明に係る半導体装置では、隣り合うウェル領域の間で、かつショットキー電極の下部に設けた第１の領域の不純物濃度をドリフト層の第１の不純物濃度より高くしたので、ｐｎダイオードが動作しにくくなり、還流ダイオードのユニポーラ電流密度を増大することができる。さらに、第１の領域の不純物濃度をウェル領域の第２の不純物濃度よりも低くしたので、オフ時においてショットキー電極下部に空乏層が十分拡がり、ショットキー接合にかかる電界が緩和されてリーク電流増大を抑制することができる。
また、この発明に係る半導体装置では、隣り合うウェル領域の間で、かつショットキー電極の下部に設けた第１の領域の不純物濃度をドリフト層の第１の不純物濃度より高くしたので、ｐｎダイオードが動作しにくくなり、還流ダイオードのユニポーラ電流密度を増大することができる。さらに、第１の領域内のある深さにおける第１導電型の不純物濃度を、同じ深さにおけるウェル領域内の第２の不純物濃度より低くしたことで、ウェル領域の第２の不純物濃度が深さ方向分布を有する場合でも、オフ時においてショットキー電極下部に空乏層が十分拡がるのでショットキー接合にかかる電界が緩和されてリーク電流増大を抑制することができる。
この発明の実施の形態１に係る半導体装置を示す断面図である。 この発明の実施の形態１に係る半導体装置の一部の上面図である。 この発明の実施の形態１に係る半導体装置の還流動作時の微分抵抗と、オフ状態においてショットキー電極下部が完全空乏化する電圧の計算結果を示す図である。 この発明の実施の形態１において、還流状態におけるソース・ドレイン電圧と単位面積当たりに流れる還流電流密度の関係をデバイスシミュレーションで求めた結果を示した図である。 この発明の実施の形態２における半導体装置の第１の領域内の不純物濃度プロファイルを示す図である。 この発明の実施の形態２における最大ユニポーラ電流密度と、第１の領域の厚みをウェル領域の厚みで除した値の関係をドリフト層の第１の不純物濃度を３ｅ１５ｃｍ−３としてシミュレーションした結果を示す図である。 この発明の実施の形態２における最大ユニポーラ電流密度と、第１の領域の厚みをウェル領域の厚みで除した値の関係をドリフト層の第１の不純物濃度を２．５ｅ１５ｃｍ−３としてシミュレーションした結果を示す図である。 この発明の実施の形態２における最大ユニポーラ電流密度と、第１の領域の厚みをウェル領域の厚みで除した値の関係をドリフト層の第１の不純物濃度を３．５ｅ１５ｃｍ−３としてシミュレーションした結果を示す図である。 この発明の実施の形態２における最大ユニポーラ電流密度と、第１の領域の厚みをウェル領域の厚みで除した値の関係を第一離間領域の幅を変化させてシミュレーションした結果を示す図である。 この発明の実施の形態３に係る半導体装置を示す断面図である。 この発明の実施の形態３に係る半導体装置の還流状態を説明するための半導体装置の断面図である。 この発明の実施の形態３における半導体装置の最大ユニポーラ電流密度とショットキー接合にかかる電界強度の関係をシミュレーションした結果を示す図である。 この発明の実施の形態３に係る別の半導体装置を示す断面図である。 この発明の実施の形態４に係る半導体装置を示す断面図である。 この発明の実施の形態４における最大ユニポーラ電流密度と、第１の領域の厚みをウェル領域の厚みで除した値の関係をシミュレーションした結果を示す図である。 この発明の実施の形態５に係る半導体装置を示す断面図である。 この発明の実施の形態６に係る半導体装置を示す断面図である。 この発明の実施の形態７に係る半導体装置を示す断面図である。
実施の形態１．
まず、この発明の実施の形態１における半導体装置の構成を説明する。図１は、この発明の実施の形態１に係る半導体装置を示す断面図であり、ＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）内蔵ＭＯＳＦＥＴのユニットセルの断面模式図である。図２は、本実施の形態の前記半導体装置の一部を上から見た図であり、図１の電極や絶縁膜などを透過し、半導体領域のみを表現している。本実施の形態においては、半導体装置の一例として、炭化珪素（ＳｉＣ）半導体装置であり、第１導電型をｎ型、第２導電型をｐ型としたｎチャネル炭化珪素ＭＯＳＦＥＴについて説明する。
図１及び図２において、４Ｈのポリタイプを有する、ｎ型（第１導電型）で低抵抗の炭化珪素からなる基板１０の第一の主面上に、ｎ型（第１導電型）の炭化珪素からなるドリフト層２０が形成されている。炭化珪素からなる基板１０は、第一の主面の面方位が（０００１）面でｃ軸方向に対して４°傾斜されている。ドリフト層２０はｎ型（第１導電型）の第１の不純物濃度を有する。ドリフト層２０の表層側には、ｐ型（第２導電型）の不純物であるアルミニウム（Ａｌ）を含有するｐ型（第２導電型）のウェル領域３０が形成されている。ウェル領域３０はｐ型（第２導電型）の第２の不純物濃度を有する。このウェル領域３０は、ユニットセル内の断面視において２箇所離間されており、それぞれを第一離間領域２２、第二離間領域２１と呼ぶｎ型（第１導電型）の領域で離間されている。第一離間領域２２及び第二離間領域２１は、ドリフト層２０の表層部に形成され、かつ隣り合うウェル領域３０の間の領域で、深さ方向にはドリフト層２０の表面からウェル領域３０の底部と同じ深さまでの領域とする。
断面視においてウェル領域３０の内側の表層側には、ｎ型（第１導電型）の不純物である窒素（Ｎ）を含有する、ｎ型（第１導電型）のソース領域４０が、ウェル領域３０の深さより浅く形成されている。また、ドリフト層２０の表層側で、望ましくはソース領域４０と第一離間領域２２の間に挟まれた領域に、ｐ型（第２導電型）の不純物であるアルミニウム（Ａｌ）を含有するｐ型（第２導電型）のウェルコンタクト領域３５が形成されている。第二離間領域２１の表面とウェル領域３０の表面とソース領域４０の一部の表面とに跨って、酸化珪素で構成されるゲート絶縁膜５０が形成されている。さらに、ゲート絶縁膜５０の表面に、第二離間領域２１とウェル領域３０とソース領域４０の端部と対向するように、ゲート電極６０が形成されている。なお、ウェル領域３０のうち第二離間領域２１とソース領域４０に挟まれ、ゲート絶縁膜５０を介してゲート電極６０と対向し、オン動作時に反転層が形成される領域をチャネル領域という。
ゲート絶縁膜５０上にはゲート電極６０を覆うように、酸化珪素で構成される層間絶縁膜５５が形成されている。ソース領域４０のうちゲート絶縁膜５０で覆われていない領域の表面と、ウェルコンタクト領域３５のうちソース領域４０と接する側の一部の表面とには、炭化珪素との接触抵抗を低減するためのソースオーミック電極７０が形成されている。尚、ウェル領域３０は、低抵抗のウェルコンタクト領域３５を介して、ソースオーミック電極７０と電子の授受を容易に行える。
第一離間領域２２の表面にはショットキー電極７５が形成され、ショットキー電極７５と第一離間領域２２の炭化珪素はショットキー接続されている。ショットキー電極７５は第一離間領域２２の表面を包含することが望ましいが、包含していなくてもよい。ソースオーミック電極７０、ショットキー電極７５及び層間絶縁膜５５上には、ソース電極８０が形成されている。このソース電極８０は、ソースオーミック電極７０とショットキー電極７５とを電気的に短絡している。つまり、ソースオーミック電極７０とショットキー電極７５は電気的に接続されている。基板１０の第一の主面と反対側の第二の主面、すなわち、裏面側には、裏面オーミック電極７１を介してドレイン電極８５が形成されている。また、図示しないが、半導体装置内のユニットセルが存在しない領域の一部において、ゲート電極６０は層間絶縁膜５５に開けられたゲートコンタクトホールを介してゲートパッド及びゲート配線と電気的に短絡している。
尚、本実施の形態では上述したように、第二離間領域２１の表面にはゲート絶縁膜５０が形成され、第一離間領域２２の表面にはショットキー電極７５が形成されている。
また、第一離間領域２２内のｎ型（第１導電型）不純物濃度は、ドリフト層２０のｎ型（第１導電型）の第１の不純物濃度より高く、かつウェル領域３０のｐ型（第２導電型）の第２の不純物濃度より低く設定されている。本実施の形態では、この領域を第１の領域（図１中、太い破線で囲まれた領域）と呼び、実施の形態１では第一離間領域２２と第１の領域が同じ領域となっている。なお、本実施の形態では、ドリフト層２０のうちの第二離間領域２１のｎ型不純物濃度は、ドリフト層２０の第１の不純物濃度と同じに設定している。
また、後で詳細に説明するが、第二離間領域２１はＭＯＳＦＥＴオン時にオン電流が流れる経路であり、第一離間領域２２はショットキーバリアダイオードの還流電流であるユニポーラ電流が流れる経路である。
続いて、本実施の形態の半導体装置であるＳＢＤ内蔵ＭＯＳＦＥＴの製造方法について説明する。
まず、第一の主面の面方位が（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素からなる基板１０の表面上に、化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法により、１×１０15ｃｍ-3〜１×１０17ｃｍ-3のｎ型の不純物濃度で、５〜５０μｍの厚さの炭化珪素からなるドリフト層２０をエピタキシャル成長する。このドリフト層２０のｎ型の不純物濃度を第１の不純物濃度と呼ぶ。
次に、ドリフト層２０の表面にフォトレジストなどにより注入マスクを形成し、ｐ型の不純物であるＡｌをイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５〜３μｍ程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０17ｃｍ-3〜１×１０19ｃｍ-3の範囲でドリフト層２０の第１の不純物濃度より多いものとする。その後、注入マスクを除去する。本工程によりＡｌがイオン注入された領域がウェル領域３０となり、そのｐ型の不純物濃度を第２の不純物濃度と呼ぶ。
次に、ドリフト層２０の表面にフォトレジストなどにより注入マスクを形成し、ｎ型の不純物であるＮをイオン注入する。Ｎのイオン注入深さはウェル領域３０の厚さより浅いものとする。また、イオン注入したＮの不純物濃度は、１×１０18ｃｍ-3〜１×１０21ｃｍ-3の範囲でウェル領域３０のｐ型の第２の不純物濃度を超えるものとする。本工程でＮが注入された領域のうちｎ型を示す領域がソース領域４０となる。
次に、ドリフト層２０の表面にフォトレジストなどにより注入マスクを形成し、ｐ型の不純物であるＡｌをイオン注入し、注入マスクを除去する。本工程によってＡｌが注入された領域がウェルコンタクト領域３５となる。ウェルコンタクト領域３５は、ウェル領域３０とソースオーミック電極７０との良好な電気的接触を得るために設けるもので、ウェルコンタクト領域３５のｐ型不純物濃度は、ウェル領域３０のｐ型の第２の不純物濃度より高濃度に設定することが望ましい。本工程でｐ型不純物をイオン注入する際には、ウェルコンタクト領域３５を低抵抗化する目的で、基板１０もしくはドリフト層２０を１５０℃以上に加熱してイオン注入することが望ましい。
次に、ドリフト層２０の表面にフォトレジストなどにより注入マスクを形成し、ｎ型不純物であるＮをイオン注入する。これにより、第一離間領域２２の不純物濃度が、ドリフト層２０の第１の不純物濃度に対して高められる。このときの注入マスク及び注入条件によって定義される注入領域が第１の領域に相当し、少なくとも第一離間領域２２の平面領域の一部を含み、好ましくは第一離間領域２２の平面領域を包含している。つまり、図１の断面視において第一離間領域２２内での注入領域が、離間している２箇所のウェル領域３０のいずれにも隣接して（隣り合い、かつ接して）いることが好ましいが、本実施の形態の別の例では隣り合うだけで接していなくてもよい。この場合は、第１の領域とウェル領域３０の間に隙間があいているので、その分、ソース電極８０からドレイン電極８５に向かって流れる電流に対しての第一離間領域２２の抵抗の低減量が小さくなるが、注入領域を設けない場合に比べると第一離間領域２２が低抵抗となるという効果が得られるのは言うまでもない。
本実施の形態の図１に示した例では、第１の領域と第一離間領域２２は同じ領域である場合、すなわち、隣接している場合を説明している。イオン注入されるＮの不純物濃度は５×１０1５ｃｍ-3〜１×１０1８ｃｍ-3の範囲が好ましい。特に、ウェル領域３０のｐ型の第２の不純物濃度を超えないものとする。これは、ウェル領域３０に対して第一離間領域２２の濃度を相対的に薄くすることで、ウェル領域３０と第一離間領域２２の間に形成されるｐｎ接合に逆バイアスが印加されたときに、第一離間領域２２側に空乏層が伸びるようにするためである。この空乏層の効果については後で詳細に述べる。
尚、本実施の形態の図１に示した例では、第１の領域のｎ型不純物の注入深さは、ウェル領域３０の深さと同じにし、第一離間領域２２全体に注入することで、第１の領域を第一離間領域２２と同じ領域としている。
つまり、図１の太い破線で囲まれた領域を第１の領域とし、図１で示されるように本実施の形態の図１に示した例では、第１の領域を第一離間領域２２全体としている。
次に、熱処理装置によって、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で１３００〜１９００℃、３０秒〜１時間のアニールを行う。このアニールにより、イオン注入されたＮ及びＡｌを電気的に活性化させる。
続いて、ウェル領域３０、ソース領域４０、ウェルコンタクト領域３５が形成されたドリフト層２０の表面を熱酸化して所望の厚みのゲート絶縁膜５０である酸化珪素を形成する。次に、ゲート絶縁膜５０の上に、導電性を有する多結晶珪素膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極６０を形成する。続いて、層間絶縁膜５５を減圧ＣＶＤ法により形成する。続いて、層間絶縁膜５５とゲート絶縁膜５０を貫き、ウェルコンタクト領域３５とソース領域４０に到達するコンタクトホールを形成する。
次に、スパッタ法などによるＮｉを主成分とする金属膜の形成後、６００〜１１００℃の温度の熱処理を行ない、Ｎｉを主成分とする金属膜と、コンタクトホール内の炭化珪素層とを反応させて、炭化珪素層と金属膜との間にシリサイドを形成する。続いて、反応してできたシリサイド以外の層間絶縁膜５５上に残留した金属膜を、硫酸、硝酸、塩酸のいずれか、またはこれらと過酸化水素水との混合液などによるウェットエッチングにより除去する。これにより、ソースオーミック電極７０が形成される。
続いて、基板１０の裏面（第２の主面）にＮｉを主成分とする金属を形成、熱処理することにより、基板１０の裏側に裏面オーミック電極７１を形成する。
次に、フォトレジストなどによるパターニングを用いて、第一離間領域２２上の層間絶縁膜５５とゲート絶縁膜５０、及びゲートコンタクトホールとなる位置の層間絶縁膜５５を除去する。除去する方法としては第一離間領域２２の表面にダメージを与えないウェットエッチングが好ましい。
続いて、スパッタ法などにより、ショットキー電極７５を堆積する。ショットキー電極７５としてはＴｉ、Ｍｏ、Ｎｉなどを堆積することが好ましい。
その後、ここまで処理してきた基板１０の表面にスパッタ法または蒸着法によりＡｌ等の配線金属を形成し、フォトリソグラフィー技術により所定の形状に加工することで、ソースオーミック電極７０とショットキー電極７５に接触するソース電極８０と、ゲート電極６０に接触するゲートパッドおよびゲート配線を形成する。さらに、基板１０の裏面に形成された裏面オーミック電極７１の表面上に金属膜であるドレイン電極８５を形成すれば、図１にその断面図、図２に一部の上面図を示した半導体装置が完成する。
次に、本実施の形態における半導体装置であるＳＢＤ内蔵ＭＯＳＦＥＴの動作を、３つの状態に分けて簡単に説明する。
１つ目の状態は、ソース電極８０に対してドレイン電極８５に高い電圧が印加され、かつゲート電極６０にしきい値以上の正の電圧が印加されている場合で、以下「オン状態」と呼ぶ。このオン状態では、チャネル領域に反転チャネルが形成され、ｎ型のソース領域４０とｎ型の第二離間領域２１との間にキャリアである電子が流れる経路が形成される。一方、第一離間領域２２とショットキー電極７５の接触部に形成されるショットキー接合には、ショットキー接続にとって電流の流れにくい方向、すなわち逆方向の電界（逆バイアス）が印加されているため、電流は流れない。ソース電極８０からドレイン電極８５へ流れ込む電子は、ドレイン電極８５に印加される正電圧により形成される電界に従って、ソース電極８０から、ソースオーミック電極７０、ソース領域４０、チャネル領域、第二離間領域２１、ドリフト層２０及び基板１０を経由してドレイン電極８５に到達する。したがって、ゲート電極６０に正電圧を印加することにより、ドレイン電極８５からソース電極８０にオン電流が流れる。このときにソース電極８０とドレイン電極８５間に印加される電圧をオン電圧と呼び、オン電圧をオン電流の密度で除した値をオン抵抗と呼び、上記電子が流れる経路の抵抗の合計に等しい。オン抵抗とオン電流の自乗の積は、ＭＯＳＦＥＴが通電時に消費する通電損失に等しいため、オン抵抗は低い方が好ましい。
２つ目の状態は、ソース電極８０に対してドレイン電極８５に高い電圧が印加され、かつゲート電極６０にしきい値以下の電圧が印加されている場合で、以下「オフ状態」と呼ぶ。この状態では、チャネル領域に反転キャリアが存在しないため、オン電流は流れず、オン状態では負荷にかかっていた高電圧がＭＯＳＦＥＴのソース電極８０とドレイン電極８５間に印加される。第一離間領域２２とショットキー電極７５の接触部に形成されるショットキー接合には「オン状態」と同じ方向の電界が印加されるため、理想的には電流が流れないが、「オン状態」よりも遥かに高い電界が印加されるため、リーク電流が発生し得る。リーク電流が大きいと、ＭＯＳＦＥＴの発熱を増大させ、ＭＯＳＦＥＴ及びＭＯＳＦＥＴを用いたモジュールを熱破壊させることがあることから、リーク電流を低減すべく、ショットキー接合にかかる電界は低く抑えることが好ましい。
３つ目の状態は、ソース電極８０に対してドレイン電極８５に低い電圧、すなわちＭＯＳＦＥＴに逆起電圧が印加された状態で、ソース電極８０からドレイン電極８５に向かって還流電流が流れる。以下、この状態を「還流状態」と呼ぶ。還流状態では、第一離間領域２２とショットキー電極７５の接触部に形成されるショットキー接合に順方向の電界（順バイアス）が印加され、ショットキー電極７５からｎ型の第一離間領域２２に向かって電子電流からなるユニポーラ電流が流れる。この時、還流ダイオードの還流電流成分はこのユニポーラ成分のみである。ショットキー電極７５を通って流れる電子電流密度が大きくなると、第一離間領域２２における電圧降下が大きくなり、ソース電極８０に対するドリフト層２０の電位が低くなる。なお、ソース電極８０とウェル領域３０とはソースオーミック電極７０を介して同電位となっている。その結果、ｐ型のウェル領域３０とドリフト層２０の間のｐｎ接合に順バイアスが印加される。この順バイアスが大きくなり、これがｐｎ接合の拡散電位を超えたときに、ウェル領域３０からドリフト層２０に向かって正孔（ホール）の注入が生じる。すなわち、p型のウェル領域３０とｎ型のドリフト層２０によるｐｎダイオードが動作し、少数キャリアの注入（バイポーラ動作）が生じてしまう。つまり、還流ダイオードの電流成分として、ユニポーラ電流にバイポーラ電流が加わる。
少数キャリアの注入が生じると、次の２つの問題が生じる。１つ目の問題は、還流状態からオフ状態もしくはオン状態に変わる際に、少数キャリアとして注入された正孔を引き抜く必要があるためにリカバリ電流が生じ、これによる電力損失、すなわちリカバリ損失が発生することである。つまり、還流ダイオードの電流成分にバイポーラ電流が加わると、電力損失が大きくなる。
２つ目の問題は、少数キャリアとして注入された正孔の一部が電子と再結合することで発生する再結合エネルギーによって、半導体の結晶にダメージが与えられる場合があることである。例えば炭化珪素の場合では、再結合エネルギーによって積層欠陥が発生することが知られている。この積層欠陥は電流を流しにくく、デバイスの抵抗を増大させ、デバイス特性の経時劣化をもたらすことが問題となっている。
これら二つの問題を回避し、同じチップ面積でできるだけ大きな還流電流を得るためには、バイポーラ動作を起こさずにユニポーラ電流のみで流せる最大電流密度（最大ユニポーラ電流密度）、すなわち還流ダイオード成分がユニポーラ電流のみでなり、その最大ユニポーラ電流密度が大きいＳＢＤ内蔵ＭＯＳＦＥＴを実現することが望ましい。
上記の説明から分かるように、最大ユニポーラ電流密度を増大させるには、第１の領域の不純物濃度をドリフト層２０の第１の不純物濃度より高くすることにより、第一離間領域２２の抵抗を下げ、つまり第一離間領域２２の電圧降下を抑制することにより、ウェル領域３０とドリフト層２０の間のｐｎ接合に印加される順バイアスを抑制してバイポーラ動作を生じないようにすることが効果的である。
本実施の形態では、第一離間領域２２にある第１の領域のｎ型不純物濃度をドリフト層２０の第１の不純物濃度より高くすることによって、第一離間領域２２の抵抗を低減しているので、ｐｎ接合に印加される順バイアスを抑制できる。すなわち、少数キャリアの注入が生じない状態の還流ダイオードの電流密度、つまりユニポーラ電流密度の最大値を高くしているため、還流ダイオードの最大ユニポーラ電流密度を大きくすることができる。
また、本実施の形態では、ドリフト層２０である炭化珪素に少数キャリアの注入が生じない状態の還流ダイオードのユニポーラ電流密度、つまり最大ユニポーラ電流を高くできるので還流電流を大きくしながら、積層欠陥が発生せず、デバイス特性の経時劣化を抑制できるという効果がある。
しかしながら、第１の領域のｎ型不純物濃度をウェル領域３０の第２の不純物濃度よりも大きくすると、オフ状態においてウェル領域３０から第一離間領域２２への空乏層が十分拡がらず、ショットキー接合にかかる電界が大きくなってリーク電流が大きくなってしまうので、第１の領域のｎ型（第１導電型）不純物濃度は、ウェル領域３０のｐ型（第２導電型）の第２の不純物濃度より低くすることが重要である。
ウェル領域３０内の第２の不純物濃度に深さ方向の濃度分布がある場合、ウェル領域３０からの空乏層の拡がり方は簡単のために、ｐｎ接合面に直交する方向への伸びを考えればよく、つまり、ウェル領域３０の第２の不純物濃度が深さによって異なっているとしても、第１の領域内の不純物濃度は、ウェル領域３０の同じ深さの第２の不純物濃度と比較して低ければよい。
すなわち、第１の領域内のある深さにおける不純物濃度が、同じ深さにおけるウェル領域３０内の第２の不純物濃度より低く、かつドリフト層２０の第１の不純物濃度より高ければよい。
本実施の形態を用いない場合、すなわち第一離間領域２２全体のｎ型不純物濃度がドリフト層２０の第１の不純物濃度と等しい場合に、最大ユニポーラ電流密度を増大させる方法として、第一離間領域２２の幅を広げる方法が考えられる。この場合、以下の２つの問題が生じる。
１つ目の問題は、図１において基板１０の横方向の長さに相当するセルピッチ、すなわちＭＯＳＦＥＴを構成する最小周期（ユニットセル）の長さが、第一離間領域２２の幅の増加に伴い大きくなってしまい、ＭＯＳＦＥＴのオン抵抗が増大してしまうことである。セルピッチの増大によりオン抵抗が増大する理由は、オン電流が流れる経路の密度が減少するためである。たとえばセルピッチが大きくなると、チャネル幅密度、すなわちＭＯＳＦＥＴの単位面積当たりに形成されるチャネルの幅が減少し、チャネル幅密度におおよそ反比例するチャネル抵抗が増大する。特に炭化珪素を半導体材料に用いたＭＯＳＦＥＴでは、チャネル移動度が低いためにチャネル抵抗がオン抵抗の大きな割合を占めることから、甚大な問題である。
２つ目の問題は、オフ状態においてショットキー接合に印加される電界が増大してしまい、リーク電流が増大してしまうことである。この理由は以下の通りである。まず、オフ状態において、ウェル領域３０から第一離間領域２２に向かって伸びる空乏層は、ショットキー接合にかかる電界強度を低減する働きがある。第一離間領域２２の幅が広くなると、空乏層によって遮蔽しきれない高電圧が第一離間領域２２の上部まで染み出し、結果的にショットキー接合に印加される電界強度が高くなってしまう。
上記１つ目の問題に対して本実施の形態では、第一離間領域２２である第１の領域の不純物濃度がドリフト層２０の第１の不純物濃度より高い設計手法を用いているため、第一離間領域２２の抵抗が低減されることから最大ユニポーラ電流密度が増大され、最大ユニポーラ電流を高くできる。つまり、本実施の形態１では、セルピッチの増大を必要とせず、オン抵抗の増大を伴わずに最大ユニポーラ電流を増大できる。
一方、第一離間領域２２の濃度を高めると、オフ状態において、第一離間領域２２内からショットキー電極７５に向かう電界が増大するため、ショットキー接合にかかる電界強度は高くなる。しかしながら、この電界強度の増大量が、本発明を用いずに第一離間領域２２の幅を増大することによって同じ最大ユニポーラ電流密度を得る場合に比べ、相対的に低く抑えられる事実を見出した。
すなわち、上記２つ目の問題に対しても、本実施の形態１を用いた場合の方が、第一離間領域２２の幅を増大する場合に比べてショットキー接合に印加される電界を低くできることを見出した。
このメカニズムは、以下のように半定量的に説明することが出来る。
まず還流状態を考える。第一離間領域２２において、深さ、すなわちショットキー接合からの深さ方向への距離がｚの位置における抵抗は、第一離間領域２２の抵抗率と、実効的な導通経路の幅で決まる。実効的な導通経路とは、第一離間領域２２の内、ウェル領域３０から伸びる空乏層を除いた領域のことである。第一離間領域２２の抵抗をＲＩＳとする。このＲＩＳは第一離間領域２２の単位面積当たりの抵抗に第一離間領域２２の幅Ｌｗを乗じた値である。第一離間領域２２の抵抗ＲＩＳのうち、深さｚにおける微分抵抗ｄＲＩＳ／ｄｚは（式１）で表わされる。
Figure 0005815882
ここで、ｑは素電荷、μは第一離間領域２２中の多数キャリアである電子の移動度、ＮＩＳは第一離間領域２２のキャリア濃度、ＬＷは第一離間領域２２の幅である。Ｌｄはウェル領域３０と第一離間領域２２のｐｎ接合面から第一離間領域２２に向かって伸びる空乏層幅を意味する。Ｌｄは、以下の（式２）によって得ることができる。
Figure 0005815882
ここで、ε０は真空の誘電率、εｓは第一離間領域２２を構成する半導体の比誘電率、Φｂｉはｐｎ接合の拡散電位、Ｖｊ（ｚ）は第一離間領域２２内の深さｚの位置におけるソース電極８０を基準とした電位である。（式１）及び（式２）より（式３）が得られる。
Figure 0005815882
次にオフ状態を考える。オフ状態ではウェル領域３０から第一離間領域２２に向かって伸びる空乏層によって、第一離間領域２２の全てが空乏化される。オフ状態においてショットキー接合にかかる電界強度は、ソース電極８０と同電位であるショットキー電極７５と空乏化された第一離間領域２２の電位差に比例する。このときの第一離間領域２２の電位を正確に見積もるには、以降で述べる二次元シミュレーションを用いた議論が必要だが、オフ状態における第一離間領域２２の電位は、ドレイン電圧の上昇に伴って第一離間領域２２の電位が上昇する際に第一離間領域２２が初めて完全に空乏化するときの電位におおよそ等しいと近似できる。つまり、第一離間領域２２が完全に空乏化すると、ドレイン電圧を高くしていっても、第一離間領域２２の電位は空乏化した時の値をほぼ一定に保つ。そのため、より低いドレイン電圧によって完全に空乏化する第一離間領域２２の構造の方が、オフ状態においてショットキー接合にかかる電界強度を低く抑えられると言える。ここで、深さｚにおける第一離間領域２２が完全に空乏化する電位をＶｊｄ（ｚ）とすると、Ｖｊｄ（ｚ）はＬＷ＝２Ｌｄ、すなわち（式３）の右辺の分母がゼロになるＶｊ（ｚ）に等しいと考えられるため、（式４）で与えられる。
Figure 0005815882
図３は、ＮＩＳを１ｅ１６または１ｅ１７ｃｍ−３とした場合の、（式３）から得られる第一離間領域２２の微分抵抗ｄＲＩＳ／ｄｚと、（式４）から得られる第一離間領域２２が完全空乏するときの第一離間領域２２の電位Ｖｊｄ（ｚ）の関係を図示したものである。尚、ＬＷは０．５〜８μｍの範囲内としており、図中にそれぞれの特性におけるＬＷの値を示している。図３で、還流状態におけるｄＲＩＳ／ｄｚを求める（式３）中のＶｊ（z）は、ショットキー障壁電位を近似値として用いている。
図３より、ＬＷが２μｍでＮＩＳが１ｅ１６または１ｅ１７ｃｍ−３、ＬＷが８μｍ、ＮＩＳが１ｅ１６ｃｍ−３としたときのＶｊｄ（ｚ）及びｄＲＩＳ／ｄｚの値を表１に示す。
Figure 0005815882
表１より、ＬＷが２μｍでＮＩＳが１ｅ１６ｃｍ−３の条件から、ＮＩＳが等しいままＬＷを８μｍにした時より、ＬＷを２μｍに保持したままＮＩＳを１ｅ１７ｃｍ−３に増加した時の方がＶｊｄ(z)を小さく、かつｄＲＩＳ／ｄｚを小さくできることが分かる。
すなわち、本実施の形態では、本実施の形態を用いずに第一離間領域２２の幅を増大するより、第一離間領域２２の電位差Ｖｊｄ（ｚ）と、微分抵抗ｄＲＩＳ／ｄｚを小さくできることから、ショットキー接合にかかる電界強度の増大を抑制でき、かつ、最大ユニポーラ電流密度を増大することが可能である。
また、図３よりＮＩＳが１ｅ１７ｃｍ−３の時と、１ｅ１６ｃｍ−３の時を比較すると、ＮＩＳが１ｅ１７ｃｍ−３の方が同じＶｊｄ（ｚ）の時のｄＲＩＳ／ｄｚが小さいことより、第一離間領域２２の不純物濃度を高めるほど、同じＶｊｄ（ｚ）を得るときのｄＲＩＳ／ｄｚの値を小さくできることが分かる。すなわち、オフ状態でショットキー接合にかかる電界強度を同じとした場合、第一離間領域２２の不純物濃度を高めるほど、還流状態における第一離間領域２２の抵抗を小さくすることができる。つまり、第一離間領域２２の不純物濃度を高めるほど、オフ状態におけるリーク電流を低減しつつ、最大ユニポーラ電流密度を増加させることができる。また言うまでもなく、最大ユニポーラ電流密度を一定とした場合は、第一離間領域２２の不純物濃度を高めるほど、ショットキー接合の電界強度を小さくできることからオフ状態のリーク電流を低減できる。
第一離間領域２２の不純物濃度を高める方法として、第一離間領域２２の不純物濃度のみを高くする方法と、第一離間領域２２の不純物濃度をドリフト層２０の第１の不純物濃度と同一としたまま両者の不純物濃度を高める方法の２通りが考えられる。しかしながら、後者の場合は、ＭＯＳＦＥＴの耐圧を低下させてしまう問題がある。耐圧を低下させずに第一離間領域２２の不純物濃度を高める方法は、第一離間領域２２である第１の領域の不純物濃度をドリフト層２０の第１の不純物濃度よりも高める方法によってのみ実現される。つまり、同じ耐圧で最大ユニポーラ電流密度を増大させるには、第１の領域の不純物濃度をドリフト層２０の第１の不純物濃度より高くすることによって実現される。
上記半定量論の妥当性を確認するために、デバイスシミュレーションによって本実施の形態の効果を検証した。本発明に係る実施の形態１を用いない構造Ａと、本発明に係る実施の形態１を用いる構造Ｂを仮定した。構造Ａでは第一離間領域２２の不純物濃度はドリフト層２０の第１の不純物濃度に等しく３ｅ１５ｃｍ−３とし、第一離間領域２２の幅は３μｍとした。一方、構造Ｂでは第一離間領域２２の不純物濃度を５．３ｅ１６ｃｍ−３とし、ドリフト層２０の第１の不純物濃度である３ｅ１５ｃｍ−３に対して高くしている。構造Ｂにおける第一離間領域２２の幅は１．７５μｍとしている。構造Ｂの第一離間領域２２の不純物濃度及び幅は、オフ状態の３３００Ｖの電圧が印加されたときに、ショットキー接合にかかる電界強度が、構造Ａと同じ１．２ＭＶ／ｃｍとなるように設定されている。第一離間領域２２以外の寸法は構造Ａと構造Ｂで同一である。すなわち、本実施の形態１を用いた構造Ｂの方がセルピッチは小さい。
図４は、デバイスシミュレーションで求めた、還流状態におけるソース・ドレイン間電圧Ｖｄｓと単位面積当たりに流れる還流電流密度Ｉｒｄの関係を示したものである。途中、電流密度が急激に上昇しているのはウェル領域３０とドリフト層２０で構成されるｐｎダイオードが動作し、少数キャリアがドリフト層２０に注入されることで伝導度変調が生じていることを意味する。つまり、還流電流成分としてユニポーラ電流にバイポーラ電流が加わったことを意味する。この現象が生じる直前の電流密度が最大ユニポーラ電流密度に相当し、構造Ｂの方が構造Ａに比べて２２％向上していることが分かる。また、構造Ｂの方がセルピッチが小さいため、オン抵抗が低減されることは自明である。すなわち、ショットキー接合にかかる電界強度を一定とした場合、本実施の形態１を用いた構造Ｂの方が最大ユニポーラ電流密度を増加させ、オン抵抗を低減することができる。本説明では、構造Ａと構造Ｂでショットキー接合にかかる電界強度が同じとなるよう設定したが、最大ユニポーラ電流密度が同一と設計した場合は、構造Ｂの方がショットキー接合にかかる電界強度が低減される結果が得られることは言うまでもない。
以上のように、本実施の形態１を用いると、ＭＯＳＦＥＴのオフ状態においてショットキー接合にかかる電界を抑制でき、リーク電流を低減できることから、熱暴走を起こしにくくなり、信頼性の高い半導体装置が得られる、という効果がある。
また、第一離間領域２２の幅を増大することなくユニポーラ電流密度を大きくできるので、ＭＯＳＦＥＴのセルピッチを増大する必要がなく、オン抵抗の増大を抑制できることから、チップ面積の縮小が可能となり、コストの低減が可能となるという効果がある。
さらに、ショットキー接合下部にあり、ウェル領域３０に挟まれた領域である第一離間領域２２の電圧降下を小さくできるので、ウェル領域３０とドリフト層２０のｐｎ接合における少数キャリアの注入が生じない状態で、ユニポーラ電流密度を大きくすることができるという効果がある。つまり、同じチップ面積の半導体装置において、還流電流成分にバイポーラ電流が加わる前の、最大ユニポーラ電流を大きくできるという効果がある。
また、還流状態においてｐｎ接合における少数キャリアの注入が生じないので、半導体の結晶にダメージを与えず、デバイス特性の経時劣化をもたらさないという効果がある。
本実施の形態ではｎ型（第１導電型）不純物として窒素を用いたが、リンやヒ素であってもよい。
また、本実施の形態ではｐ型（第２導電型）不純物としてアルミニウムを用いたが、ホウ素やガリウムであってもよい。
作製方法の例として、第一離間領域２２の第１の領域の不純物濃度を高める方法としてイオン注入を挙げたが、エピタキシャル成長を用いても良い。すなわち、ドリフト層２０を成長後、ドリフト層２０の第１の不純物濃度よりも高い不純物濃度の第１導電型のエピタキシャル層を成長し、それ以降は、上記で述べた作製方法のうち、第一離間領域２２への注入を除く工程を経れば、第一離間領域２２の不純物濃度をドリフト層２０の第１の不純物濃度に対して高くして第１の領域とすることができる。
また、結晶構造、主面の面方位、オフ角、各注入条件など、具体的な例を用いて説明したが、本実施の形態１の適用範囲はこれに限定されない。
本実施の形態は炭化珪素を用いた半導体素子で特に有効であることは発明の詳細な説明で述べたとおりだが、他のワイドギャップ半導体素子においても有効であり、シリコンを用いた半導体素子においても一定の効果がある。
尚、本実施の形態ではｎチャネルＭＯＳＦＥＴを用いた場合について説明したが、第１導電型をｐ型とし第２導電型をｎ型とするｐチャネルＭＯＳＦＥＴとしてもよい。
また、本実施の形態はスーパージャンクション構造を有するＭＯＳＦＥＴにも用いることができる。
また、本実施の形態ではゲート絶縁膜５０として酸化珪素を用いたが、熱酸化法によって形成した熱酸化膜であっても、ＣＶＤ法による堆積膜であってもよい。また、酸化珪素以外の絶縁膜を用いても良い。
また、本実施の形態ではドレイン電極８５が基板１０の裏面に形成される、いわゆる縦型ＭＯＳＦＥＴについて説明したが、ドレイン電極８５がドリフト層２０の表面に形成されるＲＥＳＵＲＦ型ＭＯＳＦＥＴなど、いわゆる横型ＭＯＳＦＥＴにも用いることができる。
さらに、本実施の形態ではゲート絶縁膜５０を有するＭＯＳＦＥＴについて説明したが、ユニポーラデバイスであれば本実施の形態を用いることができ、例えば、ゲート絶縁膜５０を有しないＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）にも本実施の形態を用いることができる。
本実施の形態ではソースオーミック電極７０とショットキー電極７５が分離して作製されているが、同一材料で連続して形成されてもよいし、別材料で連続していてもよい。
図２に上面図を示したように、ユニット構造が四角形のセル状を成す例を説明したが、六角形でも良く、さらには図１の断面構造が奥行き方向に連続するストライプ形状等でも良い。
また、本実施の形態で説明した半導体装置は、電力用や電鉄用、車用、家電用、太陽電池用、通信用等に使用できる。
実施の形態２．
図５は、本発明の実施の形態２における半導体装置の第一離間領域２２内にある第１の領域の不純物濃度プロファイルの一例を示す図である。実施の形態２は、第１の領域内のｎ型不純物濃度ＮＮｄを、表面から浅い領域より深い領域で高くしたことを特徴とする。それ以外については、実施の形態１と同様である。
本実施の形態では、第１の領域の不純物濃度がドリフト層２０の第１の不純物濃度に対して高く、かつ図５に、一例の不純物濃度プロファイルを示すように、ショットキー電極７５との界面に向かって不純物濃度が減衰するプロファイルとしている。図５において、横軸はショットキー接合からドリフト層２０内への距離ｄＳＢであり、縦軸は第１の領域内の不純物濃度ＮＮｄを示す。
本実施の形態では、第一離間領域２２の内で、ｎ型の不純物濃度がドリフト層２０の第１の不純物濃度に対して高い領域が第１の領域であり、第１の領域がその不純物濃度が一定の高濃度層であって表面より深いところに形成されているか、第一離間領域２２と等しい領域であるが図５の様な表面に向かって不純物濃度が減衰する不純物濃度プロファイルを有していればよい。前者の場合は、第一離間領域２２のうちショットキー電極７５と接触する部分は第１の領域ではないので、この部分の不純物濃度は第１の領域の不純物濃度よりも低い。また、後者の場合は、第一離間領域２２は第１の領域と同じ領域であるが、第１の領域は図５に示されるような不純物濃度プロファイルを有しているので、第一離間領域２２のうちショットキー電極７５と接触する部分の不純物濃度は第１の領域の不純物濃度が最も高い領域に比べて低くなっている。
作製方法は、実施の形態１とほとんど変わらず、単に第一離間領域２２に対するＮイオンの注入の際に、飛程が表面近傍に来ないよう、加速エネルギーを選択すれば良い。
本実施の形態がもたらす効果は、実施の形態１がもたらす効果に加え、ショットキー電極７５に接触する第一離間領域２２の濃度が低いことから、リーク電流が低減され、より信頼性の高い半導体素子が得られることである。これは半導体のショットキー接合において、界面の不純物濃度が低いほど、金属と半導体の仕事関数差が大きくなるため、バンドオフセットが増大し、同じ電界強度が印加された際に発生するリーク電流が低減されるためである。
ここで、図６〜図９は本実施の形態の効果をデバイスシミュレーションによって検証した結果を示す。尚、簡単のため第一離間領域２２を、不純物濃度が高い領域と低い領域をそれぞれボックスプロファイルとした領域として、計算している。つまり、ドリフト層２０の第１の不純物濃度より高い濃度で、当該濃度が一定である第１の領域が、ショットキー電極７５との界面から深い領域に形成されている。
図６は、第１の領域の不純物濃度を変数とし、第一離間領域２２内で第１の領域が形成されていない浅い領域の不純物濃度をドリフト層２０の第１の不純物濃度と等しく３ｅ１５ｃｍ−３とした場合の、第１の領域の厚みをウェル領域３０全体の厚みで除した値ｘを横軸とし、縦軸に最大ユニポーラ電流密度Ｉｍａｘを示している。平面視において、第１の領域は第一離間領域２２内でウェル領域３０に完全に接しているとしている。また、第１の領域の深い側は、ウェル領域３０の底と同じ深さに位置しているとする。尚、ドリフト層２０の第１の不純物濃度は３ｅ１５ｃｍ−３、第一離間領域２２の幅は１．６μｍとしており、オフ状態を３３００Ｖと想定して、この電圧が印加された時のショットキー接合にかかる電界強度が１．２２ＭＶ／ｃｍとなるように第一離間領域２２の濃度を３ｅ１５ｃｍ−３より高い範囲で調整している。図６中、破線で表される特性は、本実施の形態を用いない場合であり、第一離間領域２２の濃度はドリフト層２０の第１の不純物濃度と等しい３ｅ１５ｃｍ−３として計算している。また、オフ状態にショットキー接合にかかる電界強度を、上記と等しく１．２２ＭＶ／ｃｍとするため、第一離間領域２２の幅は３μｍに設定されている。
図６から、ウェル領域３０の深さに対して４２％の厚みよりも厚い第一離間領域２２に対して高濃度化を施して第１の領域を形成すれば、最大ユニポーラ電流密度Ｉｍａｘが増加し、最大ユニポーラ電流とショットキー接合にかかる電界強度のトレードオフの改善効果を享受できることが分かる。
図７は、図６と同じように第１の領域の不純物濃度を濃く、第一離間領域２２内で第１の領域が形成されていない浅い領域の不純物濃度をドリフト層２０の第１の不純物濃度と等しい濃度として計算しているが、図６とは、ドリフト層２０の第１の不純物濃度を２．５ｅ１５ｃｍ−３としていることと、オフ状態の３３００Ｖ印加時にショットキー接合に印加される電界強度が１．１３ＭＶ／ｃｍとしている点が異なる。
図７から、ウェル領域３０の深さに対して４０％の厚みよりも厚い第一離間領域２２に対して高濃度化を施して第１の領域とすれば、最大ユニポーラ電流密度Ｉｍａｘが増加し、最大ユニポーラ電流とショットキー接合にかかる電界強度のトレードオフの改善効果を享受できることが分かる。
図８は、図７と同様であるが、ドリフト層２０の第１の不純物濃度を３．５ｅ１５ｃｍ−３としている点のみが異なる。ショットキー接合に印加される電界強度は１．１３ＭＶ／ｃｍである。
図８から、ウェル領域３０の深さに対して４７％の厚みよりも厚い第一離間領域２２に対して高濃度化を施して第１の領域とすれば、最大ユニポーラ電流密度Ｉｍａｘが増加し、最大ユニポーラ電流とショットキー接合にかかる電界強度のトレードオフの改善効果を享受できることが分かる。
図９は、ドリフト層２０の第１の不純物濃度を３．０ｅ１５ｃｍ−３とし、第一離間領域２２の幅ＬＷを変化させた場合を示している。ショットキー接合にかかる電界強度は１．２４ＭＶ／ｃｍである。
図９から、ＬＷが１．６μｍの時はウェル領域３０の深さに対して４２％の厚みよりも厚い領域に対して高濃度化を施して第１の領域とすれば、最大ユニポーラ電流密度Ｉｍａｘが増加し、ＬＷが２．０μｍの時は第１の領域がウェル領域３０の深さに対して２０％の厚みよりも薄くても、最大ユニポーラ電流密度Ｉｍａｘが増加し最大ユニポーラ電流とショットキー接合にかかる電界強度のトレードオフの改善効果を享受できることが分かる。
このように、第１の領域を第一離間領域２２内の深い側に形成し、不純物濃度をドリフト層２０の第１の不純物濃度より高く、ウェル領域３０の第２の不純物濃度より低くする場合において、第１の領域の厚みは、ウェル領域３０の深さのある一定の割合の厚みより厚くすれば、実施の形態１と同じ効果が得られ、さらにショットキー接合におけるリーク電流をより低減することができる。
尚、上記効果が得られるウェル領域３０の深さに対するある一定の割合の厚みは、図６〜図９で説明したように、ドリフト層２０の第１の不純物濃度や第一離間領域２２の幅ＬＷに依存するほか、図５の不純物プロファイルがボックスプロファイルであるか減衰プロファイルであるかや、オフ状態で印加される電圧等にも依存する。
尚、本発明の実施の形態２では本発明の実施の形態１と相違する部分について説明し、同一または対応する部分についての説明は省略した。
実施の形態３．
図１０は、本発明の実施の形態３における半導体装置の断面図である。図１０において、太い破線で囲まれ第一離間領域２２と等しい領域が第１の領域である。本実施の形態３では、さらに、第一離間領域２２の直下にあり太い点線で囲まれる領域を第２の領域と呼び、ウェル領域３０の直下にあり太い一点鎖線で囲まれる領域を第３の領域と呼ぶ。本実施の形態３は、第一離間領域２２の第１の領域の不純物濃度のみならず第一の領域の下部の第２の領域及びウェル領域３０の直下の第３の領域のｎ型（第１導電型）不純物濃度を、ドリフト層２０の第１の不純物濃度に対して高めたことを特徴とする。それ以外については、実施の形態１または２と同様である。
作製方法は、実施の形態１とほとんど変わらず、単に第一離間領域２２に対するＮイオンの注入工程の際に、第一離間領域２２とウェル領域３０を併せた領域に対し、実施の形態１で必要となるエネルギーよりも、高エネルギーな注入を加えれば良い。
上記のようにして形成した第１の領域の下部のドリフト層２０内に形成された高濃度領域が第２の領域、ウェル領域３０の直下のドリフト層２０内に形成された高濃度領域が第３の領域である。
すなわち、第２の領域は第１の領域の下部に、ウェル領域３０の底部と同じ深さに上面が位置し、第３の領域はウェル領域３０の直下に、ウェル領域３０の底部に上面が接するように形成されている。
本実施の形態３がもたらす効果は、実施の形態１の効果をより顕著にするものである。すなわち、最大ユニポーラ電流密度とショットキー接合にかかる電界強度のトレードオフと、最大ユニポーラ電流密度とオン抵抗とのトレードオフをさらに改善できるため、熱暴走を起こしにくくなることから信頼性の高い半導体装置が得られる。また、チップ面積の縮小が可能となることから、コストの低減が可能となる。
この理由を以下に述べる。まず還流状態を考える。図１１は本実施の形態の還流状態を説明する図であり、図中における矢印は、還流状態における還流電流の経路を模式的に示している。
ショットキー電極７５から入り、第一離間領域２２を通った還流電流は、ドリフト層２０に入ると導通経路が広がることから斜め方向に拡散する。そのため、ウェル領域３０のうち、第一離間領域２２から最も離れた領域では、第一離間領域２２近傍に比べて、その下部のドリフト層２０に流れる還流電流密度が相対的に小さいため、ｐｎ接合におけるｎ側（ドリフト層２０側）の電位が相対的に低くなる。これは、すなわちｐｎ接合にかかる電圧が大きいことを意味し、ｐｎダイオードが動作しやすいことを意味する。これを抑制し、最大ユニポーラ電流を大きくするためには、ウェル領域３０のうち、第一離間領域２２から離れた位置の下部のドリフト層２０に、多くの還流電流を流すことが有効であり、そのためには、第一離間領域２２からドリフト層２０に入った還流電流がより広く拡散することが有効である。
ここで、本実施の形態を用いた図１０に示されるように第一離間領域２２の直下に第２の領域、及びウェル領域３０の直下に第３の領域が存在する場合、電流は導電率の低い高濃度領域中に多く流れるため、斜め方向により広く拡散する。したがって、ｐｎダイオードが動作しにくくなり、結果的に最大ユニポーラ電流密度が増大する。
図１２は、本実施の形態の効果をデバイスシミュレーションによって確認した結果である。ウェル領域３０の深さを０．８μｍとし、第１の領域である第一離間領域２２のみを高濃度化させた場合（構造Ｃ）と、第１の領域が第一離間領域２２全体で、第２の領域の厚みが０．２μｍで、第３の領域の厚みが０．２μｍとして、第１から第３の領域を高濃度化させた場合（構造Ｄ）において、その不純物濃度を変えた場合の最大ユニポーラ電流密度Ｉｍａｘとショットキー接合にかかる電界強度ＥＳＢの関係を図示している。尚、図１２では簡単のために、第１から第３の領域の不純物濃度は等しいとしている。構造Ｃの断面は図１で実施の形態１を用いた場合に相当し、構造Ｄの断面は図１０で本実施の形態を用いた場合に相当する。図１２から、本実施の形態を用いた構造Ｄの方が、実施の形態１を用いた構造Ｃより、ショットキー接合にかかる電界強度が同じ場合に最大ユニポーラ電流密度をより増大させる効果があることが分かる。
つまり、上記の例に示した本実施の形態は、実施の形態１に加え、第２の領域及び第３の領域をドリフト層２０の第１の不純物濃度より高濃度化した場合であるが、実施の形態１の効果をより顕著に得られる。
また、本実施の形態は実施の形態１に加えて、第２の領域及び第３の領域を設けたが、実施の形態２に加えて、第２の領域及び第３の領域を設けてもよい。
なお、本実施の形態ではウェル領域３０の直下に当たる全ての領域を第３の領域として議論したが、図１３に示した断面図の太い一点鎖線で示すように、第３の領域をウェル領域３０の第一離間領域２２に接する側の一部の直下のみを高濃度化させるだけでも、本実施の形態３の効果の一部を得られることは、容易に想像されることである。
また、本実施の形態では第２の領域と第３の領域の両方を高濃度化させた場合を説明したが、いずれか一方でも、本実施の形態３の効果の一部が得られることは言うまでもない。
さらに、本実施の形態の第２の領域と第３の領域のｎ型（第１導電型）不純物濃度は、オフ状態においてウェル領域３０がパンチスルー破壊を生じないように、ウェル領域３０のｐ型（第２導電型）の第２の不純物濃度より低いことが望ましい。
尚、本発明の実施の形態３では本発明の実施の形態１または２と相違する部分について説明し、同一または対応する部分についての説明は省略した。
実施の形態４．
図１４は、本発明の実施の形態４における半導体装置の断面図である。本実施の形態は、第一離間領域２２の表面からウェル領域３０より浅い一定の深さ領域を第１の領域とし、ドリフト層２０の第１の不純物濃度に対して高めたことを特徴とする。それ以外については、実施の形態１、２または３と同様である。
作製方法は、実施の形態１とほとんど変わらず、単に第一離間領域２２に対するＮイオンの注入工程の際に、ウェル領域３０より浅い第１の領域を形成すれば良い。
最大ユニポーラ電流密度とショットキー接合にかかる電界強度のトレードオフを効果的に改善するためには、第一離間領域２２の全ての領域、すなわちショットキー電極７５に接する界面から、ウェル領域３０と同じ深さに至るまでの間の領域の不純物濃度をドリフト層２０に対して高めることが好ましい。しかしながら、本実施の形態４のように全ての領域でなくても、第一離間領域２２のうち、表面側から一定の割合の厚みを有する領域のみの不純物濃度を、ドリフト層２０の第１の不純物濃度に対して高めることで、本技術の効果は享受できる。
図１５はデバイスシミュレーションによって求めた、第一離間領域２２中の高濃度領域である第１の領域の深さをウェル領域３０の深さで除した割合ｘと、最大ユニポーラ電流密度Ｉｍａｘの関係である。第一離間領域２２の表面側の不純物濃度を濃くして第１の領域とし、その不純物濃度を変数として、第１の領域の厚みをウェル領域３０全体の厚みで除した値ｘを横軸に、縦軸に最大ユニポーラ電流密度Ｉｍａｘを示している。尚、ドリフト層２０の第１の不純物濃度は３ｅ１５ｃｍ−３、第一離間領域２２の幅は１．６μｍとしており、オフ状態を３３００Ｖと想定して、この電圧が印加された時のショットキー接合にかかる電界強度が１．２２ＭＶ／ｃｍとなるように第１の領域の濃度を３ｅ１５ｃｍ−３より高い範囲で調整している。図１５中、破線で表される特性は、本実施の形態を用いない場合であり、第一離間領域２２全体の濃度はドリフト層２０の濃度と等しい３ｅ１５ｃｍ−３として計算している。また、オフ状態にショットキー接合にかかる電界強度を、上記と等しく１．２２ＭＶ／ｃｍとするため、第一離間領域２２の幅は３μｍに設定されている。
図１５から、第１の領域の深さがウェル領域３０の深さより浅くても、最大ユニポーラ電流密度が増加し、最大ユニポーラ電流密度Ｉｍａｘとショットキー接合にかかる電界強度のトレードオフの改善効果を享受できることが分かる。
本実施の形態の効果を得るためには、高濃度にする第１の領域の深さをウェル領域３０の深さの８２％以上とすれば良いことが図１５から分かるが、ドリフト層２０の第１の不純物濃度や第一離間領域２２の幅ＬＷ、オフ時の印加電圧によって高濃度にすべき深さが変わることは、本実施の形態３での説明と同様である。
尚、本発明の実施の形態４では本発明の実施の形態１または３と相違する部分について説明し、同一または対応する部分についての説明は省略した。
実施の形態５．
図１６は、本発明の実施の形態５における半導体装置の断面図である。実施の形態５は、第一離間領域２２の不純物濃度をドリフト層２０の第１の不純物濃度に対して高くして第１の領域とし、かつ第二離間領域２１の不純物濃度をドリフト層２０の第１の不純物濃度に対して高く設定していることを特徴とする。それ以外については、実施の形態１〜４と同様である。
作製方法は実施の形態１〜４の作製方法とほとんど同じだが、特筆すべきは第一離間領域２２に対するＮ注入を行う際に、第二離間領域２１と第一離間領域２２を包含する領域を開口したフォトレジストなどによる注入マスクを形成し、Ｎ注入を行うことができる。これにより、第二離間領域２１に対するＮ注入と第一離間領域２２に対するＮ注入を一度の工程で実現でき、結果として工程数が削減され、チップコストが低減される。
すなわち、本実施の形態では、第二離間領域２１と第一離間領域２２のｎ型（第１導電型）不純物濃度が等しく、ドリフト層２０の第１の不純物濃度より高く、ウェル領域３０の第２の不純物濃度より低い。
また、本実施の形態を用いれば、第二離間領域２１の濃度を高くすることで、ＭＯＳＦＥＴがオン状態の時の第二離間領域２１の抵抗を低減できるため、オン抵抗が低減できる。さらに、第二離間領域２１の濃度を高くすることで、第二離間領域２１の幅を小さくすることができるのでセルピッチの縮小によるオン抵抗のさらなる低減と、チップ面積の縮小によるコスト低減が実現される。
本実施の形態では、第二離間領域２１と第一離間領域２２を別々の工程で高濃度化してもよく、第二離間領域２１と第一離間領域２２の濃度が異なっていてもよく、その場合でもオン抵抗低減、及びセルピッチ、チップ面積縮小の効果が得られる。
尚、本発明の実施の形態では本発明の実施の形態１〜４と相違する部分について説明し、同一または対応する部分についての説明は省略した。
実施の形態６．
図１７は、本発明の実施の形態６における半導体装置の断面図である。実施の形態６は、図１７に断面図を示すように、実施の形態１で存在した第１の領域を含む第一離間領域２２を第二離間領域２１に包含させ、第二離間領域２１上にショットキー電極７５を形成することを特徴とする。本実施の形態では、第一離間領域２２が第二離間領域２１に包含される。言いかえれば、実施の形態１〜５においては、１つのユニットセル内において、断面視で２つのウェル領域３０を第一離間領域２２が離間していたが、本実施の形態においては、隣接するユニットセルに跨って、断面視で２つのウェル領域３０を第二離間領域２１に包含された第一離間領域２２が離間する。それ以外については、実施の形態１〜５と同様である。
本実施の形態では、オン状態ではオン電流が、還流状態では還流電流が、ともに第二離間領域２１を通る。実施の形態１に比べ、実施の形態１に記載の第一離間領域２２が不要となることから、セルピッチの縮小が実現される。
本実施の形態６では、ショットキー電極７５直下にある第二離間領域２１の一定深さにある第１の領域の濃度をドリフト層２０の第１の不純物濃度に対して高く、ウェル領域３０の第２の不純物濃度より低くする。
図１７は第二離間領域２１と、太い破線で囲まれた領域で示す第１の領域が同じ場合の断面図を示している。
本実施の形態を用いることにより、実施の形態１〜４と同様の効果が得られる。すなわち、最大ユニポーラ電流密度とショットキー接合にかかる電界強度のトレードオフと、最大ユニポーラ電流密度とオン抵抗とのトレードオフが改善される。すなわち、ユニポーラ電流を増大しながらも熱暴走を起こしにくくなることから信頼性の高い半導体装置が得られ、かつセルピッチの縮小が可能となることからオン抵抗が低減できる。また、チップ面積縮小によりコストの低減も可能となる。
尚、本発明の実施の形態では本発明の実施の形態１〜４と相違する部分について説明し、同一または対応する部分についての説明は省略した。
実施の形態７．
図１８は、本発明の実施の形態７における半導体装置の断面図である。本実施の形態７は、半導体装置がトレンチ型ＭＯＳＦＥＴであることを特徴とし、それ以外については実施の形態１〜４と同様である。
本実施の形態７を用いると、実施の形態１〜４と同様の効果が得られるだけでなく、トレンチ型ＭＯＳＦＥＴを用いたことによるオン抵抗低減効果が得られる。トレンチ型ＭＯＳＦＥＴでは、トレンチ側壁内にゲート絶縁膜５０が形成される。つまり、実施の形態１でゲート絶縁膜５０が形成されるウェル領域３０の表面とソース領域４０の端部の表面とは、本実施の形態においては、トレンチ側壁面のウェル領域３０とソース領域４０とに接する部分に相当する。また、ゲート電極６０がゲート絶縁膜５０を介して対向するウェル領域３０とソース領域４０の端部とは、ドレンチ側壁面のウェル領域３０とソース領域４０のことである。
トレンチ型ＭＯＳＦＥＴでは、チャネル領域がトレンチ側壁に沿って形成されるので、セルピッチが縮小できることからオン抵抗が低減される。
また、炭化珪素ＭＯＳＦＥＴでは、チャネルが形成される面方位の違いにより、チャネル特性が向上し、オン抵抗が低減されるという効果が得られる。
尚、本発明の実施の形態７では本発明の実施の形態１〜４と相違する部分について説明し、同一または対応する部分についての説明は省略した。
１０ 基板、２０ ドリフト層、２１ 第二離間領域、２２ 第一離間領域、３０ ウェル領域、３５ ウェルコンタクト領域、４０ ソース領域、５０ ゲート絶縁膜、５５ 層間絶縁膜、６０ ゲート電極、７０ オーミック電極、７１ 裏面オーミック電極、７５ ショットキー電極、８０ ソース電極、８５ ドレイン電極。

Claims (17)

  1. 第１導電型の第１の不純物濃度を有するドリフト層と、
    前記ドリフト層の表層側に、互いに離間するように設けられた第２導電型の第２の不純物濃度を有する複数のウェル領域と、
    前記ドリフト層の表面上に設けられ、ソースオーミック電極と電気的に接続されるショットキー電極と、
    隣り合う前記ウェル領域の間で、かつ前記ショットキー電極の下部に設けられ、前記第１の不純物濃度より高く、前記第２の不純物濃度より低い第１導電型の不純物濃度を有する第１の領域と
    を備えた半導体装置。
  2. 第１導電型の第１の不純物濃度を有するドリフト層と、
    前記ドリフト層の表層側に、互いに離間するように設けられた第２導電型の第２の不純物濃度を有する複数のウェル領域と、
    前記ドリフト層の表面上に設けられ、ソースオーミック電極と電気的に接続されるショットキー電極と、
    隣り合う前記ウェル領域の間で、かつ前記ショットキー電極の下部に第１の領域と
    を備え、
    前記第１の領域内のある深さにおける第１導電型の不純物濃度が、同じ深さにおける前記ウェル領域内の前記第２の不純物濃度より低く、かつ前記第１の不純物濃度より高いこと
    を特徴とする半導体装置。
  3. 前記第１の領域内の第１導電型の不純物濃度が、前記ショットキー電極と前記ドリフト層の接合界面に向かい減衰する濃度プロファイルであること
    を特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１の領域が、表面より深い領域から、前記ウェル領域の底部と等しい深さまで形成されていること
    を特徴とする請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記第１の領域が、表面から、前記ウェル領域の底部と等しい深さまでか、前記ウェル領域の底部より浅い深さまで形成されていること
    を特徴とする請求項１から３のいずれか１項に記載の半導体装置。
  6. 前記第１の領域の下部に形成された第１導電型の第２の領域を備え、
    前記第２の領域の第１導電型の不純物濃度が、前記第１の不純物濃度より高いこと
    を特徴とする請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記ウェル領域の少なくとも一部の直下に、第１導電型の第３の領域を備え、
    前記第３の領域の第１導電型の不純物濃度が、前記第１の不純物濃度より高いこと
    を特徴とする請求項１から６のいずれか１項に記載の半導体装置。
  8. 前記第１の領域を含み、前記ショットキー電極が表面の少なくとも一部に形成された、
    隣り合う前記ウェル領域間の第１導電型の第一離間領域と、
    前記半導体装置がオン状態の時にオン電流が流れる経路にある、隣り合う前記ウェル領域間の第１導電型の第二離間領域と
    を備えた請求項１から７のいずれか１項に記載の半導体装置。
  9. 前記第二離間領域の第１導電型の不純物濃度が、前記第１の不純物濃度より高いこと
    を特徴とする請求項８に記載の半導体装置。
  10. 前記第１の領域の第１導電型の不純物濃度と、前記第二離間領域の第１導電型の不純物濃度が等しいこと
    を特徴とする請求項８に記載の半導体装置。
  11. 前記第二離間領域に、前記第一離間領域が含まれること
    を特徴とする請求項８に記載の半導体装置。
  12. 前記ソースオーミック電極と前記ショットキー電極が連続して形成されていること
    を特徴とする請求項１から１１のいずれか１項に記載の半導体装置。
  13. 前記ウェル領域内に形成された第１導電型のソース領域と、
    前記ウェル領域内に形成され、前記ソース領域と隣接する第２導電型のウェルコンタクト領域と
    を備え、
    前記ソースオーミック電極は、前記ソース領域の表面と前記ウェルコンタクト領域の表面の、少なくとも一部に形成されたこと
    を特徴とする請求項１から１２のいずれか１項に記載の半導体装置。
  14. 前記ウェル領域と前記ソース領域の一部との表面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を介して、前記ウェル領域と前記ソース領域の端部と対向するように形成されたゲート電極と、
    前記ドリフト層が表面に形成される半導体基板と、
    前記半導体基板の裏面にドレイン電極と
    を備えた請求項１３に記載の半導体装置。
  15. 前記半導体装置がｎチャネル炭化珪素ＭＯＳＦＥＴであること
    を特徴とする請求項１から１４のいずれか１項に記載の半導体装置。
  16. 前記ソースオーミック電極と前記ショットキー電極は別材料で構成されていること
    を特徴とする請求項１から１５のいずれか１項に記載の半導体装置。
  17. 前記ソースオーミック電極はシリサイドを有し、
    前記ショットキー電極はＴｉ、Ｍｏ、Ｎｉのいずれかを有すること
    を特徴とする請求項１から１６のいずれか１項に記載の半導体装置。
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