CN108336082A - Scr静电保护器件及静电保护电路 - Google Patents
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- 230000004224 protection Effects 0.000 title claims abstract description 67
- 230000001681 protective effect Effects 0.000 title claims abstract description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 239000010703 silicon Substances 0.000 claims description 21
- 239000012212 insulator Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 11
- 229910052732 germanium Inorganic materials 0.000 claims description 10
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 3
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 230000001012 protector Effects 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 35
- 238000012423 maintenance Methods 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 230000005611 electricity Effects 0.000 description 7
- 230000024241 parasitism Effects 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- VMXJCRHCUWKQCB-UHFFFAOYSA-N NPNP Chemical group NPNP VMXJCRHCUWKQCB-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 210000001367 artery Anatomy 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 210000003462 vein Anatomy 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种SCR静电保护器件及静电保护电路，所述SCR静电保护器件形成在绝缘层上的顶层半导体层的一个连续有源区中，具有围绕SCR的P掺杂区的两个N阱以及围绕SCR的N掺杂区的两个P阱，分别呈指状二极管结构，以形成SCR的寄生PNP三极管和寄生NPN三极管，且在邻近的N阱和P阱之间增加了邻接该N阱的额外的N掺杂区以及邻接该P阱的额外的P掺杂区，进而在该N阱和P阱之间制造了寄生的栅控二极管或PN结二极管，由此使得寄生PNP三极管的基极通过寄生的栅控二极管或PN结二极管连接到寄生NPN三极管的基极。本发明的SCR静电保护器件及静电保护电路，具有较低的SCR触发电压和较高的维持电压，能为SOI等工艺形成的集成电路提供静电保护。
Description
技术领域
本发明涉及集成电路静电保护技术领域，尤其涉及一种SCR静电保护器件及静电保护电路。
背景技术
缘体上硅(Silicon-On-Insulator，SOI)是在顶层硅和背衬底之间引入了一层埋氧化层作为绝缘层，埋氧化层延伸于半导体元件的主动区下方。SOI技术带来许多结构上与物理特性上的改良，如SOI结构具有几近完美的次临界电压飘移(sub-threshold swing)、无闩锁(latch-up free)、低关闭状态漏电流(low off-state leakage)、低操作电压与高电流驱动能力等等。然而，SOI结构也带来更严重的静电放电(electrostatic discharge，ESD)的问题，特别是对于三维FinFET SOI工艺，其中鳍间距以及栅极间隔已经使得在平面区域中形成的正常ESD器件不能满足SOI结构的静电保护要求，这归结于SOI结构的埋入氧化层(绝缘层)的低热导性以及它的浮动本体效应(floating body effect)。
低压触发可控硅(low-voltage triggering silicon controlled rectifier，LVTSCR)广泛用于先进CMOS技术中的片上ESD保护。然而，在体硅CMOS中使用的ESD器件设计不能直接应用在SOI CMOS技术中，这是因为由于SOI结构的顶层硅和背衬底分离，因此直接形成的SCR(silicon controlled rectifier，可控硅)不具有直达背衬底的寄生晶体管，也没有在顶层硅中形成的横向器件。
因此，需要一种新的SCR静电保护器件及静电保护电路，能够适用于绝缘体上CMOS器件的静电保护。
发明内容
本发明的目的在于提供一种新的SCR静电保护器件及静电保护电路，能够适用于绝缘体上CMOS器件的静电保护。
为了实现上述目的，本发明提供一种SCR静电保护器件，形成于绝缘体上半导体结构中，所述绝缘体上半导体结构包括依次层叠的底层基底、绝缘埋层以及顶层半导体层，所述SCR静电保护器件形成于所述顶层半导体层的一个连续有源区中，包括依次横向排列并相互间隔设置的第一N阱、第二N阱、第一P阱、第二P阱；所述第一N阱和所述第二N阱之间设置有第一P型掺杂区，且所述第二N阱背向所述第一P型掺杂区的一侧邻接有第一N型掺杂区；所述第一P阱和所述第二P阱之间设置有第二N型掺杂区，且所述第一P阱背向所述第二N型掺杂区的一侧邻接有第二P型掺杂区；所述第一N型掺杂区和所述第二P型掺杂区直接相接，或者所述第一N型掺杂区依次邻接第三N型掺杂区、第三P型掺杂区以与所述第二P型掺杂区相接；所述第一N阱、所述第二N阱及所述第一P型掺杂区均连接至第一电极，所述第一P阱、所述第二P阱及所述第二N型掺杂区均连接至第二电极。
进一步的，所述绝缘埋层的材质为氧化物。
进一步的，所述顶层半导体层的材料为未掺杂的硅、掺杂的硅、未掺杂的锗或掺杂的锗。
进一步的，所述连续有源区被形成于所述顶层半导体层中的器件隔离结构包围。
进一步的，所述器件隔离结构为浅沟槽隔离结构。
进一步的，所述第一N阱和所述第二N阱完全相同，所述第一P阱和所述第二P阱完全相同。
进一步的，所述第一N型掺杂区和所述第二N型掺杂区的掺杂相同，所述第一P型掺杂区和所述第二P型掺杂区的掺杂相同。
进一步的，所述第三N型掺杂区的掺杂浓度低于所述第一N型掺杂区和第二N型掺杂区。
进一步的，所述第三P型掺杂区的掺杂浓度低于所述第一P型掺杂区和第二P型掺杂区。
进一步的，所述第一N型掺杂区和所述第二P型掺杂区直接相接时，所述第一N型掺杂区和所述第二P型掺杂区的相接处上方形成有栅极，所述栅极部分覆盖在所述第一N型掺杂区上，部分覆盖在所述第二P型掺杂区上。
进一步的，所述第一N型掺杂区和所述第二P型掺杂区通过邻接的第三N型掺杂区和第三P型掺杂区相接时，所述第三N型掺杂区和第三P型掺杂区的相接处上方形成有栅极，所述栅极完全覆盖在所述第三N型掺杂区和所述第三P型掺杂区上。
进一步的，所述栅极的材料为多晶硅或者金属硅化物。
进一步的，所述第一电极为阳极，所述第二电极为阴极。
本发明还提供一种静电保护电路，所述静电保护电路包括第一电极、第二电极以及上述的SCR静电保护器件，所述SCR静电保护器件耦接在所述第一电极和第二电极之间，所述第一电极为阳极并耦接至所述信号输入端，而所述第二电极为阴极并耦接至一接地端。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的技术方案，具有较低的寄生噪声(例如寄生电容)和电流泄漏，同时具有较低的触发电压和较高的导通速度，应用领域全面，例如可以应用于射频信号垫的ESD保护。
2、本发明的技术方案，通过在PNP三极管和NPN三极管之间增加一个栅控二极管或PN结二极管，以延长触发路径，由此增强了保持电压。
附图说明
图1是现有的一种LVTSCR器件的剖面结构示意图；
图2是图1所示的LVTSCR器件的等效电路图；
图3A至图3D是本发明具体实施例的SCR静电保护器件的剖面结构示意图；
图4是本发明具体实施例的静电保护电路图。
具体实施方式
请参考图1，图1为现有的一种用于ESD保护的LVTSCR器件，形成于体硅衬底中，具体包括：P型衬底100，N阱101，P阱102，多个STI(浅沟槽隔离结构)103，N+掺杂区104、106、107，P+掺杂区105、108，其中N阱101和P阱102邻接，N+掺杂区104和P+掺杂区105形成在N阱101中且通过一个STI 103间隔开，N+掺杂区106形成在N阱101和P阱102邻接处，且与P+掺杂区105通过另一个STI 103间隔开，P+掺杂区108与N+掺杂区107形成在P阱102中且通过另一个STI 103间隔开，N+掺杂区104和P+掺杂区105连接至阳极，N+掺杂区106、107之间的P阱102上方覆盖有栅电极，栅电极、N+掺杂区107和P+掺杂区108连接至阴极。其中，N+掺杂区104/N阱101、P+掺杂区105、N+掺杂区107以及P+掺杂区108/P阱102的NPNP结构构成LVTSCR，其中，N+掺杂区104、P阱102以及N+掺杂区107构成LVTSCR的寄生NPN管，P+掺杂区105、N阱101以及P+掺杂区108构成LVTSCR寄生的PNP管，N+掺杂区106、栅电极、N+掺杂区107构成用于触发LVTSCR的嵌入式栅极接地NMOS(即GGNMOS)管。其等效电路图如图2所示，N阱101的等效电阻为RNW1当阳极109遭受ESD事件时，LVTSCR触发路径如图2中虚线所示，即嵌入式栅极接地NMOS(GGNMOS)首先导通，感应电流流过NPN三极管以及P阱102对应的电阻RPW1，最终流入阴极。
图1所示的LVTSCR的衬底为体硅结构，而现有技术中，有采用SOI衬底的集成电路，SOI衬底包括顶层硅、绝缘埋层和底层衬底，其中顶层硅的厚度较薄，如果将图1所示的LVTSCR直接应用到SOI衬底结构的话，LVTSCR的N+掺杂区104、106、107，P+掺杂区105、108的底部均变成为绝缘埋层，而绝缘埋层是不导电的，因此当上述LVTSCR器件制作在绝缘层上的薄硅膜上(即SOI)时，会诱发不可控的闩锁现象，且LVTSCR结构中没有垂直PN结和衬底电流通路，不能实现ESD防护功能。
因此，本发明提供一种SCR静电保护器件及具有该SCR静电保护器件的静电保护电路，能形成于SOI等绝缘体上有半导体层的衬底中，为SOI等工艺形成的集成电路提供静电保护。本发明的SCR静电保护器件，具有围绕SCR的P掺杂区的两个N阱以及围绕SCR的N掺杂区的两个P阱，分别呈指状二极管结构，以形成SCR的的寄生PNP三极管和寄生NPN三极管，且在邻近的N阱和P阱之间增加了邻接该N阱的额外的N掺杂区以及邻接该P阱的额外的P掺杂区，进而在该N阱和P阱之间制造了寄生的栅控二极管或PN结二极管，由此使得寄生PNP三极管的基极通过寄生的栅控二极管或PN结二极管连接到寄生NPN三极管的基极，一方面，将SCR的触发电压转变为栅控二极管或PN结二极管的反向击穿电压，从而降低SCR的触发电压，另一方面，用于触发SCR的栅控二极管或PN结二极管的位置嵌在SCR内中，会拉长寄生三极管的基极，从而达到提高维持电压的目的。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。
请参考图3A，本实施例提供一种SCR静电保护器件，形成于绝缘体上半导体结构中，所述绝缘体上半导体结构包括依次层叠的底层基底300、绝缘埋层301以及顶层半导体层，其中，所述绝缘埋层301的材质可以为氧化物(BOX)，例如二氧化硅，所述底层基底300的材质可以为硅、锗或者锗硅混合，所述顶层半导体层的材质可以为未掺杂的硅、掺杂的硅、未掺杂的锗或掺杂的锗，当所述顶层半导体层的材质为未掺杂的硅或掺杂的硅时，所述绝缘体上半导体结构为SOI(绝缘体上硅)结构，而当所述顶层半导体层的材质为未掺杂的锗或掺杂的锗时，所述绝缘体上半导体结构为GOI(绝缘体上锗)结构。在所述顶层半导体层中形成有由器件隔离结构302环绕隔离出的有源区，所述器件隔离结构可以浅沟槽隔离结构或者局部场氧隔离结构。
本实施例的SCR静电保护器件形成于所述顶层半导体层的一个连续有源区中，包括依次横向排列并相互间隔设置的第一N阱303、第二N阱305、第一P阱308、第二P阱310；所述第一N阱303和所述第二N阱305之间设置有第一P型掺杂区304，即第一P型掺杂区304周围被第一N阱303、第二N阱305包围，呈ESD指状二极管结构；所述第二N阱305背向所述第一P型掺杂区304的一侧邻接有第一N型掺杂区306，用于作为寄生栅控二极管的阴极；所述第一P阱308和所述第二P阱310之间设置有第二N型掺杂区309，即第二N型掺杂区309周围被第一P阱308和第二P阱310包围，呈ESD指状二极管结构；所述第一P阱308背向所述第二N型掺杂区309的一侧邻接有第二P型掺杂区307，用于作为寄生栅控二极管的阳极；所述第一N型掺杂区306和所述第二P型掺杂区307之间通过邻接的第三N型掺杂区311和第三P型掺杂区312相接，且所述第三N型掺杂区311和第三P型掺杂区312相接处的表面上覆盖有栅极313，本实施例的栅极313完全覆盖在所述第三N型掺杂区311和所述第三P型掺杂区312的表面上，栅极313的材质可以为多晶硅或金属硅化物，第一N型掺杂区306/第三N型掺杂区311(作为寄生栅控二极管的阴极)、第三P型掺杂区312/第二P型掺杂区307(作为寄生栅控二极管的阳极)以及栅极313形成寄生栅控二极管；所述第一N阱303、所述第二N阱305及所述第一P型掺杂区304均连接至阳极314(即第一电极)，所述第一P阱308、所述第二P阱310及所述第二N型掺杂区309均连接至阴极315(即第二电极)。
本实施例中，第一N阱303、第一P型掺杂区304、第二N阱305、第一N型掺杂区306、第二P型掺杂区307、第一P阱308、第二P阱310、第三N型掺杂区311和第三P型掺杂区312的掺杂深度与所述顶层半导体层的厚度相同。第一N阱303和第二N阱305可以完全相同，即两者的掺杂离子种类、掺杂浓度和掺杂面积均相同；第一P阱308和第二P阱310完全相同，即两者的掺杂离子种类、掺杂浓度和掺杂面积均相同。所述第一N型掺杂区306和所述第二N型掺杂区309的掺杂离子和掺杂浓度相同，所述第一P型掺杂区304和所述第二P型掺杂区307的掺杂离子和掺杂浓度相同，且第一N型掺杂区306、第二N型掺杂区309、第一P型掺杂区304和第二P型掺杂区307均属于重掺杂，所述第三N型掺杂区311属于轻掺杂的，其掺杂浓度均低于所述第一N型掺杂区306和第二N型掺杂区309，第三P型掺杂区也属于轻掺杂的，其掺杂浓度低于所述第一P型掺杂区304和第二P型掺杂区307。
本实施例中，第一P型掺杂区304、第二N阱305、第一P阱308以及第二N型掺杂区309构成SCR结构，其中，第一P型掺杂区304、第二N阱305、第一P阱308构成SCR的寄生PNP三极管，第二N阱305、第一P阱308以及第二N型掺杂区309构成SCR的寄生NPN三极管。第一N型掺杂区306/第三N型掺杂区311、第三P型掺杂区312/第二P型掺杂区307以及栅极313形成的寄生栅控二极管用于触发该SCR结构，由此延长了寄生的PNP三极管的基极的长度，增加了保持电压。
本实施例的SCR静电保护器件的等效电路图如图4所示，该电路包含SCR的主要电路和用以触发SCR的二极管D，包括阳极、阴极、PNP三极管、NPN三极管以及二极管D(对应寄生的栅控二极管)，PNP三极管的基极B正是通过二极管D连接到NPN三极管的基极B；其中，所述PNP三极管的发射极E连接至所述阳极和第一电阻RNW的一端，所述PNP三极管的集电极C同时连接所述NPN三极管的基极B、所述二极管D的阳极以及第二电阻RPW的一端，所述PNP三极管的基极B同时连接所述NPN三极管的集电极C、所述二极管D的阴极以及所述第一电阻RNW的另一端，所述NPN三极管的集电极C连接所述第二电阻RPW的另一端以及所述阴极。第一电阻RNW为第二N阱305的等效寄生电阻，第二电阻RPW为第一P阱308的等效寄生电阻。
请参考图3A和图4，当ESD脉冲作用于本实例的SCR静电保护器件时，所述阳极接ESD脉冲高电位(方波脉冲)，所述阴极接ESD脉冲低电位(接地)，此时，阳极遭遇ESD事件，脉冲波流通过第一电阻RNW，作用在二极管D的阴极(对应第一N型掺杂区306/第三N型掺杂区311)，ESD高压反向击穿二极管D的PN结而导通大电流，引发第二N阱305和第一P阱308之间的载流子流通，从而触发SCR结构泄放ESD电流，由于触发SCR的机制是反向的栅控二极管结构，反向的栅控二极管的触发电压是低于SCR结构的，所以降低了触发电压，又因为用于触发SCR的栅控二极管的位置嵌在SCR内中，因而拉长了寄生管的基极，从而达到提高维持电压Vhold的目的。
本实施例的SCR静电保护器件与图1所示的常规LVTSCR相比，首先，形成在绝缘层301上的顶层半导体层中，其阱结构和相应的掺杂区的深度和面积相当，因此具有较低寄生噪声和电流泄漏，适用面广，除了用于SOI CMOS集成电路的静电保护外，还可以用于其他CMOS电路的静电保护，例如其较低的寄生电容对射频电路非常有利，因此可以用于射频信号垫的ESD保护；其次，在第二N阱和第一P阱之间***栅控二极管，SCR的触发电压由栅极313控制第一N型掺杂区306/第三N型掺杂区311、第三P型掺杂区312/第二P型掺杂区307形成的PN结的反向击穿电压决定，从而可以大大降低SCR的触发电压，提高SCR的导通速度；再者，在第二N阱和第一P阱之间***栅控二极管，可以增加SCR的寄生PNP三极管的基极长度，从而增强了保持电压。
请参考图3C，在本发明的其他实施例中，也可以省略第三N型掺杂区311和第三P型掺杂区312，直接使第一N型掺杂区306和第二P型掺杂区307邻接，且使得栅极313的部分覆盖第一N型掺杂区306，并部分覆盖第二P型掺杂区307，同样也能形成一个寄生反向栅控二极管，以用于触发第一P型掺杂区304、第二N阱305、第一P阱308以及第二N型掺杂区309构成的SCR结构。能够简化制作工艺。
请参考图3B，本实施例提供又一种SCR静电保护器件，形成于绝缘体上半导体结构中，所述绝缘体上半导体结构包括依次层叠的底层基底300、绝缘埋层301以及顶层半导体层，在所述顶层半导体层中形成有由器件隔离结构302环绕隔离出的有源区，本实施例的SCR静电保护器件形成于所述顶层半导体层的一个连续有源区中，包括依次横向排列并相互间隔设置的第一N阱303、第二N阱305、第一P阱308、第二P阱310；所述第一N阱303和所述第二N阱305之间的间隔被第一P型掺杂区304占据，即第一P型掺杂区304周围被第一N阱303、第二N阱305包围，呈ESD指状二极管结构；所述第二N阱305背向所述第一P型掺杂区304的一侧邻接有第一N型掺杂区306，用于作为寄生反向PN结二极管的阴极；所述第一P阱308和所述第二P阱310之间的间隔被第二N型掺杂区309占据，即第二N型掺杂区309周围被第一P阱308和第二P阱310包围，呈ESD指状二极管结构；所述第一P阱308背向所述第二N型掺杂区309的一侧邻接有第二P型掺杂区307，用于作为寄生PN结二极管的阳极；所述第一N型掺杂区306和所述第二P型掺杂区307之间通过邻接的第三N型掺杂区311和第三P型掺杂区312相接，第一N型掺杂区306/第三N型掺杂区311、第三P型掺杂区312/第二P型掺杂区307形成寄生PN结二极管；所述第一N阱303、所述第二N阱305及所述第一P型掺杂区304均连接至阳极314，所述第一P阱308、所述第二P阱310及所述第二N型掺杂区309均连接至阴极315。
图3B所示的SCR静电保护器件中，第一N阱303和第二N阱305的掺杂浓度或掺杂面积可以不同，第一P阱308和第二P阱310的掺杂浓度或掺杂面积可以不同，所述第一N型掺杂区306和所述第二N型掺杂区309的掺杂离子和掺杂浓度可以不同，所述第一P型掺杂区304和所述第二P型掺杂区307的掺杂离子和掺杂浓度可以不同，且第一N型掺杂区306、第二N型掺杂区309、第一P型掺杂区304和第二P型掺杂区307均属于重掺杂，所述第三N型掺杂区311属于轻掺杂的，其掺杂浓度均低于所述第一N型掺杂区306和第二N型掺杂区309，第三P型掺杂区也属于轻掺杂的，其掺杂浓度低于所述第一P型掺杂区304和第二P型掺杂区307。
图3B所示的SCR静电保护器件中，第一P型掺杂区304、第二N阱305、第一P阱308以及第二N型掺杂区309构成SCR结构，其中，第一P型掺杂区304、第二N阱305、第一P阱308构成SCR的寄生PNP三极管，第二N阱305、第一P阱308以及第二N型掺杂区309构成SCR的寄生NPN三极管。第一N型掺杂区306/第三N型掺杂区311、第三P型掺杂区312/第二P型掺杂区307形成的寄生的反向PN结二极管用于触发该SCR结构，由此延长了寄生的PNP三极管的基极的长度，增加了保持电压。
图3B所示的SCR静电保护器件的等效电路图同样如图4所示，其中的二极管D对应于第一N型掺杂区306/第三N型掺杂区311、第三P型掺杂区312/第二P型掺杂区307形成的寄生的反向PN结二极管。请参考图3B和图4，当ESD脉冲作用于本实例的SCR静电保护器件时，所述阳极接ESD脉冲高电位(方波脉冲)，所述阴极接ESD脉冲低电位(接地)，此时，阳极遭遇ESD事件，脉冲波流通过第一电阻RNW，作用在二极管D的阴极(对应第一N型掺杂区306/第三N型掺杂区311)，ESD高压反向击穿二极管D的PN结而导通大电流，引发第二N阱305和第一P阱308之间的载流子流通，从而触发SCR结构泄放ESD电流，由于触发SCR的机制是反向的PN结二极管结构，反向的PN结二极管的触发电压同样是低于SCR结构的，所以降低了触发电压，又因为用于触发SCR的PN结二极管的位置嵌在SCR内中，因而拉长了寄生管的基极，从而达到提高维持电压Vhold的目的。
图3B所示的SCR静电保护器件与图3A所示的SCR静电保护器件的区别在于，图3B所示的SCR静电保护器件的第二N阱305、第一P阱308之间的顶层半导体层上未形成栅极，即其第三N型掺杂区311和第三P型掺杂区312相接处的表面上不会形成栅极，其第二N阱305、第一P阱308之间嵌入的是反向的PN结二极管，而非图3A所示的SCR静电保护器件中反向的栅控二极管。由此，图3B所示的SCR静电保护器件，其寄生的反向PN结二极管与图3A所示的SCR静电保护器件的寄生的反向栅控二极管少一个控制极(即栅极313)，能够简化SCR静电保护器件的制造工艺。
请参考图3D，在本发明的其他实施例中，也可以省略第三N型掺杂区311和第三P型掺杂区312，直接使第一N型掺杂区306和第二P型掺杂区307邻接，同样也能形成一个寄生反向PN结二极管，以用于触发第一P型掺杂区304、第二N阱305、第一P阱308以及第二N型掺杂区309构成的SCR结构，进一步简化制作工艺。
如图4所示，本实施例还提供一种静电保护电路，耦接于一信号输入端与一内部电路之间，所述静电保护电路包括阳极(即第一电极)、阴极(即第二电极)以及图3A至图3D中任一图所示的SCR静电保护器件，所述阳极耦接至所述信号输入端，而所述阴极耦接至一接地端。所述SCR静电保护器件耦接在所述阳极和阴极之间，所述阳极耦接至所述信号输入端，而所述阴极耦接至一接地端，所述SCR静电保护器件包括PNP三极管、NPN三极管以及二极管，且所述PNP三极管、NPN三极管以及二极管均为绝缘层上半导体器件结构，PNP三极管的集电极与NPN三极管的基极相连，NPN三极管的集电极与PNP三极管的基极相连，PNP三极管的基极通过所述二极管连接到NPN三极管的基极，所述SCR静电保护器件中的各元件具体连接如下：所述PNP三极管的发射极连接至所述阳极和第一电阻RNW的一端，所述PNP三极管的集电极同时连接所述NPN三极管的基极、所述二极管的阳极以及第二电阻RPW的一端，所述PNP三极管的基极同时连接所述NPN三极管的集电极、所述二极管的阴极以及所述第一电阻RNW的另一端，所述NPN三极管的集电极连接所述第二电阻RPW的另一端以及所述阴极。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (14)
1.一种SCR静电保护器件，形成于绝缘体上半导体结构中，所述绝缘体上半导体结构包括依次层叠的底层基底、绝缘埋层以及顶层半导体层，其特征在于，所述SCR静电保护器件形成于所述顶层半导体层的一个连续有源区中，包括依次横向排列并相互间隔设置的第一N阱、第二N阱、第一P阱、第二P阱；所述第一N阱和所述第二N阱之间设置有第一P型掺杂区，且所述第二N阱背向所述第一P型掺杂区的一侧邻接有第一N型掺杂区；所述第一P阱和所述第二P阱之间设置有第二N型掺杂区，且所述第一P阱背向所述第二N型掺杂区的一侧邻接有第二P型掺杂区；所述第一N型掺杂区和所述第二P型掺杂区直接相接，或者所述第一N型掺杂区依次邻接第三N型掺杂区、第三P型掺杂区以与所述第二P型掺杂区相接；所述第一N阱、所述第二N阱及所述第一P型掺杂区均连接至一第一电极，所述第一P阱、所述第二P阱及所述第二N型掺杂区均连接至一第二电极。
2.如权利要求1所述的SCR静电保护器件，其特征在于，所述绝缘埋层的材质为氧化物。
3.如权利要求1所述的SCR静电保护器件，其特征在于，所述顶层半导体层的材料为未掺杂的硅、掺杂的硅、未掺杂的锗或掺杂的锗。
4.如权利要求1所述的SCR静电保护器件，其特征在于，所述连续有源区被形成于所述顶层半导体层中的器件隔离结构包围。
5.如权利要求4所述的SCR静电保护器件，其特征在于，所述器件隔离结构为浅沟槽隔离结构。
6.如权利要求1所述的SCR静电保护器件，其特征在于，所述第一N阱和所述第二N阱完全相同，所述第一P阱和所述第二P阱完全相同。
7.如权利要求1所述的SCR静电保护器件，其特征在于，所述第一N型掺杂区和所述第二N型掺杂区的掺杂相同，所述第一P型掺杂区和所述第二P型掺杂区的掺杂相同。
8.如权利要求1所述的SCR静电保护器件，其特征在于，所述第三N型掺杂区的掺杂浓度低于所述第一N型掺杂区和第二N型掺杂区。
9.如权利要求1所述的SCR静电保护器件，其特征在于，所述第三P型掺杂区的掺杂浓度低于所述第一P型掺杂区和第二P型掺杂区。
10.如权利要求1所述的SCR静电保护器件，其特征在于，所述第一N型掺杂区和所述第二P型掺杂区直接相接时，所述第一N型掺杂区和所述第二P型掺杂区的相接处上方形成有栅极，所述栅极部分覆盖在所述第一N型掺杂区上，部分覆盖在所述第二P型掺杂区上。
11.如权利要求1所述的SCR静电保护器件，其特征在于，所述第一N型掺杂区和所述第二P型掺杂区通过邻接的第三N型掺杂区和第三P型掺杂区相接时，所述第三N型掺杂区和第三P型掺杂区的相接处上方形成有栅极，所述栅极完全覆盖在所述第三N型掺杂区和所述第三P型掺杂区上。
12.如权利要求10或11所述的SCR静电保护器件，其特征在于，所述栅极的材料为多晶硅或者金属硅化物。
13.如权利要求1所述的SCR静电保护器件，其特征在于，所述第一电极为阳极，所述第二电极为阴极。
14.一种静电保护电路，耦接于一信号输入端与一内部电路之间，其特征在于，所述静电保护电路包括第一电极、第二电极以及权利要求1至13中任一项所述的SCR静电保护器件，所述SCR静电保护器件耦接在所述第一电极和第二电极之间，所述第一电极为阳极并耦接至所述信号输入端，而所述第二电极为阴极并耦接至一接地端。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710040095.3A CN108336082A (zh) | 2017-01-18 | 2017-01-18 | Scr静电保护器件及静电保护电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710040095.3A CN108336082A (zh) | 2017-01-18 | 2017-01-18 | Scr静电保护器件及静电保护电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN108336082A true CN108336082A (zh) | 2018-07-27 |
Family
ID=62921937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710040095.3A Pending CN108336082A (zh) | 2017-01-18 | 2017-01-18 | Scr静电保护器件及静电保护电路 |
Country Status (1)
| Country | Link |
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|---|---|---|---|
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