CN108268080A - 带隙基准电路 - Google Patents

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Abstract

本发明提供了一种带隙基准电路，所述带隙基准电路包括低电压降落稳压器和基准电路，其中：所述低电压降落稳压器输出一调控电源，并将所述调控电源提供至所述基准电路，所述调控电源保持恒定并作为所述基准电路的电源，所述基准电路输出带隙参考电压。本发明通过带隙基准电路包括低电压降落稳压器和基准电路，低电压降落稳压器可以输出稳定的供电电压，因此所述调控电源保持恒定，以使基准电路输出的带隙参考电压保持稳定，提高了带隙参考电压的可靠性。

Description

带隙基准电路
技术领域
本发明涉及半导体技术领域，特别涉及一种带隙基准电路。
背景技术
模拟电路广泛的包含电压基准和电流基准。这种基准是直流量，它与电源和工艺参数的关系很小，但与温度的关系是确定的。产生基准的目的是建立一个与电源和工艺无关，具有确定温度特性的直流电压或电流。在大多数应用中，所要求的温度关系采取下面三中形式中的一种：1)与绝对温度成正比；2)常数Gm特性，也就是，一些晶体管的跨导保持常数；3)与温度无关。要实现基准电压源所需解决的主要问题是如何提高其温度抑制与电源抑制，即如何实现与温度有确定关系且与电源基本无关的结构。由于在现实中半导体几乎没有与温度无关的参数，因此只有找到一些具有正温度系数和负温度系数的参数，通过合适的组合，可以得到与温度无关的量，且这些参数与电源无关。半导体的导带底与价带顶之差为带隙(Band-gap)。带隙电压基准(Band-gap voltage reference，简称为Band-gap)是利用一个与温度成正比的电压与二极管压降之和，二者温度系数相互抵消，实现与温度无关的电压基准。因为其基准电压与硅的带隙电压差不多，因而称为带隙基准。现在有些Band-gap结构输出电压与带隙电压也不一致。
但在现有的带隙基准电路中，若其供电电源的电压不稳定，则会影响到带隙基准电压的可靠性。
发明内容
本发明的目的在于提供一种带隙基准电路，以解决现有的带隙基准电路收到供电电源影响的问题。
为解决上述技术问题，本发明提供一种带隙基准电路，所述带隙基准电路包括低电压降落稳压器和基准电路，其中：
所述低电压降落稳压器输出一调控电源，并将所述调控电源提供至所述基准电路，所述调控电源保持恒定并作为所述基准电路的电源，所述基准电路输出带隙参考电压。
可选的，在所述的带隙基准电路中，一电源电压提供至所述低电压降落稳压器，所述电源电压为1.6V～3.8V。
可选的，在所述的带隙基准电路中，所述调控电源为1.6V，所述带隙参考电压为1.2V。
可选的，在所述的带隙基准电路中，所述低电压降落稳压器包括第一运算放大器、第一晶体管和电压反馈电路，其中：
所述第一晶体管耦合在所述电源电压和所述调控电源之间；所述第一运算放大器输出第一栅控电压，以控制所述第一晶体管导通或关断；
所述电压反馈电路提供一反馈电压至所述第一运算放大器，所述第一栅控电压与所述反馈电压为正相关关系；
所述第一晶体管为P沟道场效应晶体管。
可选的，在所述的带隙基准电路中，所述第一运算放大器的反向输入端输入带隙参考电压，所述第一运算放大器的正向输入端输入所述反馈电压；
所述第一晶体管的栅极连接所述第一运算放大器的输出端，所述第一晶体管的源极输入所述电源电压，所述第一晶体管的漏极连接所述电压反馈电路，并耦合至所述调控电源；
所述电压反馈电路包括第一电阻和第二电阻，所述第一电阻一端连接所述第一晶体管的漏极，另一端连接所述第一运算放大器的正向输入端，所述第二电阻一端接地，另一端连接所述第一运算放大器的正向输入端。
可选的，在所述的带隙基准电路中，所述基准电路包括第二晶体管和第三晶体管，其中：
所述第二晶体管和所述第三晶体管为P沟道场效应晶体管，所述第二晶体管的源极和所述第三晶体管的源极连接所述调控电源，所述第二晶体管的栅极和所述第三晶体管的栅极相连接。
可选的，在所述的带隙基准电路中，所述基准电路还包括第二运算放大器，其中：
所述第二运算放大器的输出端连接所述所述第二晶体管的栅极和所述第三晶体管的栅极，所述第二运算放大器的反向输入端连接所述第二晶体管的漏极，所述第二运算放大器的正向输入端连接所述第三晶体管的漏极。
可选的，在所述的带隙基准电路中，所述基准电路还包括第四晶体管和第五晶体管，其中：
所述第四晶体管和所述第五晶体管为PNP型三极管，所述第四晶体管的发射极耦合所述第二运算放大器的反向输入端，所述第五晶体管的发射极耦合所述第二运算放大器的正向输入端，所述第四晶体管的集电极和基极接地，所述第五晶体管的集电极和基极接地。
可选的，在所述的带隙基准电路中，所述基准电路还包括第三电阻、第四电阻和第五电阻，其中：
所述第二运算放大器的反向输入端连接所述第三电阻的一端，所述第三电阻的另一端连接所述第四晶体管的发射极，所述第二运算放大器的正向输入端连接所述第四电阻的一端，所述第四电阻的另一端连接所述第五电阻的一端，所述第五电阻的另一端连接所述第五晶体管的发射极。
可选的，在所述的带隙基准电路中，所述第二运算放大器的正向输入端和反向输入端的电平相等。
在本发明提供的带隙基准电路中，通过带隙基准电路包括低电压降落稳压器和基准电路，低电压降落稳压器可以输出稳定的供电电压，因此所述调控电源保持恒定，以使基准电路输出的带隙参考电压保持稳定，提高了带隙参考电压的可靠性。
附图说明
图1是本发明一实施例带隙基准电路示意图；
图2是本发明一实施例带隙基准电路的低电压降落稳压器示意图；
图3是本发明一实施例带隙基准电路的基准电路示意图；
图中所示：10-低电压降落稳压器；20-基准电路。
具体实施方式
以下结合附图和具体实施例对本发明提出的带隙基准电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于提供一种带隙基准电路，以解决现有的带隙基准电路收到供电电源影响的问题。
为实现上述思想，本发明提供了一种带隙基准电路，所述带隙基准电路包括低电压降落稳压器和基准电路，其中：所述低电压降落稳压器输出一调控电源，并将所述调控电源提供至所述基准电路，所述调控电源保持恒定并作为所述基准电路的电源，所述基准电路输出带隙参考电压。
如图1所示，本实施例提供一种带隙基准电路，所述带隙基准电路包括低电压降落稳压器10和基准电路20，其中：所述低电压降落稳压器10输出一调控电源Vreg，并将所述调控电源Vreg提供至所述基准电路20，所述调控电源Vreg保持恒定并作为所述基准电路的电源，所述基准电路20输出带隙参考电压VBG。
具体的，在所述的带隙基准电路中，一电源电压Vpower提供至所述低电压降落稳压器10，所述电源电压Vpower为1.6V～3.8V。所述调控电源Vreg为1.6V，所述带隙参考电压VBG为1.2V。带隙参考电压VBG只提供电压，并不提供电流，基准电路20为低电压降落稳压器10和芯片中的所有其他电路提供参考电压。
进一步的，在所述的带隙基准电路中，所述低电压降落稳压器10包括第一运算放大器U1、第一晶体管Q1和电压反馈电路，其中：所述第一晶体管U1耦合在所述电源电压Vpower和所述调控电源Vreg之间；所述第一运算放大器U1输出第一栅控电压Vgate1，以控制所述第一晶体管Q1导通或关断；所述电压反馈电路提供一反馈电压Vfb至所述第一运算放大器U1，所述第一栅控电压Vgate1与所述反馈电压Vfb为正相关关系；所述第一晶体管Q1为P沟道场效应晶体管。所述第一运算放大器U1的反向输入端输入带隙参考电压VBG，带隙参考电压VBG再反馈到低电压降落稳压器10，以作为低电压降落稳压器10的参考电压。所述第一运算放大器U1的正向输入端输入所述反馈电压Vfb；所述第一晶体管Q1的栅极连接所述第一运算放大器U1的输出端，所述第一晶体管Q1的源极输入所述电源电压Vpower，所述第一晶体管Q1的漏极连接所述电压反馈电路，并耦合至所述调控电源Vreg；所述电压反馈电路包括第一电阻R1和第二电阻R2，所述第一电阻R1一端连接所述第一晶体管Q1的漏极，另一端连接所述第一运算放大器U1的正向输入端，所述第二电阻R2一端接地，另一端连接所述第一运算放大器U1的正向输入端。
如图3所示，在所述的带隙基准电路中，所述基准电路20包括第二运算放大器U2、第二晶体管Q2、第三晶体管Q3、第四晶体管D1、第五晶体管D2、第三电阻R3、第四电阻R4和第五电阻R5，其中：所述第二晶体管Q2和所述第三晶体管Q3为P沟道场效应晶体管；所述第四晶体管D1和所述第五晶体管D2为PNP型三极管；所述第二运算放大器U1的输出端连接所述所述第二晶体管Q2的栅极和所述第三晶体管Q3的栅极，所述第二运算放大器U1的反向输入端连接所述第三电阻R3的一端，所述第三电阻R3的另一端连接所述第四晶体管D1的发射极，所述第二运算放大器U2的正向输入端连接所述第四电阻R4的一端，所述第四电阻R4的另一端连接所述第五电阻R5的一端，所述第五电阻R5的另一端连接所述第五晶体管D2的发射极；所述第二晶体管Q2的源极和所述第三晶体管Q3的源极连接所述调控电源Vreg，所述第二晶体管Q2的漏极连接所述第二运算放大器U2的反向输入端，所述第三晶体管Q3的漏极连接所述第二运算放大器U2的正向输入端；所述第四晶体管D1的集电极和基极接地，所述第五晶体管D2的集电极和基极接地。
在本发明提供的带隙基准电路中，通过带隙基准电路包括低电压降落稳压器10和基准电路20，低电压降落稳压器10可以输出稳定的供电电压，因此所述调控电源Vreg保持恒定，以使基准电路20输出的带隙参考电压VBG保持稳定，提高了带隙参考电压的可靠性。
综上，上述实施例对带隙基准电路的不同构型进行了详细说明，当然，本发明包括但不局限于上述实施中所列举的构型，任何在上述实施例提供的构型基础上进行变换的内容，均属于本发明所保护的范围。本领域技术人员可以根据上述实施例的内容举一反三。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种带隙基准电路，其特征在于，所述带隙基准电路包括低电压降落稳压器和基准电路，其中：
所述低电压降落稳压器输出一调控电源，并将所述调控电源提供至所述基准电路，所述调控电源保持恒定并作为所述基准电路的电源，所述基准电路输出带隙参考电压。
2.如权利要求1所述的带隙基准电路，其特征在于，一电源电压提供至所述低电压降落稳压器，所述电源电压为1.6V～3.8V。
3.如权利要求2所述的带隙基准电路，其特征在于，所述调控电源为1.6V，所述带隙参考电压为1.2V。
4.如权利要求2所述的带隙基准电路，其特征在于，所述低电压降落稳压器包括第一运算放大器、第一晶体管和电压反馈电路，其中：
所述第一晶体管耦合在所述电源电压和所述调控电源之间；所述第一运算放大器输出第一栅控电压，以控制所述第一晶体管导通或关断；
所述电压反馈电路提供一反馈电压至所述第一运算放大器，所述第一栅控电压与所述反馈电压为正相关关系；
所述第一晶体管为P沟道场效应晶体管。
5.如权利要求4所述的带隙基准电路，其特征在于，所述第一运算放大器的反向输入端输入带隙参考电压，所述第一运算放大器的正向输入端输入所述反馈电压；
所述第一晶体管的栅极连接所述第一运算放大器的输出端，所述第一晶体管的源极输入所述电源电压，所述第一晶体管的漏极连接所述电压反馈电路，并耦合至所述调控电源；
所述电压反馈电路包括第一电阻和第二电阻，所述第一电阻一端连接所述第一晶体管的漏极，另一端连接所述第一运算放大器的正向输入端，所述第二电阻一端接地，另一端连接所述第一运算放大器的正向输入端。
6.如权利要求1所述的带隙基准电路，其特征在于，所述基准电路包括第二晶体管和第三晶体管，其中：
所述第二晶体管和所述第三晶体管为P沟道场效应晶体管，所述第二晶体管的源极和所述第三晶体管的源极连接所述调控电源，所述第二晶体管的栅极和所述第三晶体管的栅极相连接。
7.如权利要求6所述的带隙基准电路，其特征在于，所述基准电路还包括第二运算放大器，其中：
所述第二运算放大器的输出端连接所述所述第二晶体管的栅极和所述第三晶体管的栅极，所述第二运算放大器的反向输入端连接所述第二晶体管的漏极，所述第二运算放大器的正向输入端连接所述第三晶体管的漏极。
8.如权利要求7所述的带隙基准电路，其特征在于，所述基准电路还包括第四晶体管和第五晶体管，其中：
所述第四晶体管和所述第五晶体管为PNP型三极管，所述第四晶体管的发射极耦合所述第二运算放大器的反向输入端，所述第五晶体管的发射极耦合所述第二运算放大器的正向输入端，所述第四晶体管的集电极和基极接地，所述第五晶体管的集电极和基极接地。
9.如权利要求8所述的带隙基准电路，其特征在于，所述基准电路还包括第三电阻、第四电阻和第五电阻，其中：
所述第二运算放大器的反向输入端连接所述第三电阻的一端，所述第三电阻的另一端连接所述第四晶体管的发射极，所述第二运算放大器的正向输入端连接所述第四电阻的一端，所述第四电阻的另一端连接所述第五电阻的一端，所述第五电阻的另一端连接所述第五晶体管的发射极。
10.如权利要求8所述的带隙基准电路，其特征在于，所述第二运算放大器的正向输入端和反向输入端的电平相等。
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