CN108279730A - 带隙基准电路 - Google Patents

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Abstract

本发明提供了一种带隙基准电路，所述带隙基准电路包括电荷泵电路和基准电路，其中：一电源电压为所述电荷泵电路供电，以使所述电荷泵电路输出一调控电源，并将所述调控电源提供至所述基准电路，所述调控电源高于所述电源电压并作为所述基准电路的电源，所述基准电路输出带隙参考电压。本发明通过以电荷泵电路提供高于电源电压的调控电压作为带隙基准电路的电源电压从而实现：(1)当电源电压低于带隙基准电路所需最低电源电压时，带隙基准电路仍可正常工作；(2)电荷泵电路输出的调控电压将带隙基准电路的电源波动范围降至最小(接近于零)，带隙基准电路输出的带隙参考电压比较稳定，精度提高。

Description

带隙基准电路
技术领域
本发明涉及半导体技术领域，特别涉及一种带隙基准电路。
背景技术
模拟电路广泛的包含电压基准和电流基准。这种基准是直流量，它与电源和工艺参数的关系很小，但与温度的关系是确定的。产生基准的目的是建立一个与电源和工艺无关，具有确定温度特性的直流电压或电流。在大多数应用中，所要求的温度关系采取下面三中形式中的一种：1)与绝对温度成正比；2)常数Gm特性，也就是，一些晶体管的跨导保持常数；3)与温度无关。要实现基准电压源所需解决的主要问题是如何提高其温度抑制与电源抑制，即如何实现与温度有确定关系且与电源基本无关的结构。由于在现实中半导体几乎没有与温度无关的参数，因此只有找到一些具有正温度系数和负温度系数的参数，通过合适的组合，可以得到与温度无关的量，且这些参数与电源无关。半导体的导带底与价带顶之差为带隙(Band-gap)。带隙电压基准(Band-gap voltage reference，简称为Band-gap)是利用一个与温度成正比的电压与二极管压降之和，二者温度系数相互抵消，实现与温度无关的电压基准。因为其基准电压与硅的带隙电压差不多，因而称为带隙基准。现在有些Band-gap结构输出电压与带隙电压也不一致。
但在现有的带隙基准电路中，若其供电电源的电压较低，则会影响到带隙基准电路输出的电压的准确性。
发明内容
本发明的目的在于提供一种带隙基准电路，以实现带隙基准电路供电电源的电压低于带隙电路所需的最小电压。
为解决上述技术问题，本发明提供一种带隙基准电路，所述带隙基准电路包括电荷泵电路和基准电路，其中：一电源电压为所述电荷泵电路供电，以使所述电荷泵电路输出一调控电源，并将所述调控电源提供至所述基准电路，所述调控电源高于所述电源电压并作为所述基准电路的电源，所述基准电路输出带隙参考电压。
可选的，在所述的带隙基准电路中，所述电源电压为1.2V，所述调控电源为2.4V，所述带隙参考电压为1.2V。
可选的，在所述的带隙基准电路中，所述基准电路包括第一晶体管和第二晶体管，其中：
所述第一晶体管和所述第二晶体管为P沟道场效应晶体管，所述第一晶体管的源极和所述第二晶体管的源极连接所述调控电源，所述第一晶体管的栅极和所述第二晶体管的栅极相连接，所述第二晶体管的漏极连接所述第二晶体管的栅极。
可选的，在所述的带隙基准电路中，所述基准电路还包括第三晶体管和第四晶体管，其中：
所述第三晶体管和所述第四晶体管为P沟道场效应晶体管，所述第三晶体管的源极连接所述第一晶体管的漏极，所述第四晶体管的源极连接所述第二晶体管的漏极，所述第三晶体管的栅极和所述第四晶体管的栅极相连接，所述第四晶体管的漏极连接所述第四晶体管的栅极。
可选的，在所述的带隙基准电路中，所述基准电路还包括第五晶体管和第六晶体管，其中：
所述第五晶体管和所述第六晶体管为N沟道场效应晶体管，所述第五晶体管的源极连接所述第三晶体管的漏极，所述第六晶体管的源极连接所述第四晶体管的漏极，所述第五晶体管的栅极和所述第六晶体管的栅极相连接，所述第五晶体管的漏极连接所述第五晶体管的栅极。
可选的，在所述的带隙基准电路中，所述基准电路还包括第七晶体管和第八晶体管，其中：
所述第七晶体管和所述第八晶体管为N沟道场效应晶体管，所述第七晶体管的源极连接所述第五晶体管的漏极，所述第八晶体管的源极连接所述第六晶体管的漏极，所述第七晶体管的栅极和所述第八晶体管的栅极相连接，所述第七晶体管的漏极连接所述第七晶体管的栅极。
可选的，在所述的带隙基准电路中，所述基准电路还包括第一三极管和第二三极管，其中：
所述第一三极管和所述第二三极管为PNP型三极管，所述第一三极管的发射极连接所述第七晶体管的漏极，所述第二三极管的发射极耦合所述第八晶体管的漏极，所述第一三极管的集电极和基极接地，所述第二三极管的集电极和基极接地。
可选的，在所述的带隙基准电路中，所述基准电路还包括第一电阻，其中：
所述第一电阻的一端连接所述第二三极管的发射极，另一端连接所述第八晶体管的漏极。
可选的，在所述的带隙基准电路中，所述基准电路还包括第九晶体管和第十晶体管，其中：
所述第九晶体管和所述第十晶体管为P沟道场效应晶体管，所述第九晶体管的源极连接所述调控电源，所述第九晶体管的栅极连接所述第二晶体管的栅极，所述第九晶体管的漏极连接所述第十晶体管的源极，所述第十晶体管的栅极连接所述第四晶体管的栅极。
可选的，在所述的带隙基准电路中，所述基准电路还包括第二电阻和第三三极管，其中：
所述第三三极管为PNP型三极管，所述第二电阻的一端连接所述第十晶体管的漏极，另一端连接所述第三三极管的发射极，所述第三三极管的集电极和基极接地。
在本发明提供的带隙基准电路中，通过带隙基准电路包括电荷泵电路和基准电路，虽然电源电压的电平较低，但通过电荷泵电路的能量累积，输出比电源电压电位高的调控电源再为基准电路供电，以使基准电路输出的带隙参考电压保持稳定，提高了输出电压的准确性和可靠性。
本发明通过以电荷泵电路提供高于电源电压的调控电压作为带隙基准电路的电源电压从而实现：(1)当电源电压低于带隙基准电路所需最低电源电压时，带隙基准电路仍可正常工作；(2)电荷泵电路输出的调控电压将带隙基准电路的电源波动范围降至最小(接近于零)，带隙基准电路输出的带隙参考电压比较稳定，精度提高。
附图说明
图1是本发明一实施例带隙基准电路示意图；
图2是本发明一实施例带隙基准电路中基准电路示意图；
图中所示：10-电荷泵电路；20-基准电路。
具体实施方式
以下结合附图和具体实施例对本发明提出的带隙基准电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于提供一种带隙基准电路，以实现带隙基准电路供电电源的电压低于带隙电路所需的最小电压。
为实现上述思想，本发明提供了一种带隙基准电路，所述带隙基准电路包括电荷泵电路和基准电路，其中：一电源电压为所述电荷泵电路供电，以使所述电荷泵电路输出一调控电源，并将所述调控电源提供至所述基准电路，所述调控电源高于所述电源电压并作为所述基准电路的电源，所述基准电路输出带隙参考电压。
如图1所示，本实施例提供一种带隙基准电路，所述带隙基准电路包括电荷泵电路10和基准电路20，其中：一电源电压Vpower为所述电荷泵电路10供电，以使所述电荷泵电路10输出一调控电源Vreg，并将所述调控电源Vreg提供至所述基准电路20，所述调控电源Vreg高于所述电源电压Vpower并作为所述基准电路的电源，所述基准电路20输出带隙参考电压VBG。另外，带隙参考电压VBG再反馈到电荷泵电路10，以作为电荷泵电路10的参考电压，所述电源电压Vpower为1.2V，所述调控电源Vreg为2.4V，所述带隙参考电压VBG为1.2V。
具体的，如图2所示，在所述的带隙基准电路中，所述基准电路20包括第一晶体管Q1和第二晶体管Q2，其中：所述第一晶体管Q1和所述第二晶体管Q2为P沟道场效应晶体管，所述第一晶体管Q1的源极和所述第二晶体管Q2的源极连接所述调控电源Vreg，所述第一晶体管Q1的栅极和所述第二晶体管Q2的栅极相连接，所述第二晶体管Q2的漏极连接所述第二晶体管Q2的栅极。所述基准电路20还包括第三晶体管Q3和第四晶体管Q4，其中：所述第三晶体管Q3和所述第四晶体管Q4为P沟道场效应晶体管，所述第三晶体管Q3的源极连接所述第一晶体管Q1的漏极，所述第四晶体管Q4的源极连接所述第二晶体管Q2的漏极，所述第三晶体管Q3的栅极和所述第四晶体管Q4的栅极相连接，所述第四晶体管Q4的漏极连接所述第四晶体管Q4的栅极。
进一步的，所述基准电路20还包括第五晶体管Q5和第六晶体管Q6，其中：所述第五晶体管Q5和所述第六晶体管Q6为N沟道场效应晶体管，所述第五晶体管Q5的源极连接所述第三晶体管Q3的漏极，所述第六晶体管Q6的源极连接所述第四晶体管Q4的漏极，所述第五晶体管Q5的栅极和所述第六晶体管Q6的栅极相连接，所述第五晶体管Q5的漏极连接所述第五晶体管Q5的栅极。所述基准电路20还包括第七晶体管Q7和第八晶体管Q8，其中：所述第七晶体管Q7和所述第八晶体管Q8为N沟道场效应晶体管，所述第七晶体管Q7的源极连接所述第五晶体管Q5的漏极，所述第八晶体管Q8的源极连接所述第六晶体管Q6的漏极，所述第七晶体管Q7的栅极和所述第八晶体管Q8的栅极相连接，所述第七晶体管Q7的漏极连接所述第七晶体管Q7的栅极。所述基准电路20还包括第一三极管D1和第二三极管D2，其中：所述第一三极管D1和所述第二三极管D2为PNP型三极管，所述第一三极管D1的发射极连接所述第七晶体管Q7的漏极，所述第二三极管D2的发射极耦合所述第八晶体管Q8的漏极，即通过R1连接(所述基准电路20还包括第一电阻R1，其中：所述第一电阻R1的一端连接所述第二三极管D2的发射极，另一端连接所述第八晶体管Q8的漏极。)，所述第一三极管D1的集电极和基极接地，所述第二三极管D2的集电极和基极接地。
另外，在所述的带隙基准电路中，所述基准电路20还包括第九晶体管Q9和第十晶体管Q10，其中：所述第九晶体管Q9和所述第十晶体管Q10为P沟道场效应晶体管，所述第九晶体管Q9的源极连接所述调控电源Vreg，所述第九晶体管Q9的栅极连接所述第二晶体管Q2的栅极，所述第九晶体管Q9的漏极连接所述第十晶体管Q10的源极，所述第十晶体管Q10的栅极连接所述第四晶体管Q4的栅极。所述基准电路20还包括第二电阻R2和第三三极管D3，其中：所述第三三极管D3为PNP型三极管，所述第二电阻R2的一端连接所述第十晶体管Q10的漏极，另一端连接所述第三三极管D3的发射极，所述第三三极管D3的集电极和基极接地。
在本发明提供的带隙基准电路中，通过带隙基准电路包括电荷泵电路10和基准电路20，虽然电源电压Vpower的电平较低，但通过电荷泵电路10的能量累积，输出比电源电压Vpower电位高的调控电源Vreg再为基准电路20供电，以使基准电路20输出的带隙参考电压VBG保持稳定，提高了输出电压的准确性和可靠性。
本发明通过以电荷泵电路提供高于电源电压的调控电压作为带隙基准电路的电源电压从而实现：(1)当电源电压低于带隙基准电路所需最低电源电压时，带隙基准电路仍可正常工作；(2)电荷泵电路输出的调控电压将带隙基准电路的电源波动范围降至最小(接近于零)，带隙基准电路输出的带隙参考电压比较稳定，精度提高。
综上，上述实施例对带隙基准电路的不同构型进行了详细说明，当然，本发明包括但不局限于上述实施中所列举的构型，任何在上述实施例提供的构型基础上进行变换的内容，均属于本发明所保护的范围。本领域技术人员可以根据上述实施例的内容举一反三。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种带隙基准电路，其特征在于，所述带隙基准电路包括电荷泵电路和基准电路，其中：一电源电压为所述电荷泵电路供电，以使所述电荷泵电路输出一调控电源，并将所述调控电源提供至所述基准电路，所述调控电源高于所述电源电压并作为所述基准电路的电源，所述基准电路输出带隙参考电压。
2.如权利要求1所述的带隙基准电路，其特征在于，所述电源电压为1.2V，所述调控电源为2.4V，所述带隙参考电压为1.2V。
3.如权利要求1所述的带隙基准电路，其特征在于，所述基准电路包括第一晶体管和第二晶体管，其中：
所述第一晶体管和所述第二晶体管为P沟道场效应晶体管，所述第一晶体管的源极和所述第二晶体管的源极连接所述调控电源，所述第一晶体管的栅极和所述第二晶体管的栅极相连接，所述第二晶体管的漏极连接所述第二晶体管的栅极。
4.如权利要求3所述的带隙基准电路，其特征在于，所述基准电路还包括第三晶体管和第四晶体管，其中：
所述第三晶体管和所述第四晶体管为P沟道场效应晶体管，所述第三晶体管的源极连接所述第一晶体管的漏极，所述第四晶体管的源极连接所述第二晶体管的漏极，所述第三晶体管的栅极和所述第四晶体管的栅极相连接，所述第四晶体管的漏极连接所述第四晶体管的栅极。
5.如权利要求4所述的带隙基准电路，其特征在于，所述基准电路还包括第五晶体管和第六晶体管，其中：
所述第五晶体管和所述第六晶体管为N沟道场效应晶体管，所述第五晶体管的源极连接所述第三晶体管的漏极，所述第六晶体管的源极连接所述第四晶体管的漏极，所述第五晶体管的栅极和所述第六晶体管的栅极相连接，所述第五晶体管的漏极连接所述第五晶体管的栅极。
6.如权利要求5所述的带隙基准电路，其特征在于，所述基准电路还包括第七晶体管和第八晶体管，其中：
所述第七晶体管和所述第八晶体管为N沟道场效应晶体管，所述第七晶体管的源极连接所述第五晶体管的漏极，所述第八晶体管的源极连接所述第六晶体管的漏极，所述第七晶体管的栅极和所述第八晶体管的栅极相连接，所述第七晶体管的漏极连接所述第七晶体管的栅极。
7.如权利要求6所述的带隙基准电路，其特征在于，所述基准电路还包括第一三极管和第二三极管，其中：
所述第一三极管和所述第二三极管为PNP型三极管，所述第一三极管的发射极连接所述第七晶体管的漏极，所述第二三极管的发射极耦合所述第八晶体管的漏极，所述第一三极管的集电极和基极接地，所述第二三极管的集电极和基极接地。
8.如权利要求7所述的带隙基准电路，其特征在于，所述基准电路还包括第一电阻，其中：
所述第一电阻的一端连接所述第二三极管的发射极，另一端连接所述第八晶体管的漏极。
9.如权利要求8所述的带隙基准电路，其特征在于，所述基准电路还包括第九晶体管和第十晶体管，其中：
所述第九晶体管和所述第十晶体管为P沟道场效应晶体管，所述第九晶体管的源极连接所述调控电源，所述第九晶体管的栅极连接所述第二晶体管的栅极，所述第九晶体管的漏极连接所述第十晶体管的源极，所述第十晶体管的栅极连接所述第四晶体管的栅极。
10.如权利要求9所述的带隙基准电路，其特征在于，所述基准电路还包括第二电阻和第三三极管，其中：
所述第三三极管为PNP型三极管，所述第二电阻的一端连接所述第十晶体管的漏极，另一端连接所述第三三极管的发射极，所述第三三极管的集电极和基极接地。
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