CN108234252B - 一种多路以太网通信*** - Google Patents

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Abstract

本发明提供一种多路以太网通信***，包括：N个物理接口收发器，每一路物理接口收发器连接到对应的网络接口；及集成在FPGA芯片上的N个控制器；N个控制器与N个物理接口收发器一一对应连接；其中，控制器包括：发送单元，用于从外部存储器中读取通信数据，并经与之对应的物理接口收发器转发至网络上；接收单元，用于经由与之对应的物理接口收发器接收源于网络的通信数据，并将所接收的通信数据处理为符合外部存储器要求的通信数据，将符合外部存储器要求的通信数据写入外部存储器。本发明通过FPGA内部的输入输出接口来实现MAC接口，由于FPGA可实现任何电路的灵活性，具有较强的实际应用能力。

Description

一种多路以太网通信***
技术领域
本发明属于网络通信技术领域，涉及一种通信***，特别是涉及一种多路以太网通信***。
背景技术
以太网是当今现有局域网采用的最通用的通信协议标准，在各种领域中有着广泛的应用。千兆以太网是建立在基础以太网标准之上的技术。千兆以太网和大量使用的以太网与快速以太网完全兼容，并利用了原以太网标准所规定的全部技术规范。
随着因特网和内联网的发展、网络通信的模式已由过去80％的流量存在工作组或部门内部(仅20％的流量在主干网上)，快速扩展为主干网上承担80％的网络流量、只有20％的流量仍存在工作组或部门内部。这对主干网的通信能力提出了挑战，千兆以太网的兴起正适应着这种发展。
而现有技术千兆以太网方案都是MAC芯片加PHY芯片加网口加变压器的结构，虽然该结构固定，但是在实现多路以太网的情况下每一路以太网都必须要一块MAC加一路PHY芯片，无法摆脱MAC芯片的束缚，而导致设计复杂，增加成本等问题。
因此，如何提供一种多路以太网通信***，以解决现有技术在实现多路以太网的情况下每一路以太网都必须要一块MAC加一路PHY芯片，无法摆脱MAC芯片的束缚，而导致设计复杂，增加成本等缺陷，实已成为本领域从业者亟待解决的技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种多路以太网通信***，用于解决现有技术中在实现多路以太网的情况下每一路以太网都必须要一块MAC加一路PHY芯片，无法摆脱MAC芯片的束缚，而导致设计复杂，增加成本的问题。
为实现上述目的及其他相关目的，本发明提供一种多路以太网通信***，与外部存储器连接，所述多路以太网通信***包括：N个物理接口收发器，其中，N大于等于2；每一路物理接口收发器连接到对应的网络接口；及集成在FPGA芯片上的N个控制器；N个控制器与N个物理接口收发器一一对应连接；其中，所述控制器包括：发送单元，用于从所述外部存储器中读取通信数据，并经与之对应的物理接口收发器转发至网络上；接收单元，用于经由与之对应的物理接口收发器接收源于所述网络的通信数据，并将所接收的通信数据处理为符合所述外部存储器要求的通信数据，将符合所述外部存储器要求的通信数据写入所述外部存储器。
于本发明的一实施例中，所述控制器还包括：与所述发送单元和接收单元连接的监测单元，用于监测通信数据在发送和接收通信数据过程中所述通信数据的发送状态信息和接收状态信息。
于本发明的一实施例中，所述通信数据的发送状态信息包括超过重试限制值、发送滞后冲突时间、和/或发送延迟时间；所述通信数据的接收状态信息包括接收错误或无效、滞后冲突信号、帧长度异常、和/或接收溢出数据。
于本发明的一实施例中，所述控制器还包括：与所述发送单元和接收单元连接的，用于与所述物理接口收发器协商传输速率，和确定将通信数据输入到介质物理接口收发器和/或输出至外部存储器的工作模式的独立管理接口。
于本发明的一实施例中，所述独立管理接口包括：时钟生成部，用于产生所述独立管理接口的时钟信号；移位寄存器，用于将所述发送单元发送的并行的通信数据转换为串行的通信数据，并写入所述介质物理接口收发器，和将从对介质物理接口收发器的读取到的串行的通信数据转换为并行的通信数据；输入输出控制部，用于确定通信数据是出于输出状态，还是输入状态，以便所述移位寄存器执行写入操作和读取操作。
于本发明的一实施例中，所述发送单元还用于接收通信数据的开始标志和结束标志，将所述通信数据的开始标志和结束标志，及从所述外部存储器中读取通信数据进行封装，并根据与其对应的物理接口收发器提供的载波侦听信号和冲突检测信号，在所述网络的网络信道处理空闲状态时，将封装的通信数据通过所述独立管理接口发送至所述网络。
于本发明的一实施例中，所述接收单元还用于将所述独立管理接口发送的并行的通信数据转换为字节数据，并对字节数据进行地址检测，CRC检验，协议判断后，将符合所述外部存储器要求的通信数据发送至所述外部存储器。
于本发明的一实施例中，所述控制器还包括：与所述发送单元和接收单元连接的数据控制单元，用于控制所述发送单元对通信数据的发送；和控制所述接收单元对通信数据的接收。
于本发明的一实施例中，所述数据控制单元包括：发送控制部，用于在接收到所述独立管理接口发送的控制发送通信数据的控制请求时，控制所述发送单元所发送的通信数据；接收控制部，用于在接收到所述独立管理接口发送的控制接收，通信数据的控制请求时，控制所述接收单元所接收的通信数据。
如上所述，本发明的多路以太网通信***，具有以下有益效果：
本发明所述多路以太网通信***通过FPGA内部的输入输出接口来实现MAC接口，由于FPGA可实现任何电路的灵活性，在不超过FPGA的I/O口数量情况下可实现任意数量的MAC接口，在多路以太网通讯中具有明显的优势。整体方案灵活多变，通讯稳定，能够并行多路千兆以太网通讯，具有较强的实际应用能力。
附图说明
图1显示为本发明的多路以太网通信***于一实施例中原理结构示意图示意图。
图2显示为本发明的控制器的原理结构示意图。
元件标号说明
1 多路以太网通信***
11 控制器
12 物理接口收发器
13 网络接口
14 网络变压器
111 发送单元
112 接收单元
113 监测单元
114 数据控制单元
115 介质独立接口
121 供电电路
122 时钟电路
123 滤波电路
2 FPGA芯片
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种多路以太网通信***由发送单元、接收单元、监测单元、数据控制单元、介质独立接口组成，发送单元和接收单元提供MAC帧的发送和接收功能，包括帧的封装和解包以及错误检测等。数据控制单元用于执行全双工模式中的流量控制功能。监测单元用来监视MAC的操作过程。介质独立接口提供了标准的IEEE 802.3介质独立接口(MII)，用于与以太网PHY接口连接。可以和PHY协商工作速率和设置PHY的工作模式(全双工或半双工)。
实施例
本实施例提供一种多路以太网通信***，与外部存储器连接，所述多路以太网通信***包括：
N个物理接口收发器，其中，N大于等于2；
每一路物理接口收发器连接到对应的网络接口；及
集成在FPGA芯片上的N个控制器；N个控制器与N个物理接口收发器一一对应连接；
其中，所述控制器包括：
发送单元，用于从所述外部存储器中读取通信数据，并经与之对应的物理接口收发器转发至网络上；
接收单元，用于经由与之对应的物理接口收发器接收源于所述网络的通信数据，并将所接收的通信数据处理为符合所述外部存储器要求的通信数据，将符合所述外部存储器要求的通信数据写入所述外部存储器。
以下将结合图示对本实施例所述的多路以太网通信***进行详细说明。在本实施例中，所述多路以太网通信***与外部存储器和网络通信连接。请参阅图1，显示为多路以太网通信***于一实施例中原理结构示意图。如图1所示，所述多路以太网通信***1包括集成在FPGA芯片2上的N个控制器11、与N个控制器11一一对应连接的N个物理接口收发器12(PHA芯片)，每一路物理接口收发器12连接到对应的网络接口13，及网络变压器14。其中，N大于等于2。
请参阅图2，显示为控制器的原理结构示意图。如图2所示，所述控制器11包括发送单元111、接收单元112、监测单元113、数据控制单元114、及介质独立接口115。
所述发送单元111用于从所述外部存储器中读取通信数据，并经与之对应的物理接口收发器转发至网络上。具体地，所述发送单元111从所述外部存储器接收通信数据的开始标志和结束标志，并读取通信数据，将所述通信数据的开始标志和结束标志，及从所述外部存储器中读取通信数据进行封装，并根据与其对应的物理接口收发器提供的载波侦听信号和冲突检测信号，在所述网络的网络信道处理空闲状态时，并将封装的通信数据通过所述独立管理接口115以半字节(四位)宽度经与之对应的物理接口收发器12通过发送至所述网络。
所述接收单元112用于经由与之对应的物理接口收发器12接收源于所述网络的的串行的通信数据转换为半字节宽的并行数据后，并将所接收的通信数据处理为符合所述外部存储器要求的通信数据，将符合所述外部存储器要求的通信数据写入所述外部存储器。具体地，所述接收单元112将所述独立管理接口发送的并行的通信数据转换为字节数据，并对字节数据进行地址检测，CRC检验，协议判断等处理后，将符合所述外部存储器要求的通信数据发送至所述外部存储器，同时在接收队列中记录数据帧的相关信息。
与所述发送单元111和接收单元112连接的监测单元113用于监测通信数据在发送和接收通信数据过程中所述通信数据的发送状态信息和接收状态信息。在本实施例中，所述监测单元113在所述发送单元111和接收单元112发送和接收通信数据的过程中，监测通信数据的各种发送状态信息和接收状态信息，带操作完成后，将各种发送状态信息和接收状态信息写入所述介质独立接口115中对应的移位寄存器。在本实施例中，所述通信数据的发送状态信息包括超过重试限制值、发送滞后冲突时间、和/或发送延迟时间等等，其中，超过重试限制值指由于冲突造成的重试次数超过额定值。发送滞后冲突时间指发送过程中检测到的冲突信号超过规定时间。发送延迟时间指由于在发送通信数据之前检测到网络信道忙而产生的延迟发送通信数据的时间。所述通信数据的接收状态信息包括接收错误或无效、滞后冲突信号、帧长度异常、和/或接收溢出数据等等，其中，滞后冲突信号指接收过程检测到滞后冲突信号。帧长度异常为接收到的数据帧大于最大数据帧的帧长或小于最小数据帧的帧长。接收溢出数据为接收单元来不及处理接收到的通信数据。
与所述发送单元和接收单元连接的数据控制单元114用于控制所述发送单元111对通信数据的发送；和控制所述接收单元112对通信数据的接收。在本实施例中，所述数据控制单元114包括：
用于在接收到所述独立管理接口发送的控制发送通信数据的控制请求时，控制所述发送单元所发送的通信数据的发送控制部。具体地，当主机接口来不及处理接收到的数据时，会向MAC控制模块发送一个控制请求，MAC收到控制请求后通过发送控制模块发出控制帧到控制帧专用地址或者目的端的MAC地址来使得发送暂停；控制请求由于是在发送控制模块发送完当前帧之后才回处理，因此不会打断数据传输过程。
用于在接收到所述独立管理接口发送的控制接收，通信数据的控制请求时，控制所述接收单元所接收的通信数据的接收控制部。具体地，当接收控制部检测到控制请求时，会设置状态通知MAC，并根据控制帧的参数设置定时器。所述发送单元111只有在定时器减到0之后才发送数据，如果在定时器计数过程中有新的控制帧，则按重新设置的参数设置定时器(如果新的定时参数为0则提前取消暂停)。
与所述发送单元111和接收单元112连接的介质独立接口115用于与所述物理接口收发器12协商传输速率，和确定将通信数据输入到介质物理接口收发器和/或输出至外部存储器。具体地，所述介质独立接口115包括：
时钟生成部用于根据***时钟和***设置中的分频系数来产生所述独立管理接口115的时钟信号。例如，利用本***中外部25MHz晶振作为基准时钟信号，利用分频倍频来产生千兆时钟信号125MHz。
移位寄存器用于将所述发送单元发送的并行的通信数据转换为串行的通信数据，并将转换后的串行的通信数据写入所述介质物理接口收发器，和对PHY的状态信息进行读取操作时，将从对介质物理接口收发器的读取到的串行的通信数据转换为并行的通信数据。
输入输出控制部用于确定通信数据是出于输出状态，还是输入状态，以便所述移位寄存器执行写入操作和读取操作。具体地，当通信数据处于输出状态时，移位寄存器输出的串行的通信数据经过时钟同步后发送到PHY12；当通信数据处于输入状态时，移位寄存器将数据线上的串行数据转换为并行数据。
在本实施例中，每一路控制器11都包括上述的发送单元111、接收单元112、监测单元113、数据控制单元114、及介质独立接口115。通过控制器11代替MAC芯片。
在本实施例中，所述千兆PHY芯片12包括1.0V，1.8V，3.3V三组供电电路121，25MHz时钟电路122，滤波电路123。25M时钟电路为千兆PHY芯片提供基准时钟，由PHY芯片在此基础上生成125M时钟为千兆以太网通讯提供时钟。
每一千兆网络接口13与网络变压器14相配合，网络变压器能够实现电气隔离，消除噪声，提高通讯稳定性。
综上所述，本发明所述多路以太网通信***通过FPGA内部的输入输出接口来实现MAC接口，由于FPGA可实现任何电路的灵活性，在不超过FPGA的I/O口数量情况下可实现任意数量的MAC接口，在多路以太网通讯中具有明显的优势。整体方案灵活多变，通讯稳定，能够并行多路千兆以太网通讯，具有较强的实际应用能力。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (5)

1.一种多路以太网通信***，其特征在于，与外部存储器连接，所述多路以太网通信***包括：
N个物理接口收发器，其中，N大于等于2；
每一路物理接口收发器连接到对应的网络接口；及
集成在FPGA芯片上的N个控制器；N个控制器与N个物理接口收发器一一对应连接；
其中，所述控制器包括：
发送单元，用于从所述外部存储器中读取通信数据，并经与之对应的物理接口收发器转发至网络上；
接收单元，用于经由与之对应的物理接口收发器接收源于所述网络的通信数据，并将所接收的通信数据处理为符合所述外部存储器要求的通信数据，将符合所述外部存储器要求的通信数据写入所述外部存储器；
监测单元，用于监测通信数据在发送和接收通信数据过程中所述通信数据的发送状态信息和接收状态信息；所述通信数据的发送状态信息包括超过重试限制值、发送滞后冲突时间、和/或发送延迟时间，其中，超过重试限制值指由于冲突造成的重试次数超过额定值；发送滞后冲突时间指发送过程中检测到的冲突信号超过规定时间；发送延迟时间指由于在发送通信数据之前检测到网络信道忙而产生的延迟发送通信数据的时间；所述通信数据的接收状态信息包括接收错误或无效、滞后冲突信号、帧长度异常和/或接收溢出数据，其中，滞后冲突信号指接收过程检测到滞后冲突信号；帧长度异常为接收到的数据帧大于最大数据帧的帧长或小于最小数据帧的帧长；接收溢出数据为接收单元来不及处理接收到的通信数据；
数据控制单元，与所述发送单元和接收单元连接，所述数据控制单元包括：
发送控制部，用于在接收到独立管理接口发送的控制发送通信数据的控制请求时，控制所述发送单元所发送的通信数据；当主机接口来不及处理接收到的数据时，会向独立管理接口发送一个控制请求，收到控制请求后通过发送控制部发出控制帧到控制帧专用地址或者目的端的MAC地址来使得发送暂停；控制请求在发送控制部发送完当前帧之后才会处理，以达到不会打断数据传输过程；
接收控制部，用于在接收到所述独立管理接口发送的控制接收通信数据的控制请求时，控制所述接收单元所接收的通信数据；当接收控制部检测到控制请求时，会设置状态通知MAC，并根据控制帧的参数设置定时器；所述发送单元只有在定时器减到0之后才发送数据，如果在定时器计数过程中有新的控制帧，则按重新设置的参数设置定时器。
2.根据权利要求1所述的多路以太网通信***，其特征在于：
所述数据控制单元用于与所述物理接口收发器协商传输速率；独立管理接口确定将通信数据输入到介质物理接口收发器和/或输出至外部存储器的工作模式。
3.根据权利要求2所述的多路以太网通信***，其特征在于：所述独立管理接口包括：
时钟生成部，用于产生所述独立管理接口的时钟信号；
移位寄存器，用于将所述发送单元发送的并行的通信数据转换为串行的通信数据，并写入所述介质物理接口收发器，和将从对介质物理接口收发器的读取到的串行的通信数据转换为并行的通信数据；
输入输出控制部，用于确定通信数据是出于输出状态，还是输入状态，以便所述移位寄存器执行写入操作和读取操作。
4.根据权利要求3所述的多路以太网通信***，其特征在于：所述发送单元还用于接收通信数据的开始标志和结束标志，将所述通信数据的开始标志和结束标志，及从所述外部存储器中读取通信数据进行封装，并根据与其对应的物理接口收发器提供的载波侦听信号和冲突检测信号，在所述网络的网络信道处理空闲状态时，将封装的通信数据通过所述独立管理接口发送至所述网络。
5.根据权利要求3所述的多路以太网通信***，其特征在于：所述接收单元还用于将所述独立管理接口发送的并行的通信数据转换为字节数据，并对字节数据进行地址检测，CRC检验，协议判断后，将符合所述外部存储器要求的通信数据发送至所述外部存储器。
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