CN105262789A - 基于fpga的mac层到mac层通信***及控制方法 - Google Patents
基于fpga的mac层到mac层通信***及控制方法 Download PDFInfo
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Abstract
本发明提供了一种基于FPGA的MAC层到MAC层通信***及控制方法，***包括：PHY桥模块通过MDIO接口与ax88772b芯片相连，MAC内核模块通过RMII接口与ax88772b芯片相连；PHY桥模块向ax88772b芯片发送控制和状态命令；MII接口模块实现MII到RMII的转换，并实现通信接口逻辑与AX88772B的通信。方法包括：网络终端设备通过亚信公司自带的管理软件识别ax88772b芯片并配置为MAC模式；FPGA通过PHY桥向ax88772b芯片发送指令；MAC内核模块实现与ax88772b芯片的交叉互联。本发明省掉了网络架构的物理层，实现了MAC层与MAC层的相互通信。
Description
技术领域
本发明涉及网络数据链路层通信技术领域，尤其涉及一种基于FPGA的MAC层到MAC层通信***及控制方法。
背景技术
在网络通信中，一般采用OSI(OpenSystemInterconnection)七层模型进行通信。参考模型是国际标准化组织制定的一个用于计算机或通信***间互联的标准体系。OSI七层模型包括物理层(PHY)、数据链路层(MAC)、网络层、传输层、会话层、表示层和应用层。
PHY是物理接口收发器，它实现物理层。IEEE-802.3标准定义了以太网PHY。它符合IEEE-802.3k中用于10BaseT(第14条)和100BaseTX(第24条和第25条)的规范。
MAC就是媒体接入控制器。以太网MAC由IEEE-802.3以太网标准定义。它实现了一个数据链路层。最新的MAC同时支持10/100/1000Mbps速率。通常情况下，它实现介质独立(MII/RMII/GMII/RGMII)接口，同行业标准的PHY器件实现连接。
网络通信数据必须通过PHY到达MAC，才能进行下一步各层次的通信，PHY和MAC是网卡的主要组成部分，所以对网络通信一般来说PHY是必须具备的。
但是PHY实现一般用网口连接器(RJ-45插口)。PHY芯片还需要其它元件，因为虽然PHY提供绝大多数模拟支持，但在一个典型实现中，仍需外接6、7只分立元件及一个局域网绝缘模块。
一般设计中网络通信都采用网卡对网卡的形式进行传输数据。如果FPGA端实现网络数据通信的话需要PCB板上布置了能实现PHY+MAC功能的网卡芯片(DM9000)、网络变压器及相关的阻容件，同时需要实现对DM9000芯片的驱动和初始化。这样的设计不仅需要增加成本，而且需要一大片印制板空间来放置PHY部分，而且软件开发难度和工作量都很大，在实际开发中不能满足用户端板卡小型化，低功耗，低成本等要求，急需加以改进提升。
发明内容
本发明提供了一种基于FPGA的MAC层到MAC层通信***及控制方法，本发明以数据链路层为网络通信最底层，实现了数据交换，不仅缩小了用户端板卡的体积，而且降低了功耗和生产制造成本，详见下文描述：
一种基于FPGA的MAC层到MAC层通信***，所述通信***包括：FPGA端控制电路，所述通信***还包括：前端应用***、ax88772b芯片和网络终端设备；
所述前端应用***、所述FPGA端控制电路、所述ax88772b芯片和所述网络终端设备依次电连接；
所述FPGA端控制电路包括：PHY桥模块和MII接口模块；
所述PHY桥模块通过MDIO接口与所述ax88772b芯片相连，所述MII接口模块通过RMII接口的TX接口和RX接口，与所述ax88772b芯片相连；
所述PHY桥模块向所述ax88772b芯片发送控制或状态命令；MII接口模块实现MII到RMII的转换。
所述FPGA端控制电路还包括：MAC核模块，
所述MAC核模块用于实现数据链路层的功能；
所述MAC核模块通过ETMACIPCore与所述MII接口模块实现通信。
所述FPGA端控制电路还包括：存储转发模块，
所述存储转发模块用于实现不同字节数据的跨时域传输。
所述FPGA端控制电路还包括：逻辑控制模块，
所述逻辑控制模块用于数据帧的拆分和处理。
一种基于FPGA的MAC层到MAC层通信控制方法，所述控制方法包括以下步骤：
ax88772b芯片与网络终端设备相连接，网络终端设备识别ax88772b芯片，并将ax88772b芯片配置为MAC模式；
FPGA向ax88772b芯片发送指令，该指令用于传输ax88772b芯片、网络终端设备之间处于连接状态；
网络终端设备显示已连接状态；
FPGA通过MAC核模块、MII接口模块，实现FPGA的RMII接口与ax88772b芯片的RMII接***叉互联，进而实现MAC层与MAC层的相互通信。
所述FPGA的RMII接口与ax88772b芯片的RMII接***叉互联具体为：
FPGA的RMII接口中的TX接口、与ax88772b芯片的RMII接口中的RX接口连接；
FPGA的RMII接口中的RX接口、与ax88772b芯片的RMII接口中的TX接口连接。
本发明提供的技术方案的有益效果是：本发明通过巧妙地设计，省掉了七层网络架构的物理层，借助xilinxETMACIPcore，采用数据链路层为网络通信最底层，以MACtoMAC的网络通信方式实现了FPGA和ax88772b数据交换，从而完成数据在网络终端设备和FPGA之间的数据通信。在保持网络协议的基础上通过提高***程序集成度，控制更加集中，逻辑处理更加明显，开发难度降低，出错概率相对减小。同时，该设计不仅完成了节省PCB板卡面积，减少电量消耗的设计要求，而且降低了生产制造成本。
附图说明
图1为基于FPGA的MAC层到MAC层通信***模型的示意图；
图2为一种基于FPGA的MAC层到MAC层通信***的模块框图；
图3为一种基于FPGA的MAC层到MAC层通信***的应用框图；
图4为一种基于FPGA的MAC层到MAC层通信控制方法的数据收发流程图。
附图中，各标号所代表的部件列表如下：
1：前端应用***；2：FPGA端控制电路；
3：ax88772b芯片；4：网络终端设备；
21：PHY桥模块；22：MII接口模块；
23：MAC核模块；24：存储转发模块；
25：逻辑控制模块。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面对本发明实施方式作进一步地详细描述。
实施例1
图1为基于FPGA的MAC层到MAC层通信***模型的示意图，下面结合图2对本发明实施例提供的一种基于FPGA的MAC层到MAC层通信***进行详细描述，详见下文描述：
参见图2，该通信***包括：前端应用***1、FPGA端控制电路2、ax88772b芯片3和网络终端设备4。前端应用***1、FPGA端控制电路2、ax88772b芯片3和网络终端设备4依次电连接。
FPGA端控制电路2包括：PHY桥模块21、MII接口模块22、MAC核模块23、存储转发模块24和逻辑控制模块25。
PHY桥模块21通过MDIO(管理数据输入输出)接口与ax88772b芯片3相连，MII接口模块22通过RMII接口的TX接口和RX接口，与ax88772b芯片3相连。
PHY桥模块21通过其内部的Host寄存器，向ax88772b芯片3发送控制或状态命令，完成模仿PHY的作用。
MII接口模块22实现MII接口，并实现MII到RMII的转换，以适应ax88772b芯片3的外部接口需要。
MAC核模块23用来实现数据链路层的功能。
逻辑控制模块25完成从数据包接收，到数据包发送出去，整个时间段的逻辑处理。包括数据帧的拆分和处理，还包括：接口的转换，时序的对齐等逻辑，对内部其他功能实现的同步控制等。
存储转发模块24实现功能由若干个fifo组成及读写逻辑组成，完成不同字节数据的，跨时域的数据传输。存储转发模块24的实现功能还包括接收状态机和发送状态机的控制。
接收状态机解决的问题：如何获取ax88772b芯片3的数据；如何将获取到的数据写到MAC核里；如何将MAC核处理好的数据写到fifo里。发送状态机解决的问题：如何将fifo中的数据写到MAC核里；如何将MAC核处理好的数据读出来；如何将数据传送给ax88772b芯片3。
MII(MediumIndependentInterface)即媒体独立接口。它是IEEE-802.3定义的以太网行业标准。它包括一个数据接口，以及一个MAC和PHY之间的管理接口。数据接口包括分别用于发送器和接收器的两条独立信道。每条信道都有自己的数据、时钟和控制信号。MII数据接口总共需要16个信号。管理接口是个双信号接口：一个是时钟信号，另一个是数据信号。通过管理接口，上层能监视和控制PHY。MII标准接口用于连接EthernetMAC-block与PHY。“介质无关”表明在不对MAC硬件重新设计或替换的情况下，任何类型的PHY设备都可以正常工作。
RMII(ReducedMII)是简化的MII接口，在数据的收发上它比MII接口少了一倍的信号线，一般要求是50兆的总线时钟。RMII一般用在多端口的交换机，它不是每个端口安排收、发两个时钟，而是所有的数据端口公用一个时钟用于所有端口的收发，节省了不少的端口数目。RMII的一个端口要求7个数据线，比MII少了一倍，所以交换机能够接入多一倍数据的端口。和MII一样，RMII支持10兆和100兆的总线接口速度。
下面对MII信号的功能特性进行详细描述：
TX_CLK(transmitclock)：TX_CLK是一个连续的时钟信号(即***启动，该信号就一直存在)，它是TXEN，TXD，andTXER(信号方向为从RS到PHY)的参考时钟，TXCLK由PHY驱动TXCLK的时钟频率是数据传输速率的25％，偏差+-100ppm。
RXCLK：它与TXCLK具有相同的要求，所不同的是它是RX_DV，RXD，andRX_ER(信号方向是从PHY到RS)的参考时钟。RX_CLK同样是由PHY驱动，PHY可能从接收到的数据中提取时钟RX_CLK，也有可能从一个名义上的参考时钟(如theTX_CLKreference)来驱动RX_CLK。
TXD(transmitdata)：TXD由RS驱动，同步于TX_CLK，在TX_CLK的时钟周期内，并且TX_EN有效，TXD上的数据被PHY接收，否则TXD的数据对PHY没有任何影响。
TX_ER(transmitcodingerror)：TX_ER同步于TX_CLK，在数据传输过程中，如果TX_ER有效超过一个时钟周期，并且此时TX_EN是有效的，则数据通道中传输的数据是无效的，没用的。当TX_ER有效并不影响工作在10Mb/s的PHY或者TX_EN无效时的数据传输。在MII接口的连线中，如果TX_ER信号线没有用到，必须将它下拉接地。
RX_DV(ReceiveDataValid)：RX_DV同步于RX_CLK，被PHY驱动，它的作用如同于发送通道中的TX_EN，不同的是在时序上稍有一点差别：为了让数据能够成功被RS接收，要求RXD_DV有效的时间必须覆盖整个FRAME的过程。
RXD(receivedata)：RXD由RS驱动，同步于RX_CLK，在RX_CLK的时钟周期内，并且RX_DV有效，RXD上的数据被RS接收，否则RXD的数据对RS没有任何影响。
RX_ER(receiveerror)：RX_ER同步于RX_CLK，其在RX通道中的作用类似于TX_ER对于TX通道数据传输的影响。
CRS(carriersense)：CRS不需要同步于参考时钟，只要通道存在发送或者接收过程，CRS就需要有效。半双工模式信号有效，全双工模式信号无效。
COL(collisiondetected)，COL不需要同步于参考时钟。半双工模式信号有效，全双工模式信号无效。
另外，还有MII接口的ManagementInterface：MDC和MDIO。通过它，控制芯片可以访问PHY的寄存器(前面100M物理层芯片中介绍的寄存器组，但不仅限于100M物理层芯片，10M物理层芯片也可以拥有这些寄存器)，并通过这些寄存器来对物理层芯片进行控制和管理。
MDC：管理接口的时钟。它是由控制器驱动，与TX_CLK和RX_CLK无任何关系。
MDIO：用来传送MAC层的控制信息和物理层的状态信息。它是一根双向的数据线。因MDIO在某个时钟周期内会空闲，呈高阻状态，故使用时须将其上拉。
RMII是一种简化的MII接口，对于100M线速，MII的速率是25M，RMII则是50M。RMII用于传输以太网包，在RMII接口是2bit的，在以太网的PHY里需要做串并转换、编解码等才能在双绞线和光纤上进行传输，其帧格式遵循如下：
IEEE802.3(10M)/IEEE802.3u(100M)/IEEE802.1q(VLAN)。
本发明实施例对各器件的型号除做特殊说明的以外，其他器件的型号不做限制，只要能完成上述功能的器件均可。
综上所述，通过本发明的实施，实现了FPGA独立的对数据收发及加工处理，而且PCB板上省掉了DM9000、网络变压器及相关的阻容件等，节省了一大片印制板空间。
实施例2
一种基于FPGA的MAC层到MAC层数据通信实现方法，参见图4，该方法包括以下步骤：
101：ax88772b芯片3通过usb接口与网络终端设备4相连接，网络终端设备4通过内部的驱动(通过亚信公司自带的管理软件，具体实现时，还可以为其他的软件，本发明实施例对此不做限制)自动识别ax88772b芯片3；
102：将ax88772b芯片3配置为MAC模式；
103：FPGA通过MDIO协议接口向ax88772b芯片3发送指令，该指令用于传输ax88772b芯片3、网络终端设备4之间处于连接状态；
即，用于向ax88772b芯片3发送“伪造的PHY已经连接好”的状态信息指令，此指令会使FPGA和网络终端设备之间处于连接状态。
104：网络终端设备4显示已连接状态；
105：FPGA通过MAC核模块23、MII接口模块22，实现FPGA的RMII接口与ax88772b芯片3的RMII接***叉互联，进而实现MAC层与MAC层的相互通信。
其中，FPGA的RMII接口与ax88772b芯片3的RMII接***叉互联具体为：FPGA的RMII接口中的TX接口、与ax88772b芯片3的RMII接口中的RX接口连接；FPGA的RMII接口中的RX接口、与ax88772b芯片3的RMII接口中的TX接口连接。
FPGA的MAC核模块23通过ETMACIPCore与MII接口模块22实现通信，MII接口模块22实现MII接口到RMII接口的转换。
综上所述，本发明实施例通过上述的步骤101-步骤105，实现了基于FPGA的MAC层到MAC层数据通信，节省了对DM9000的驱动代码、以及MCU对DM9000的初始化代码，***集成度更高，使得FPGA的控制更加集中，逻辑处理更加明显，出错概率相对减小。
实施例3
下面结合具体的附图对实施例2中的方案进行详细描述，详见下文描述：
201：ax88772b芯片3通过usb接口与网络终端设备4相连，网络终端设备4识别ax88772b芯片3并加载对应的驱动程序；
202：网络终端设备4通过usb接口发送配置MAC模式指令信息至ax88772b芯片3，设置ax88772b芯片3的MAC/PHY桥为MAC模式；
203：逻辑控制模块25发送网络连接指令至存储转发模块24；
204：存储转发模块24发送网络连接指令至PHY桥21模块；
205：PHY桥模块21通过MDIO协议接口发送网络连接指令至ax88772b芯片3，ax88772b芯片3完成网络连接确认；
206：ax88772b芯片3通过USB接口发送网络连接确认网络终端设备4；
207：网络完成连接，发送数据时进入步骤108，接收数据时进入步骤113；
208：逻辑控制模块25接收到前端应用***1发送的数据包，将数据包转发至存储转发模块24；
209：存储转发模块24将数据包发送至MAC核心模块23；
210：MAC核心模块23通过MACIPcore将数据包发送至MII接口模块22；
211：MII接口模块22通过RMII接口将数据包发送至ax88772b芯片3；
212：ax88772b芯片3通过USB接口将数据包发送给网络终端设备4；
213：网络终端设备4通过USB接口将数据包发送至ax88772b芯片3；
214：ax88772b芯片3通过RMII接口将数据包发送至MII接口模块22；
215：MII接口模块22通过将数据包发送至MAC核心模块23；
216：MAC核心模块23将数据包发送至存储转发模块24；
217：存储转发模块24将数据包发送至逻辑控制模块25；
218：逻辑控制模块25将数据包发送至前端应用***1。
具体实现时，本发明实施例对网络终端设备4不做限制，可以为PC机或PAD，本发明实施例优选为E人E本-T8款设备。
综上所述，本发明实施例通过上述的步骤201-步骤218，实现了基于FPGA的MAC层到MAC层数据通信，节省了对DM9000的驱动代码、以及MCU对DM9000的初始化代码，***集成度更高，使得FPGA的控制更加集中，逻辑处理更加明显，出错概率相对减小。
本领域技术人员可以理解附图只是一个优选实施例的示意图，上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (6)
1.一种基于FPGA的MAC层到MAC层通信***，所述通信***包括：FPGA端控制电路，其特征在于，所述通信***还包括：前端应用***、ax88772b芯片和网络终端设备；
所述前端应用***、所述FPGA端控制电路、所述ax88772b芯片和所述网络终端设备依次电连接；
所述FPGA端控制电路包括：PHY桥模块和MII接口模块；
所述PHY桥模块通过MDIO接口与所述ax88772b芯片相连，所述MII接口模块通过RMII接口的TX接口和RX接口，与所述ax88772b芯片相连；
所述PHY桥模块向所述ax88772b芯片发送控制或状态命令；MII接口模块实现MII到RMII的转换。
2.根据权利要求1所述的一种基于FPGA的MAC层到MAC层通信***，其特征在于，所述FPGA端控制电路还包括：MAC核模块，
所述MAC核模块用于实现数据链路层的功能；
所述MAC核模块通过ETMACIPCore与所述MII接口模块实现通信。
3.根据权利要求1所述的一种基于FPGA的MAC层到MAC层通信***，其特征在于，所述FPGA端控制电路还包括：存储转发模块，
所述存储转发模块用于实现不同字节数据的跨时域传输。
4.根据权利要求1所述的一种基于FPGA的MAC层到MAC层通信***，其特征在于，所述FPGA端控制电路还包括：逻辑控制模块，
所述逻辑控制模块用于数据帧的拆分和处理。
5.一种基于FPGA的MAC层到MAC层通信控制方法，其特征在于，所述控制方法包括以下步骤：
ax88772b芯片与网络终端设备相连接，网络终端设备识别ax88772b芯片，并将ax88772b芯片配置为MAC模式；
FPGA向ax88772b芯片发送指令，该指令用于传输ax88772b芯片、网络终端设备之间处于连接状态；
网络终端设备显示已连接状态；
FPGA通过MAC核模块、MII接口模块，实现FPGA的RMII接口与ax88772b芯片的RMII接***叉互联，进而实现MAC层与MAC层的相互通信。
6.根据权利要求5所述的一种基于FPGA的MAC层到MAC层通信控制方法，其特征在于，所述FPGA的RMII接口与ax88772b芯片的RMII接***叉互联具体为：
FPGA的RMII接口中的TX接口、与ax88772b芯片的RMII接口中的RX接口连接；
FPGA的RMII接口中的RX接口、与ax88772b芯片的RMII接口中的TX接口连接。
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