CN105406998A - 基于fpga的双冗余千兆以太网介质访问控制器ip核 - Google Patents

基于fpga的双冗余千兆以太网介质访问控制器ip核 Download PDF

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Abstract

本发明属于以太网技术领域，具体涉及一种基于FPGA的双冗余千兆以太网介质访问控制器IP核。所述IP核以单路以太网介质访问控制器IP核为基础，包含物理层接口模块、时钟管理模块、数据接收模块、数据发送模块、流量控制模块及双冗余网络管理等，以硬件切换模式代替原有的上层驱动程序控制切换模式。由于双冗余网络切换过程无需上层驱动程序干预，切换时间仅取决于FPGA的控制时钟周期及双冗余网络模块的控制逻辑，通过合理配置控制时钟并优化控制逻辑，可将双冗余网络切换时间由60～100ms降低至1～5ms，并显著提高双冗余以太网介质访问控制器的稳定性及可靠性。

Description

基于FPGA的双冗余千兆以太网介质访问控制器IP核
技术领域
本发明属于以太网技术领域，具体涉及一种基于FPGA的双冗余千兆以太网介质访问控制器IP核。
背景技术
以太网传输技术具有互联方式简单、网络架构灵活、成本低廉、传输模式多样及传输速率高等特点，经过多年的发展在军事和民用领域都得到了广泛的应用。目前，以太网技术仍然处于不断发展之中，高可靠性、高速性及实时性以太网技术已经成为目前研究的热点，在此背景下，双冗余以太网技术应运而生。在双冗余网络中，每个网络节点都采用双冗余网卡，外出2条链路分别接入两台交换机，为了不改变上层应用程序，2路网卡必须使用同一个介质访问控制地址及IP地址，计算机运行时，一路网卡进行网络通信，另外一路作为备份，在当前链路出现故障时，可以将网络通信切换到备用链路上。由于在整个以太网络中，大多故障出现在物理链路层，所以双冗余网卡自然成为双冗余网络的核心部件，其运行稳定性及切换速度等技术指标直接将影响双冗余网络的性能。
通常情况下，双冗余千兆以太网介质访问控制器包含2路独立的以太网介质访问控制器(MAC)和2路独立的物理层接口芯片(PHY。)在双冗余工作模式下，同一时刻只允许一路以太网介质访问控制器正常工作，另一路在做好初始化工作后，处于备份状态。当工作中的以太网链路出现故障时，要通过上层驱动程序将故障链路卸载，然后将处于热备份状态的以太网介质访问控制器进行挂载。由于采用的进口的以太网介质访问芯片对外提供的网络链路状态寄存器有限，致使以太网链路无法实现硬件切换，只能由驱动程序完成的，链路切换时间取决于处理器性能、驱动程序优化程度及以太网介质访问控制器状态寄存器的查询方式等因素，使得以太网链路切换时间较长，通常在60～100ms，造成瞬时丢包率明显提高，严重影响了以太网的可靠性，在舰载、航空及航天等对可靠性要求较高的领域是无法忍受的。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是：为解决上述双冗余以太网工作模式的弊端，如何提供一种基于FPGA的双冗余千兆以太网介质访问控制器IP核。
(二)技术方案
为解决上述技术问题，本发明提供一种基于FPGA的双冗余千兆以太网介质访问控制器IP核，其包括：PHY接口模块、时钟管理模块、数据接收模块、数据发送模块、流量控制模块、发送数据缓存/接收数据缓存模块、GMII/MII管理模块、冗余管理模块；其中，
(1)PHY接口模块：由于所适用的MAC控制器需要工作在10M/100M/1000M模式下，所述PHY接口模块用于将不同模式下的数据位宽统一为8位；
所述PHY接口模块还用于在冗余管理模块的控制下进行PHY芯片中的两路通道选择和切换；上电工作后只有一路工作，另一路作为备份；工作中的一路出现链路故障、断开，在冗余管理模块的控制下进行链路的切换；
(2)时钟管理模块：去用于根据IEEE802.3协议对MII/GMII接口的规定，在10M/100M工作模式下，由PHY层提供给MAC发送时钟和接收时钟，频率分别为在10M模式下为2.5MHz，在100M模式下为25MHz；在1000M模式下，接收时钟仍由PHY层提供，速率提高到125M；而发送时钟由MAC层提供，速率也为125M，同时MAC层通过GMII接口的GTX_CLK信号将此发送时钟提供给物理层芯片；其中，所述时钟是主机通过GMII/MII管理模块读取PHY芯片的工作速率模式，然后通过配置***的寄存器来设置MAC控制器工作在与物理层一致的模式；
(3)数据接收模块：其用于接收数据帧，具体实现：1)识别前导码和帧起始定界符，检测帧边界；2)单播/组播/广播地址过滤，检测合法的PAUSE帧；3)对数据帧进行CRC校验；4)对数据帧进行长度检查；5)将合法帧移除前导码、帧起始定界符并且自动卸载填充、CRC字段后交给上层；6)接收结束后向上层报告帧接收状态；
(4)数据发送模块：其用于从发送缓存中以字节为单位获取待发送帧数据，按照802.3协议要求，为其添加前导码、帧起始定界符并自动***CRC校验码，当帧的长度小于最小帧的时候自动***填充字段，然后将数据帧以字节为单位发送给PHY接口模块；同时，该模块响应发送过程中的各种异常情况，并且在发送结束后将此帧的发送状态报告给上层；另外，发送过程中发生错误时，数据发送模块通过预设定的信号将错误告知物理层；
(5)流量控制模块：其用于完成10M/100M/1000M全双工模式下的流量控制；所述流量控制模块由发送流量控制模块和接收流量控制模块两部分组成；接收流量控制模块用于检测并接收PAUSE帧，并且在帧校验无误后，提取出PAUSE帧中的暂停时间参数，根据该暂停时间参数的值执行相应时间长度的帧暂停发送操作；发送流量控制模块的用于在上层发起流量控制请求时，产生流量控制帧并交给数据发送模块发出，使目的主机暂停发送帧；
(6)发送数据缓存/接收数据缓存模块：发送数据缓存/接收数据缓存模块，也称为MAC控制器缓存，其用于对接收帧和待发送帧进行队列管理和存储管理；MAC控制器内部集成有一定大小的存储资源，用来存放待发送的帧和接收到的帧；发送数据缓存/接收数据缓存模块用于对这些存储资源进行分配、释放，并管理每个帧的存储信息；
(7)GMII/MII管理模块：所述GMII/MII管理模块用于控制MAC与外部PHY之间的接口，用于对PHY进行配置并读取其状态信息；该MAC与外部PHY之间的接口由时钟信号和双向数据信号组成；
(8)冗余管理模块：802.3协议在PHY内部定义了可以由MAC管理访问的寄存器组，用于在MAC和PHY之间交换管理信息；802.3协议规定每个PHY最多可以支持32个16位宽的寄存器，并对0～15号寄存器的内容做了详细的规定；其中，对应控制寄存器的0号寄存器、对应状态寄存器的1号寄存器组成基本寄存器集，所有支持MII、GMII接口的PHY都设置为支持该基本寄存器集；
切换模式如下：PHY芯片状态寄存器中有一位LinkStatus表示链路状态；当链路建立正常运行时，该位为1，链路发生故障或链路断开时，该位变为0；当状态寄存器发生改变时，PHY芯片通过GMII/MII接口送来的数据有错误指示；此时通过MDIO读取状态寄存器，若LinkStatus为0表示链路出现问题，需要切换；冗余管理模块控制PHY接口模块进行链路切换；
在实际应用过程中，将所述双冗余千兆以太网介质访问控制器IP核配置在FPGA中，通过PCI/PCI-E总线接与主处理模块互联，外接两块PHY芯片，构成双冗余网卡，布置在双冗余网络中即可。
(三)有益效果
为解决上述双冗余以太网工作模式的弊端，本发明提供了一种基于FPGA的双冗余千兆以太网介质访问控制器IP核，其利用硬件切换模式代替原有的驱动程序控制切换模式，以著提高双冗余以太网的稳定性及可靠性。
附图说明
图1为双冗余千兆以太网介质访问控制器IP核结构框图。
具体实施方式
为使本发明的目的、内容、和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
为解决现有技术的问题，本发明提供一种单路介质访问控制器(MediaAccessController,MAC)IP核，其是按照以太网IEEE802.3协议规定的数据链路层的子层中提供与介质访问控制方式有关的协议编写的，在以太网中使用载波侦听多路访问和冲突检测(CSMA/CD)机制。发送数据时，将从逻辑链路控制层(LLC)接收的数据组装成带MAC地址和差错校验字段的数据帧；接收数据时对物理层比特流拆帧，并完成地址识别和差错校验。
本发明所提供的双冗余千兆以太网介质访问控制器IP核以上述单路介质访问控制器IP为基础，包含物理层(PHY)接口模块、时钟管理模块、数据接收模块、数据发送模块、流量控制模块、发送数据缓存、接收数据缓存模块、GMII/MII管理模块及冗余管理模块等。两路PHY芯片对应的链路占用一个MAC地址和一个IP地址。冗余管理模块为双冗余千兆以太网介质访问控制器IP核的核心模块，通过对MAC及PHY的链路状态寄存器进行查询，若链路出现故障或断开时，冗余管理模块将控制PHY接口模块实现链路的硬件切换。由于切换过程无需上层驱动软件干预，配套标准的驱动程序即可，无需任何修改。切换时间取决于FPGA的控制时钟周期及冗余管理模块的控制逻辑，通过合理配置控制时钟并优化控制逻辑，链路的切换时间可以控制在1～5m。s
将本发明所提供的双冗余千兆以太网介质访问控制器IP核配置在FPGA中可以实现对进口以太网介质访问控制芯片的替代，实现以太网介质访问控制器的自主可控，与主流双冗余千兆以太网介质访问控制器相比，在切换时间、控制模式及集成度等方面均有显著改善。
实施例
本实施例提供一种基于FPGA的双冗余千兆以太网介质访问控制器IP核，如图1所示，其包括：PHY接口模块、时钟管理模块、数据接收模块、数据发送模块、流量控制模块、发送数据缓存/接收数据缓存模块、GMII/MII管理模块、冗余管理模块；其中，
(1)PHY接口模块：由于所适用的MAC控制器需要工作在10M/100M/1000M模式下，所述PHY接口模块用于将不同模式下的数据位宽统一为8位；
所述PHY接口模块还用于在冗余管理模块的控制下进行PHY芯片中的两路通道选择和切换；上电工作后只有一路工作，另一路作为备份；工作中的一路出现链路故障、断开，在冗余管理模块的控制下进行链路的切换；
(2)时钟管理模块：去用于根据IEEE802.3协议对MII/GMII接口的规定，在10M/100M工作模式下，由PHY层提供给MAC发送时钟和接收时钟，频率分别为在10M模式下为2.5MHz，在100M模式下为25MHz；在1000M模式下，接收时钟仍由PHY层提供，速率提高到125M；而发送时钟由MAC层提供，速率也为125M，同时MAC层要通过GMII接口的GTX_CLK信号将此发送时钟提供给物理层芯片；其中，所述时钟是主机通过GMII/MII管理模块读取PHY芯片的工作速率模式，然后通过配置***的寄存器来设置MAC控制器工作在与物理层一致的模式；
(3)数据接收模块：其用于接收数据帧，具体实现：1)识别前导码和帧起始定界符，检测帧边界；2)单播/组播/广播地址过滤，检测合法的PAUSE帧；3)对数据帧进行CRC校验；4)对数据帧进行长度检查；5)将合法帧移除前导码、帧起始定界符并且自动卸载填充、CRC字段后交给上层；6)接收结束后向上层报告帧接收状态；
(4)数据发送模块：其用于从发送缓存中以字节为单位获取待发送帧数据，按照802.3协议要求，为其添加前导码、帧起始定界符并自动***CRC校验码，当帧的长度小于最小帧的时候自动***填充字段，然后将数据帧以字节为单位发送给PHY接口模块；同时，该模块会响应发送过程中的各种异常情况，并且在发送结束后将此帧的发送状态报告给上层；另外，发送过程中发生某些错误时，数据发送模块会通过预设定的信号将错误告知物理层；
(5)流量控制模块：其用于完成10M/100M/1000M全双工模式下的流量控制；所述流量控制模块由发送流量控制模块和接收流量控制模块两部分组成；接收流量控制模块用于检测并接收PAUSE帧，并且在帧校验无误后，提取出PAUSE帧中的暂停时间参数，根据该暂停时间参数的值执行相应时间长度的帧暂停发送操作；发送流量控制模块的用于在上层发起流量控制请求时，产生流量控制帧并交给数据发送模块发出，使目的主机暂停发送帧；
(6)发送数据缓存/接收数据缓存模块：发送数据缓存/接收数据缓存模块，也称为MAC控制器缓存，其用于对接收帧和待发送帧进行队列管理和存储管理；MAC控制器内部一般都会集成有一定大小的存储资源，用来存放待发送的帧和接收到的帧；发送数据缓存/接收数据缓存模块用于对这些存储资源进行分配、释放，并管理每个帧的存储信息；
(7)GMII/MII管理模块：所述GMII/MII管理模块用于控制MAC与外部PHY之间的接口，用于对PHY进行配置并读取其状态信息；该MAC与外部PHY之间的接口由时钟信号和双向数据信号组成；本模块由时钟生成模块、移位寄存器模块和输出控制模块三部分组成；
(8)冗余管理模块：802.3协议在PHY内部定义了可以由MAC管理访问的寄存器组，用于在MAC和PHY之间交换管理信息；802.3协议规定每个PHY最多可以支持32个16位宽的寄存器，并对0～15号寄存器的内容做了详细的规定；其中，对应控制寄存器的0号寄存器、对应状态寄存器的1号寄存器组成基本寄存器集，所有支持MII、GMII接口的PHY都设置为必须支持该基本寄存器集；
典型切换模式如下：PHY芯片状态寄存器中有一位LinkStatus表示链路状态；当链路建立正常运行时，该位为1，链路发生故障或链路断开时，该位变为0；当状态寄存器发生改变时，PHY芯片会通过GMII/MII接口送来的数据有错误指示；此时通过MDIO读取状态寄存器，若LinkStatus为0表示链路出现问题，需要切换；冗余管理模块控制PHY接口模块进行链路切换；
在实际应用过程中，将所述双冗余千兆以太网介质访问控制器IP核配置在FPGA中，可通过PCI/PCI-E总线接与主处理模块互联，外接两块PHY芯片，构成双冗余网卡，布置在双冗余网络中即可。
综上，本发明为一种基于FPGA的双冗余千兆以太网介质访问控制器IP核。所设计IP核以单路以太网介质访问控制器IP核为基础，包含物理层接口模块、时钟管理模块、数据接收模块、数据发送模块、流量控制模块及双冗余网络管理等，以硬件切换模式代替原有的上层驱动程序控制切换模式。由于双冗余网络切换过程无需上层驱动程序干预，切换时间仅取取决于FPGA的控制时钟周期及双冗余网络模块的控制逻辑，通过合理配置控制时钟并优化控制逻辑，可将双冗余网络切换时间由60～100ms降低至1～5ms，并显著提高双冗余以太网介质访问控制器的稳定性及可靠性。将所设计双冗余千兆以太网介质访问控制器IP核配置在FPGA中可以实现对进口以太网介质访问控制芯片的替代，实现以太网介质访问控制器的自主可控。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (1)

1.一种基于FPGA的双冗余千兆以太网介质访问控制器IP核，其特征在于，其包括：PHY接口模块、时钟管理模块、数据接收模块、数据发送模块、流量控制模块、发送数据缓存/接收数据缓存模块、GMII/MII管理模块、冗余管理模块；其中，
(1)PHY接口模块：由于所适用的MAC控制器需要工作在10M/100M/1000M模式下，所述PHY接口模块用于将不同模式下的数据位宽统一为8位；
所述PHY接口模块还用于在冗余管理模块的控制下进行PHY芯片中的两路通道选择和切换；上电工作后只有一路工作，另一路作为备份；工作中的一路出现链路故障、断开，在冗余管理模块的控制下进行链路的切换；
(2)时钟管理模块：去用于根据IEEE802.3协议对MII/GMII接口的规定，在10M/100M工作模式下，由PHY层提供给MAC发送时钟和接收时钟，频率分别为在10M模式下为2.5MHz，在100M模式下为25MHz；在1000M模式下，接收时钟仍由PHY层提供，速率提高到125M；而发送时钟由MAC层提供，速率也为125M，同时MAC层通过GMII接口的GTX_CLK信号将此发送时钟提供给物理层芯片；其中，所述时钟是主机通过GMII/MII管理模块读取PHY芯片的工作速率模式，然后通过配置***的寄存器来设置MAC控制器工作在与物理层一致的模式；
(3)数据接收模块：其用于接收数据帧，具体实现：1)识别前导码和帧起始定界符，检测帧边界；2)单播/组播/广播地址过滤，检测合法的PAUSE帧；3)对数据帧进行CRC校验；4)对数据帧进行长度检查；5)将合法帧移除前导码、帧起始定界符并且自动卸载填充、CRC字段后交给上层；6)接收结束后向上层报告帧接收状态；
(4)数据发送模块：其用于从发送缓存中以字节为单位获取待发送帧数据，按照802.3协议要求，为其添加前导码、帧起始定界符并自动***CRC校验码，当帧的长度小于最小帧的时候自动***填充字段，然后将数据帧以字节为单位发送给PHY接口模块；同时，该模块响应发送过程中的各种异常情况，并且在发送结束后将此帧的发送状态报告给上层；另外，发送过程中发生错误时，数据发送模块通过预设定的信号将错误告知物理层；
(5)流量控制模块：其用于完成10M/100M/1000M全双工模式下的流量控制；所述流量控制模块由发送流量控制模块和接收流量控制模块两部分组成；接收流量控制模块用于检测并接收PAUSE帧，并且在帧校验无误后，提取出PAUSE帧中的暂停时间参数，根据该暂停时间参数的值执行相应时间长度的帧暂停发送操作；发送流量控制模块的用于在上层发起流量控制请求时，产生流量控制帧并交给数据发送模块发出，使目的主机暂停发送帧；
(6)发送数据缓存/接收数据缓存模块：发送数据缓存/接收数据缓存模块，也称为MAC控制器缓存，其用于对接收帧和待发送帧进行队列管理和存储管理；MAC控制器内部集成有一定大小的存储资源，用来存放待发送的帧和接收到的帧；发送数据缓存/接收数据缓存模块用于对这些存储资源进行分配、释放，并管理每个帧的存储信息；
(7)GMII/MII管理模块：所述GMII/MII管理模块用于控制MAC与外部PHY之间的接口，用于对PHY进行配置并读取其状态信息；该MAC与外部PHY之间的接口由时钟信号和双向数据信号组成；
(8)冗余管理模块：802.3协议在PHY内部定义了可以由MAC管理访问的寄存器组，用于在MAC和PHY之间交换管理信息；802.3协议规定每个PHY最多可以支持32个16位宽的寄存器，并对0～15号寄存器的内容做了详细的规定；其中，对应控制寄存器的0号寄存器、对应状态寄存器的1号寄存器组成基本寄存器集，所有支持MII、GMII接口的PHY都设置为支持该基本寄存器集；
切换模式如下：PHY芯片状态寄存器中有一位LinkStatus表示链路状态；当链路建立正常运行时，该位为1，链路发生故障或链路断开时，该位变为0；当状态寄存器发生改变时，PHY芯片通过GMII/MII接口送来的数据有错误指示；此时通过MDIO读取状态寄存器，若LinkStatus为0表示链路出现问题，需要切换；冗余管理模块控制PHY接口模块进行链路切换；
在实际应用过程中，将所述双冗余千兆以太网介质访问控制器IP核配置在FPGA中，通过PCI/PCI-E总线接与主处理模块互联，外接两块PHY芯片，构成双冗余网卡，布置在双冗余网络中即可。
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