CN108230980A - 移位寄存器及其放噪控制方法、栅极驱动电路和显示装置 - Google Patents

移位寄存器及其放噪控制方法、栅极驱动电路和显示装置 Download PDF

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Abstract

本发明公开一种移位寄存器及其放噪控制方法、栅极驱动电路和显示装置，能提高显示效果，该移位寄存器包括：输入单元，分别与信号输入端和上拉节点相连；上拉单元，分别与上拉节点、第一时钟信号端和信号输出端相连；下拉单元，分别与复位信号端、第一电压信号端和信号输出端相连；下拉控制单元，分别与第二时钟信号端、上拉节点、下拉节点和第一电压信号端相连；第一放噪单元，分别与上拉节点、信号输入端、第一电压信号端、输出信号端和补偿节点相连；补偿单元，分别与第一时钟信号端、补偿节点和第一电压信号端相连，用于根据第一时钟信号端提供的时钟信号模拟第一放噪单元中晶体管的阈值电压漂移以对第一放噪单元中晶体管的阈值电压进行补偿。

Description

移位寄存器及其放噪控制方法、栅极驱动电路和显示装置
技术领域
本发明涉及栅极驱动技术领域，特别涉及一种移位寄存器、一种栅极驱动电路、一种显示装置和一种移位寄存器的放噪控制方法。
背景技术
GOA(Gate Driver on Array，阵列基板栅极驱动)电路由于其具有低成本、窄边框、简单加工工艺等优点，近年来在显示行业受到广泛的研究与关注，并在一系列产品中应用。由于GOA电路工作的基本原理是依靠上一行的信号逐行向下传递，因此逻辑电路单元的稳定性在整个GOA电路设计中尤为重要。一旦一行信号因噪音影响而出现不稳定，其就会逐行传递下去，并且产生异常信号放大的可能，从而造成GOA电路提供的驱动信号失真，导致显示装置显示异常。
为了实现GOA电路的放噪功能，通常做法是在GOA电路添加放噪晶体管，例如分别对应GOA电路中移位寄存器的输入端和输出端设置放噪晶体管，并将放噪晶体管的栅极连接到时钟信号端，从而通过将时钟信号直接写入放噪晶体管栅极，实现直接放噪的目的。然而放噪晶体管由于长期受时钟信号的影响，其阈值电压漂移比较严重，从而影响GOA电路的稳定性，影响显示装置的显示效果。
发明内容
本发明旨在至少在一定程度上解决上述技术中的技术问题之一。为此，本发明的一个目的在于提出一种移位寄存器，能够保障栅极驱动电路的稳定输出，提高显示装置的显示效果，此外，其结构简单，较易实现。
本发明的第二个目的在于提出一种栅极驱动电路。
本发明的第三个目的在于提出一种显示装置。
本发明的第四个目的在于提出一种移位寄存器的放噪控制方法。
为达到上述目的，本发明第一方面实施例提出的移位寄存器，包括：输入单元，所述输入单元分别与信号输入端和上拉节点相连，所述输入单元用于在所述信号输入端提供的输入信号的控制下将所述信号输入端的电压写入所述上拉节点；上拉单元，所述上拉单元分别与所述上拉节点、第一时钟信号端和信号输出端相连，所述上拉单元用于在所述上拉节点的电压的控制下将所述第一时钟信号端的电压写入所述信号输出端；下拉单元，所述下拉单元分别与所述复位信号端、所述第一电压信号端、所述上拉节点和所述信号输出端相连，所述下拉单元用于在所述复位信号端的电压的控制下将所述第一电压信号端的电压写入所述信号输出端和所述上拉节点；下拉控制单元，所述下拉控制单元分别与第二时钟信号端、所述上拉节点、下拉节点和所述第一电压信号端相连，所述下拉控制单元用于在所述第二时钟信号端提供的时钟信号的控制下将所述第二时钟信号端的电压写入所述下拉节点，并在所述上拉节点的电压的控制下将所述第一电压信号端的电压写入所述下拉节点；第一放噪单元，所述第一放噪单元分别与所述上拉节点、所述信号输入端、所述第一电压信号端、所述输出信号端和补偿节点相连，所述第一放噪单元用于对所述信号输出端的输出信号进行放噪处理；补偿单元，所述补偿单元分别与所述第一时钟信号端、所述第二时钟信号端、所述补偿节点和所述第一电压信号端相连，所述补偿单元用于根据所述第一时钟信号端和所述第二时钟信号端提供的时钟信号模拟所述第一放噪单元中晶体管的阈值电压漂移以对所述第一放噪单元中晶体管的阈值电压进行补偿，用于使所述第一放噪单元对所述信号输出端的输出信号进行持续放噪。
根据本发明实施例的移位寄存器，通过补偿单元根据第一时钟信号端和第二时钟信号端提供的时钟信号模拟第一放噪单元中晶体管的阈值电压漂移以对第一放噪单元中晶体管的阈值电压进行补偿，由此，能够使第一放噪单元对信号输出端的输出信号进行持续放噪，从而能够保障栅极驱动电路的稳定输出，提高显示装置的显示效果，此外，该移位寄存器结构简单，较易实现。
另外，根据本发明上述实施例提出的移位寄存器还可以具有如下附加的技术特征：
进一步地，所述的移位寄存器，还包括：第二放噪单元，所述第二放噪单元分别与所述下拉节点、所述上拉节点、所述第一电压信号端和所述信号输出端相连，所述第二放噪单元用于在所述下拉节点的电压的控制下根据所述上拉节点的电压对所述信号输出端的输出信号进行放噪处理。
具体地，所述上拉单元包括：第一晶体管，所述第一晶体管的控制极与所述上拉节点相连，所述第一晶体管的第一极与所述信号输出端相连，所述第一晶体管的第二极与所述第一时钟信号端相连；第一电容，所述第一电容的一端作为所述上拉节点，所述第一电容的另一端与所述信号输出端相连。
具体地，所述第一放噪单元包括：第二晶体管，所述第二晶体管的控制极与所述补偿节点相连，所述第二晶体管的第一极与所述第一电压信号端相连，所述第二晶体管的第二极与所述信号输出端相连；第三晶体管，所述第三晶体管的控制极与所述补偿节点相连，所述第三晶体管的第一极与所述上拉节点相连，所述第三晶体管的第二极与所述信号输入端相连。
具体地，所述补偿单元包括：第四晶体管，所述第四晶体管的控制极和第一极与所述补偿节点相连，所述第四晶体管的第二极与所述第二时钟信号端相连；第二电容，所述第二电容的一端与所述补偿节点相连，所述第二电容的另一端与所述第二时钟信号端相连；第五晶体管，所述第五晶体管的控制极和第一极与所述第一时钟信号端相连，所述第五晶体管的第二极与所述补偿节点相连；第六晶体管，所述第六晶体管的控制极与所述第一时钟信号端相连，所述第六晶体管的第一极与所述第一电压信号端相连，所述第六晶体管的第二极与所述第二时钟信号端相连相连。
进一步地，所述第四晶体管、所述第五晶体管和所述第六晶体管的沟道宽长比不同，被配置为在对所述第二电容进行充电时，所述补偿节点的电压大于所述第一放噪单元中晶体管的阈值电压。
具体地，所述第二放噪单元包括：第七晶体管，所述第七晶体管的控制极与所述下拉节点相连，所述第七晶体管的第一极与所述第一电压信号端相连，所述第七晶体管的第二极与所述信号输出端相连；第八晶体管，所述第八晶体管的控制极与所述下拉节点相连，所述第八晶体管的第一极与所述第一电压信号端相连，所述第八晶体管的第二极与所述上拉节点相连。
具体地，所述下拉控制单元包括：下拉节点控制子单元和下拉控制节点控制子单元；所述下拉控制节点控制子单元分别与所述第二时钟信号端、下拉控制节点和所述下拉节点相连，用于在所述第二时钟信号端提供的时钟信号的控制下改变下拉控制节点的电压；所述下拉节点控制子单元分别与所述下拉控制节点、所述上拉节点、所述下拉节点和所述第一电压信号端相连，用于在所述上拉节点和下拉控制节点的控制下改变下拉节点的电压；其中，所述下拉控制节点控制子单元包括第九晶体管和第十晶体管，所述第九晶体管的控制极和第一极与所述第二时钟信号端相连，所述第九晶体管的第二极与所述下拉控制节点相连，所述第十晶体管的控制极与所述下拉控制节点相连，所述第十晶体管的第一极与所述第二时钟信号端相连，所述第十晶体管的第二极与所述下拉节点相连；所述下拉节点控制子单元包括第十一晶体管和第十二晶体管，所述第十一晶体管的控制极与所述上拉节点相连，所述第十一晶体管的第一极与所述第一电压信号端相连，所述第十一晶体管的第二极与所述下拉节点相连，所述第十二晶体管的控制极与所述上拉节点相连，所述第十二晶体管的第一极与所述第一电压信号端相连，所述第十二晶体管的第二极与所述下拉控制节点相连。
具体地，所述下拉单元包括：第十三晶体管，所述第十三晶体管的控制极与所述复位信号端相连，所述第十三晶体管的第一极与所述第一电压信号端相连，所述第十三晶体管的第二极与所述信号输出端相连；第十四晶体管，所述第十四晶体管的控制极与所述复位信号端相连，所述第十四晶体管的第一极与所述第一电压信号端相连，所述第十四晶体管的第二极与所述上拉节点相连。
具体地，所述输入单元包括：第十五晶体管，所述第十五晶体管的控制极与所述信号输入端相连，所述第十五晶体管的第一极与所述上拉节点相连，所述第十五晶体管的第二极与所述第十五晶体管的控制极相连。
为达到上述目的，本发明第二方面实施例提出的栅极驱动电路，包括本发明第一方面实施例提出的移位寄存器。
根据本发明实施例的栅极驱动电路，能够进行稳定的信号输出，从而提高显示装置的显示效果。
为达到上述目的，本发明第三方面实施例提出的显示装置，包括本发明第二方面实施例提出的栅极驱动电路。
根据本发明实施例的显示装置，显示效果较好。
为达到上述目的，本发明第四方面实施例提出的移位寄存器的放噪控制方法，包括：第一阶段，第一时钟信号端输入第一导通电压、第二时钟信号端输入第一关断电压、所述第一电压信号端输入第三电压，通过所述第一时钟信号端输入的第一导通电压对所述补偿单元中的第二电容充电，所述补偿节点的电压为所述第二电容的充电电压，以使所述补偿单元施加至所述第一放噪单元的控制电压大于阈值电压；第二阶段，第一时钟信号端输入第二关断电压、第二时钟信号端输入第二导通电压、所述第一电压信号端输入第三电压，所述第二电容进行放电，直至所述第二电容两端的压差降低至所述阈值电压；第三阶段，第一时钟信号端输入第一导通电压、第二时钟信号端输入第一关断电压、所述第一电压信号端输入第三电压，所述补偿节点的电压为所述第一时钟信号端输入的第一导通电压与所述第二电容两端的压差之和，以使所述补偿单元施加至所述第一放噪单元的控制电压为所述第一导通电压与所述阈值电压之和，实现对所述第一放噪单元中晶体管的阈值电压进行补偿。
根据本发明实施例的移位寄存器的放噪控制方法，通过调节第一时钟信号和第二时钟信号等的电压，使得在第一阶段对补偿单元中的第二电容充电，以使补偿单元施加至第一放噪单元的控制电压大于阈值电压，在第二阶段，第二电容放电至两端的压差为阈值电压，在第三阶段，第一时钟信号端输入第一导通电压，使补偿单元施加至第一放噪单元的控制电压为第一导通电压与阈值电压之和，实现对第一放噪单元中晶体管的阈值电压进行补偿，由此，能够使第一放噪单元对信号输出端的输出信号进行持续放噪，从而能够保障栅极驱动电路的稳定输出，提高显示装置的显示效果。
附图说明
图1为根据本发明实施例的移位寄存器的方框示意图；
图2为根据本发明一个实施例的移位寄存器的方框示意图；
图3为根据本发明另一个实施例的移位寄存器的方框示意图；
图4为根据本发明一个实施例的移位寄存器的电路结构示意图；
图5为根据本发明一个实施例的控制信号的时序图；
图6为根据本发明实施例的栅极驱动电路的方框示意图；
图7为根据本发明实施例的显示装置的方框示意图；
图8为根据本发明实施例的移位寄存器的放噪控制方法的流程图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
下面结合附图来描述本发明实施例的移位寄存器及其放噪控制方法、栅极驱动电路和显示装置。
图1为根据本发明实施例的移位寄存器的方框示意图。
如图1所示，本发明实施例的移位寄存器包括：输入单元10、上拉单元20、下拉单元30、下拉控制单元40、第一放噪单元50和补偿单元60。
其中，输入单元10分别与信号输入端IN和上拉节点PU相连，输入单元10用于在信号输入端IN提供的输入信号的控制下将信号输入端IN的电压写入上拉节点PU；上拉单元20分别与上拉节点PU、第一时钟信号端Clock1和信号输出端OUTN相连，上拉单元20用于在上拉节点PU的电压的控制下将第一时钟信号端Clock1的电压写入信号输出端OUTN；下拉单元30分别与复位信号端Reset、第一电压信号端Vss、上拉节点PU和信号输出端OUTN相连，下拉单元30用于在复位信号端Reset的电压的控制下将第一电压信号端Vss的电压写入信号输出端OUTN和上拉节点PU；下拉控制单元40分别与第二时钟信号端Clock2、上拉节点PU、下拉节点PD和第一电压信号端Vss相连，下拉控制单元40用于在第二时钟信号端Clock2提供的时钟信号的控制下将第二时钟信号端Clock2的电压写入下拉节点PD，并在上拉节点PU的电压的控制下将第一电压信号端Vss的电压写入下拉节点PD；第一放噪单元50分别与上拉节点PU、信号输入端IN、第一电压信号端Vss、输出信号端OUTN和补偿节点COM相连，第一放噪单元50用于对信号输出端OUTN的输出信号进行放噪处理；补偿单元60分别与第一时钟信号端Clock1、第二时钟信号端Clock2、补偿节点COM和第一电压信号端Vss相连，补偿单元60用于根据第一时钟信号端Clock1和第二时钟信号端Clock2提供的时钟信号模拟第一放噪单元50中晶体管的阈值电压漂移以对第一放噪单元50中晶体管的阈值电压进行补偿，用于使第一放噪单元50对信号输出端OUTN的输出信号进行持续放噪。
如图2所示，本发明实施例的移位寄存器还可包括第二放噪单元70，第二放噪单元70分别与下拉节点PD、上拉节点PU、第一电压信号端Vss和信号输出端OUTN相连，第二放噪单元70用于在下拉节点PD的电压的控制下根据上拉节点PU的电压对信号输出端OUTN的输出信号进行放噪处理。
如图3所示，在本发明的一个实施例中，下拉控制单元40包括下拉节点控制子单元41和下拉控制节点控制子单元42。下拉控制节点控制子单元42分别与第二时钟信号端Clock2、下拉控制节点PD_cn和下拉节点PD相连，用于在第二时钟信号端Clock2提供的时钟信号的控制下改变下拉控制节点PD_cn的电压；下拉节点控制子单元41分别与下拉控制节点PD_cn、上拉节点PU、下拉节点PD和第一电压信号端Vss相连，用于在上拉节点PU和下拉控制节点PD_cn的控制下改变下拉节点PD的电压。
在本发明的一个实施例中，移位寄存器可包括M1至M15依次编号的十五个晶体管和两个电容。
如图4所示，上拉单元20可包括第一晶体管M1和第一电容C1。其中，第一晶体管M1的控制极与上拉节点PU相连，第一晶体管M1的第一极与信号输出端OUTN相连，第一晶体管M1的第二极与第一时钟信号端Clock1相连；第一电容C1的一端作为上拉节点PU，第一电容C2的另一端与信号输出端OUTN相连。
第一放噪单元50可包括第二晶体管M2和第三晶体管M3。其中，第二晶体管M2的控制极与补偿节点COM相连，第二晶体管M2的第一极与第一电压信号端Vss相连，第二晶体管M2的第二极与信号输出端OUTN相连；第三晶体管M3的控制极与补偿节点COM相连，第三晶体管M3的第一极与上拉节点PU相连，第三晶体管M3的第二极与信号输入端IN相连。
补偿单元60可包括第四晶体管M4、第二电容C2、第五晶体管M5和第六晶体管M6。其中，第四晶体管M4的控制极和第一极与补偿节点COM相连，第四晶体管M4的第二极与第二时钟信号端Clock2相连；第二电容C2的一端与补偿节点COM相连，第二电容C2的另一端与第二时钟信号端Clock2相连；第五晶体管M5的控制极和第一极与第一时钟信号端Clock1相连，第五晶体管M5的第二极与补偿节点COM相连；第六晶体管M6的控制极与第一时钟信号端Clock1相连，第六晶体管M6的第一极与第一电压信号端Vss相连，第六晶体管M6的第二极与第二时钟信号端Clock2相连。
第二放噪单元70可包括第七晶体管M7和第八晶体管M8。其中，第七晶体管M7的控制极与下拉节点PD相连，第七晶体管M7的第一极与第一电压信号端Vss相连，第七晶体管M7的第二极与信号输出端OUTN相连；第八晶体管M8的控制极与下拉节点PD相连，第八晶体管M8的第一极与第一电压信号端Vss相连，第八晶体管M8的第二极与上拉节点PU相连。
下拉控制节点控制子单元42包括第九晶体管M9和第十晶体管M10，第九晶体管M9的控制极和第一极与第二时钟信号端Clock2相连，第九晶体管M9的第二极与下拉控制节点PD_cn相连，第十晶体管M10的控制极与下拉控制节点PD_cn相连，第十晶体管M10的第一极与第二时钟信号端Clock2相连，第十晶体管M10的第二极与下拉节点PD相连。下拉节点控制子单元41包括第十一晶体管M11和第十二晶体管M12，第十一晶体管M11的控制极与上拉节点PU相连，第十一晶体管M11的第一极与第一电压信号端Vss相连，第十一晶体管M11的第二极与下拉节点PD相连，第十二晶体管M12的控制极与上拉节点PU相连，第十二晶体管M12的第一极与第一电压信号端Vss相连，第十二晶体管M12的第二极与下拉控制节点PD_cn相连。
下拉单元30可包括第十三晶体管M13和第十四晶体管14。其中，第十三晶体管M13的控制极与复位信号端Reset相连，第十三晶体管M13的第一极与第一电压信号端Vss相连，第十三晶体管M13的第二极与信号输出端OUTN相连；第十四晶体管M14的控制极与复位信号端Reset相连，第十四晶体管M14的第一极与第一电压信号端Vss相连，第十四晶体管M14的第二极与上拉节点PU相连。
输入单元10可包括第十五晶体管M15，第十五晶体管M15的控制极与信号输入端IN相连，第十五晶体管M15的第一极与上拉节点PU相连，第十五晶体管M15的第二极与第十五晶体管M15的控制极相连。
基于上述电路结构，可由第一时钟信号端Clock1、第二时钟信号端Clock2、第一电压信号端Vss分别提供图5所示的信号，以使补偿单元60对第一放噪单元50中晶体管的阈值电压进行补偿，从而使第一放噪单元50对信号输出端OUTN的输出信号进行持续放噪。
具体地，第一阶段T1，第一时钟信号端Clock1输入第一导通电压、第二时钟信号端Clock2输入第一关断电压、第一电压信号端Vss输入第三电压，通过第一时钟信号端Clock1输入的第一导通电压对补偿单元60中的第二电容C2充电，补偿节点COM的电压为第二电容C2的充电电压，以使补偿单元60施加至第一放噪单元50的控制电压大于阈值电压Vth。
其中，第四晶体管M4、第五晶体管M5和第六晶体管M6的沟道宽长比不同，被配置为在对第二电容C2进行充电时，补偿节点COM的电压大于第一放噪单元50中晶体管的阈值电压Vth。
第二阶段T2，第一时钟信号端Clock1输入第二关断电压、第二时钟信号端Clock2输入第二导通电压、第一电压信号端Vss输入第三电压，第二电容C2进行放电，直至第二电容C2两端的压差降低至阈值电压Vth。
第三阶段T3，第一时钟信号端Clock1输入第一导通电压、第二时钟信号端Clock2输入第一关断电压、第一电压信号端Vss输入第三电压，补偿节点COM的电压为第一时钟信号端Clock1输入的第一导通电压与第二电容C2两端的压差之和，以使补偿单元60施加至第一放噪单元50的控制电压为第一导通电压与阈值电压Vth之和，实现对第一放噪单元50中晶体管的阈值电压进行补偿。
在本发明的一个实施例中，上述的晶体管M1至M15可均为NPN型TFT(Thin FilmTransistor，薄膜晶体管)，上述每个晶体管的源极、漏极和栅极可分别作为对应晶体管的第一极、第二极和控制极，上述的第一导通电压、第二导通电压和第三电压均为高电位，第一关断电压和第二关断电压均为低电位。
结合图4和图5，在第一阶段T1，Clock1提供高电位，Clock2提供低电位，此时M2、M3、M4、M5、M6的栅极电压均处于高电位，因而处于导通状态。此时Clock1对C2进行充电，通过调整M4、M5、M6的沟道宽长比比例，可实现M2、M3、M4的栅极电压稍高于阈值电压Vth。
在第二阶段T2，Clock1提供低电位，Clock2提供高电位，在Clock1关闭高电位的一瞬间，由于M4的作用，使得C2放电，从而使得C2两端的压差降低到M2、M3、M4的阈值电压Vth。
在补偿阶段T3，Clock1提供高电位，Clock2提供低电位，M14处于导通状态，此时由于C2的作用，使得M2、M3、M4栅极电位为V1＝Vclock+Vth，而TFT的饱和输出电流与栅极电压的关系为：
IDS＝(W/2L)Cμ(V1-Vth)2，
其中，IDS为TFT的饱和输出电流，W和L分别为TFT沟道的宽度和长度，V1为栅极电压，C为TFT单位面积的绝缘层电容，μ为TFT的载流子迁移率，Vth为TFT的阈值电压。
因此，利用Clock1的信号可对M2、M3的阈值电压进行实时模拟，实现对M2、M3阈值电压的实时补偿，从而使M2、M3保持稳定的放噪能力，避免因噪音而造成GOA逻辑信号输出异常的状况，从而实现显示装置的稳定显示。
根据本发明实施例的移位寄存器，通过补偿单元根据第一时钟信号端和第二时钟信号端提供的时钟信号模拟第一放噪单元中晶体管的阈值电压漂移以对第一放噪单元中晶体管的阈值电压进行补偿，由此，能够使第一放噪单元对信号输出端的输出信号进行持续放噪，从而能够保障栅极驱动电路的稳定输出，提高显示装置的显示效果，此外，该移位寄存器结构简单，较易实现。
对应上述实施例，本发明还提出一种栅极驱动电路。
如图6所示，本发明实施例的栅极驱动电路1000，包括本发明上述实施例提出的移位寄存器100，其具体的实施方式可参照上述实施例，为避免冗余，在此不再赘述。
根据本发明实施例的栅极驱动电路，能够进行稳定的信号输出，从而提高显示装置的显示效果。
对应上述实施例，本发明还提出一种显示装置。
如图7所示，本发明实施例的显示装置10000，包括本发明上述实施例提出的栅极驱动电路1000。
根据本发明实施例的显示装置，显示效果较好。
对应上述实施例，本发明还提出一种上述实施例的移位寄存器的控制方法。
如图8所示，本发明实施例的移位寄存器的控制方法可包括：
S1，第一阶段T1，第一时钟信号端Clock1输入第一导通电压、第二时钟信号端Clock2输入第一关断电压、第一电压信号端Vss输入第三电压，通过第一时钟信号端Clock1输入的第一导通电压对补偿单元60中的第二电容C2充电，补偿节点COM的电压为第二电容C2的充电电压，以使补偿单元60施加至第一放噪单元50的控制电压大于阈值电压Vth。
S2，第二阶段T2，第一时钟信号端Clock1输入第二关断电压、第二时钟信号端Clock2输入第二导通电压、第一电压信号端Vss输入第三电压，第二电容C2进行放电，直至第二电容C2两端的压差降低至阈值电压Vth。
S3，第三阶段T3，第一时钟信号端Clock1输入第一导通电压、第二时钟信号端Clock2输入第一关断电压、第一电压信号端Vss输入第三电压，补偿节点COM的电压为第一时钟信号端Clock1输入的第一导通电压与第二电容C2两端的压差之和，以使补偿单元60施加至第一放噪单元50的控制电压为第一导通电压与阈值电压Vth之和，实现对第一放噪单元50中晶体管的阈值电压进行补偿。
该方法的具体实施方式可参照上述实施例，在此不再赘述。
根据本发明实施例的移位寄存器的放噪控制方法，通过调节第一时钟信号和第二时钟信号等的电压，使得在第一阶段对补偿单元中的第二电容充电，以使补偿单元施加至第一放噪单元的控制电压大于阈值电压，在第二阶段，第二电容放电至两端的压差为阈值电压，在第三阶段，第一时钟信号端输入第一导通电压，使补偿单元施加至第一放噪单元的控制电压为第一导通电压与阈值电压之和，实现对第一放噪单元中晶体管的阈值电压进行补偿，由此，能够使第一放噪单元对信号输出端的输出信号进行持续放噪，从而能够保障栅极驱动电路的稳定输出，提高显示装置的显示效果。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (13)

1.一种移位寄存器，其特征在于，包括：
输入单元，所述输入单元分别与信号输入端和上拉节点相连，所述输入单元用于在所述信号输入端提供的输入信号的控制下将所述信号输入端的电压写入所述上拉节点；
上拉单元，所述上拉单元分别与所述上拉节点、第一时钟信号端和信号输出端相连，所述上拉单元用于在所述上拉节点的电压的控制下将所述第一时钟信号端的电压写入所述信号输出端；
下拉单元，所述下拉单元分别与所述复位信号端、所述第一电压信号端、所述上拉节点和所述信号输出端相连，所述下拉单元用于在所述复位信号端的电压的控制下将所述第一电压信号端的电压写入所述信号输出端和所述上拉节点；
下拉控制单元，所述下拉控制单元分别与第二时钟信号端、所述上拉节点、下拉节点和所述第一电压信号端相连，所述下拉控制单元用于在所述第二时钟信号端提供的时钟信号的控制下将所述第二时钟信号端的电压写入所述下拉节点，并在所述上拉节点的电压的控制下将所述第一电压信号端的电压写入所述下拉节点；
第一放噪单元，所述第一放噪单元分别与所述上拉节点、所述信号输入端、所述第一电压信号端、所述输出信号端和补偿节点相连，所述第一放噪单元用于对所述信号输出端的输出信号进行放噪处理；
补偿单元，所述补偿单元分别与所述第一时钟信号端、所述第二时钟信号端、所述补偿节点和所述第一电压信号端相连，所述补偿单元用于根据所述第一时钟信号端和所述第二时钟信号端提供的时钟信号模拟所述第一放噪单元中晶体管的阈值电压漂移以对所述第一放噪单元中晶体管的阈值电压进行补偿，用于使所述第一放噪单元对所述信号输出端的输出信号进行持续放噪。
2.如权利要求1所述的移位寄存器，其特征在于，还包括：
第二放噪单元，所述第二放噪单元分别与所述下拉节点、所述上拉节点、所述第一电压信号端和所述信号输出端相连，所述第二放噪单元用于在所述下拉节点的电压的控制下根据所述上拉节点的电压对所述信号输出端的输出信号进行放噪处理。
3.如权利要求1或2所述的移位寄存器，其特征在于，所述上拉单元包括：
第一晶体管，所述第一晶体管的控制极与所述上拉节点相连，所述第一晶体管的第一极与所述信号输出端相连，所述第一晶体管的第二极与所述第一时钟信号端相连；
第一电容，所述第一电容的一端作为所述上拉节点，所述第一电容的另一端与所述信号输出端相连。
4.如权利要求1或2所述的移位寄存器，其特征在于，所述第一放噪单元包括：
第二晶体管，所述第二晶体管的控制极与所述补偿节点相连，所述第二晶体管的第一极与所述第一电压信号端相连，所述第二晶体管的第二极与所述信号输出端相连；
第三晶体管，所述第三晶体管的控制极与所述补偿节点相连，所述第三晶体管的第一极与所述上拉节点相连，所述第三晶体管的第二极与所述信号输入端相连。
5.如权利要求1或2所述的移位寄存器，其特征在于，所述补偿单元包括：
第四晶体管，所述第四晶体管的控制极和第一极与所述补偿节点相连，所述第四晶体管的第二极与所述第二时钟信号端相连；
第二电容，所述第二电容的一端与所述补偿节点相连，所述第二电容的另一端与所述第二时钟信号端相连；
第五晶体管，所述第五晶体管的控制极和第一极与所述第一时钟信号端相连，所述第五晶体管的第二极与所述补偿节点相连；
第六晶体管，所述第六晶体管的控制极与所述第一时钟信号端相连，所述第六晶体管的第一极与所述第一电压信号端相连，所述第六晶体管的第二极与所述第二时钟信号端相连。
6.如权利要求5所述的移位寄存器，其特征在于，所述第四晶体管、所述第五晶体管和所述第六晶体管的沟道宽长比不同，被配置为在对所述第二电容进行充电时，所述补偿节点的电压大于所述第一放噪单元中晶体管的阈值电压。
7.如权利要求2所述的移位寄存器，其特征在于，所述第二放噪单元包括：
第七晶体管，所述第七晶体管的控制极与所述下拉节点相连，所述第七晶体管的第一极与所述第一电压信号端相连，所述第七晶体管的第二极与所述信号输出端相连；
第八晶体管，所述第八晶体管的控制极与所述下拉节点相连，所述第八晶体管的第一极与所述第一电压信号端相连，所述第八晶体管的第二极与所述上拉节点相连。
8.如权利要求1或2所述的移位寄存器，其特征在于，所述下拉控制单元包括：
下拉节点控制子单元和下拉控制节点控制子单元；所述下拉控制节点控制子单元分别与所述第二时钟信号端、下拉控制节点和所述下拉节点相连，用于在所述第二时钟信号端提供的时钟信号的控制下改变下拉控制节点的电压；所述下拉节点控制子单元分别与所述下拉控制节点、所述上拉节点、所述下拉节点和所述第一电压信号端相连，用于在所述上拉节点和下拉控制节点的控制下改变下拉节点的电压；
其中，所述下拉控制节点控制子单元包括第九晶体管和第十晶体管，所述第九晶体管的控制极和第一极与所述第二时钟信号端相连，所述第九晶体管的第二极与所述下拉控制节点相连，所述第十晶体管的控制极与所述下拉控制节点相连，所述第十晶体管的第一极与所述第二时钟信号端相连，所述第十晶体管的第二极与所述下拉节点相连；
所述下拉节点控制子单元包括第十一晶体管和第十二晶体管，所述第十一晶体管的控制极与所述上拉节点相连，所述第十一晶体管的第一极与所述第一电压信号端相连，所述第十一晶体管的第二极与所述下拉节点相连，所述第十二晶体管的控制极与所述上拉节点相连，所述第十二晶体管的第一极与所述第一电压信号端相连，所述第十二晶体管的第二极与所述下拉控制节点相连。
9.如权利要求1或2所述的移位寄存器，其特征在于，所述下拉单元包括：
第十三晶体管，所述第十三晶体管的控制极与所述复位信号端相连，所述第十三晶体管的第一极与所述第一电压信号端相连，所述第十三晶体管的第二极与所述信号输出端相连；
第十四晶体管，所述第十四晶体管的控制极与所述复位信号端相连，所述第十四晶体管的第一极与所述第一电压信号端相连，所述第十四晶体管的第二极与所述上拉节点相连。
10.如权利要求1或2所述的移位寄存器，其特征在于，所述输入单元包括：
第十五晶体管，所述第十五晶体管的控制极与所述信号输入端相连，所述第十五晶体管的第一极与所述上拉节点相连，所述第十五晶体管的第二极与所述第十五晶体管的控制极相连。
11.一种栅极驱动电路，其特征在于，包括如权利要求1-10中任一项所述的移位寄存器。
12.一种显示装置，其特征在于，包括根据权利要求11所述的栅极驱动电路。
13.一种如权利要求1所述的移位寄存器的控制方法，其特征在于，所述控制方法包括：
第一阶段，第一时钟信号端输入第一导通电压、第二时钟信号端输入第一关断电压、所述第一电压信号端输入第三电压，通过所述第一时钟信号端输入的第一导通电压对所述补偿单元中的第二电容充电，所述补偿节点的电压为所述第二电容的充电电压，以使所述补偿单元施加至所述第一放噪单元的控制电压大于阈值电压；
第二阶段，第一时钟信号端输入第二关断电压、第二时钟信号端输入第二导通电压、所述第一电压信号端输入第三电压，所述第二电容进行放电，直至所述第二电容两端的压差降低至所述阈值电压；
第三阶段，第一时钟信号端输入第一导通电压、第二时钟信号端输入第一关断电压、所述第一电压信号端输入第三电压，所述补偿节点的电压为所述第一时钟信号端输入的第一导通电压与所述第二电容两端的压差之和，以使所述补偿单元施加至所述第一放噪单元的控制电压为所述第一导通电压与所述阈值电压之和，实现对所述第一放噪单元中晶体管的阈值电压进行补偿。
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