CN108183134A - 具有浮空p岛的沟槽型二极管及其制备方法 - Google Patents
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- 238000007667 floating Methods 0.000 title claims abstract description 27
- 238000002360 preparation method Methods 0.000 title claims abstract description 15
- 238000000407 epitaxy Methods 0.000 claims abstract description 85
- 238000010276 construction Methods 0.000 claims abstract description 13
- 230000000903 blocking effect Effects 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims description 71
- 239000002184 metal Substances 0.000 claims description 51
- 239000004065 semiconductor Substances 0.000 claims description 18
- 238000002347 injection Methods 0.000 claims description 8
- 239000007924 injection Substances 0.000 claims description 8
- 238000001259 photo etching Methods 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 description 9
- 238000009825 accumulation Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- -1 and when initial Substances 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thyristors (AREA)
Abstract
本发明涉及一种具有浮空P岛的沟槽型二极管及其制备方法，其在所述N型外延层内还设置在反向阻断时用于形成空间电荷区的浮空P岛，所述浮空P岛包括在N型外延层内的P型第一区以及P型第二区，P型第一区在N型外延层内呈竖向分布，P型第一区的下部与P型第二区接触，P型第一区的上部位于支撑连接体内，P型第一区的横向宽度小于支撑连接体的横向宽度，P型第二区位于沟槽阳极结构的下方，且P型第二区的横向宽度大于支撑连接体的横向宽度。本发明结构紧凑，能获得同等电流密度下更低的正向导通压降，提高器件在高温下的可靠性，制备工艺与现有工艺兼容，安全可靠。
Description
技术领域
本发明涉及一种沟槽型二极管及其制备方法，尤其是一种具有浮空P岛的沟槽型二极管及其制备方法，属于功率半导体器件的技术领域。
背景技术
功率整流器通常应用于电力电子电路中以控制电流方向，根据其导通特性及阻断能力，往往采取相应的器件来实现整流。用于高压领域时，传统PIN二极管的正向导通压降一般高于0.7V(通态电流密度为100A/cm2)，且开启电压较高，反向恢复时间较长。在低压领域，平面肖特基二极管在高温下漏电较大，功耗较高，且击穿电压一般在200V以下。
TMBS(Trench MOS Barrier Schottky Trench)整流器最初于1993年由B.J.Baliga首次提出，该器件虽然有效改善了平面肖特基二极管的反向漏电和击穿电压两方面的问题，但肖特基结的高温可靠性不理想仍然是存在的一个问题，尤其在高温工作期间。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种具有浮空P岛的沟槽型二极管及其制备方法，其结构紧凑，能获得同等电流密度下更低的正向导通压降，提高器件在高温下的可靠性，制备工艺与现有工艺兼容，安全可靠。
按照本发明提供的技术方案，所述具有浮空P岛的沟槽型二极管，包括半导体基板，所述半导体基板包括N型衬底以及邻接所述N型衬底的N型外延层，所述N型外延层位于N型衬底的正上方；在所述N型外延层的上部设置沟槽阳极结构，所述沟槽阳极结构包括设置于N型外延层上部的沟槽、通过沟槽形成于N型外延层上部的支撑连接体以及与所述支撑连接体欧姆接触的阳极金属层；在N型衬底的背面设置与所述N型衬底欧姆接触的阴极金属层；
在所述N型外延层内还设置在反向阻断时用于形成空间电荷区的浮空P岛，所述浮空P岛包括在N型外延层内的P型第一区以及P型第二区，P型第一区在N型外延层内呈竖向分布，P型第一区的下部与P型第二区接触，P型第一区的上部位于支撑连接体内，P型第一区的横向宽度小于支撑连接体的横向宽度，P型第二区位于沟槽阳极结构的下方，且P型第二区的横向宽度大于支撑连接体的横向宽度。
在沟槽型二极管的横截面上，在沟槽内设置氧化层，所述氧化层覆盖在沟槽的侧壁以及底壁，氧化层对称分布于支撑连接体的两侧；阳极金属层还填充在沟槽内，阳极金属层通过氧化层与沟槽的侧壁以及底壁绝缘隔离。
一种具有浮空P岛的沟槽型二极管的制备方法，所述制备方法包括如下步骤：
步骤1、提供半导体基板，所述半导体基板包括N型衬底以及位于所述N型衬底正上方的N型外延基层，N型外延基层邻接所述N型衬底；
步骤2、在上述N型外延基层上方进行P型杂质离子的注入，以在N型外延基层内得到P型第二区；
步骤3、在上述N型外延基层上再次进行P型杂质离子的注入，以在N型外延基层内得到P型第一区，所述P型第一区的下部与P型第二区接触，P型第一区在N型外延基层内的横向宽度小于P型第二区在N型外延基层内的横向宽度；
步骤4、在上述N型外延基层上进行N型外延生长，以得到位于N型衬底正上方的N型外延层，P型第一区、P型第二区均位于N型外延层内；
步骤5、在上述N型外延层的表面设置掩膜层，选择性地掩蔽和刻蚀所述掩膜层，以利用刻蚀后的掩膜层对N型外延层进行光刻，以得到所需的沟槽，沟槽从N型外延层的上表面垂直向下延伸，N型外延层上部通过沟槽形成支撑连接体；
步骤6、在上述N型外延层上表面上进行栅氧化层生长，以得到覆盖N型外延层的氧化层体；
步骤7、对上述的氧化层体进行光刻，以去除支撑连接体上的掩膜层以及氧化层体，得到覆盖沟槽侧壁以及底壁的氧化层；
步骤8、在上述N型外延层上设置阳极金属层，所述阳极金属层覆盖在支撑连接体以及氧化层上，阳极金属层与支撑连接体欧姆接触；
步骤9、在N型衬底的背面设置阴极金属层，所述阴极金属层与N型衬底欧姆接触。
步骤1中，N型外延基层通过N型外延工艺生长在N型衬底上。
所述半导体基板的材料包括硅，N型衬底的掺杂浓度大于N型外延层的掺杂浓度。
本发明的优点：在N型外延层内形成浮空P岛，沟槽阳极结构设置于N型外延层上，阳极沟槽结构的阳极金属层-氧化层-N型外延层形成MOS结构，浮空P岛与N型外延层形成PN结，正向开启时由电子积累层导电，可在同样的电流密度下实现更低的正向压降；通过PN结耐压，器件在高温下的可靠性更好，结构紧凑，与现有工艺兼容，安全可靠。
附图说明
图1为本发明的结构示意图。
图2～图10为本发明具体实施工艺步骤剖视图，其中，
图2为本发明N型衬底的剖视图。
图3为本发明得到N型外延基层的剖视图。
图4为本发明得到P型第二区后的剖视图。
图5为本发明得到P型第一区后的剖视图。
图6为本发明得到N型外延层后的剖视图。
图7为本发明得到沟槽后的剖视图。
图8为本发明得到氧化层体后的剖视图。
图9为本发明得到氧化层后的剖视图。
图10为本发明得到阴极金属层后的剖视图。
附图标记说明：1-阳极金属层、2-氧化层、3-P型第一区、4-N型外延层、5-N型衬底、6-阴极金属层、7-P型第二区、8-掩膜层、9-沟槽、10-氧化层体、11-支撑连接体以及12-N型外延基层。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图1和图10所示：为了能获得同等电流密度下更低的正向导通压降，提高器件在高温下的可靠性，本发明包括半导体基板，所述半导体基板包括N型衬底5以及邻接所述N型衬底5的N型外延层4，所述N型外延层4位于N型衬底5的正上方；在所述N型外延层4的上部设置沟槽阳极结构，所述沟槽阳极结构包括设置于N型外延层4上部的沟槽9、通过沟槽9形成于N型外延层4上部的支撑连接体11以及与所述支撑连接体11欧姆接触的阳极金属层1；在N型衬底5的背面设置与所述N型衬底5欧姆接触的阴极金属层6；
在所述N型外延层4内还设置在反向阻断时用于形成空间电荷区的浮空P岛，所述浮空P岛包括在N型外延层4内的P型第一区3以及P型第二区7，P型第一区3在N型外延层4内呈竖向分布，P型第一区3的下部与P型第二区7接触，P型第一区3的上部位于支撑连接体11内，P型第一区3的横向宽度小于支撑连接体11的横向宽度，P型第二区7位于沟槽阳极结构的下方，且P型第二区7的横向宽度大于支撑连接体11的横向宽度。
具体地，半导体基板可以采用现有常用的材料，如硅等，具体可以根据需要进行选择，此处不再赘述。N型外延层4位于N型衬底5的正上方，N型外延层4的厚度大于N型衬底5的厚度，N型外延层4的掺杂浓度低于N型衬底5的掺杂浓度。一般地，N型外延层4的上表面为半导体基板的正面，N型衬底5的下表面为半导体基板的背面。
沟槽阳极结构设置于N型外延层4的上部，其中，沟槽9从N型外延层4的上表面垂直向下延伸，沟槽9的深度小于N型外延层4的厚度，在刻蚀得到沟槽9后，剩余的其余形成支撑连接体11，支撑连接体11的外径小于N型外延层4的宽度，当沟槽9呈方形或环形时，支撑连接体11位于沟槽9内。阳极金属层1覆盖于支撑连接体11的顶端，与支撑连接体11欧姆接触后，能形成二极管的阳极端。阴极金属层6覆盖在N型衬底5的下表面，阴极金属层6与N型衬底5欧姆接触后，能形成二极管的阴极端，即通过阳极金属层1、阴极金属层6能与外部的电压连接，以使得二极管处于导通或关断状态。
本发明实施例中，浮空P岛位于N型外延层4内，P型第一区3呈竖向分布，P型第一区3的长度方向与N型衬底5指向N型外延层4的方向相一致。P型第一区3在支撑连接体11内的长度小于支撑连接体11的高度，一般地，P型第一区3与支撑连接体11呈同轴分布。P型第二区7位于P型第一区3的下方，且P型第二区7位于支撑连接体11的下方，P型第二区7的横向长度大于支撑连接体11的横向长度。
此外，在沟槽型二极管的横截面上，在沟槽9内设置氧化层2，所述氧化层2覆盖在沟槽9的侧壁以及底壁，氧化层2对称分布于支撑连接体11的两侧；阳极金属层1还填充在沟槽9内，阳极金属层1通过氧化层2与沟槽9的侧壁以及底壁绝缘隔离。
本发明实施例中，氧化层2可以为二氧化硅层，氧化层2覆盖在沟槽9的内壁以及底壁上，阳极金属层1还填充在沟槽9内，阳极金属层1通过氧化层2与N型外延层4能形成MOS结构，浮空P岛与N型外延层4间能形成PN结。
具体使用时，当阳极金属层1加正电压时，在氧化层2与N型外延层4的结合部形成一层较薄的积累层，电子通过由所述积累层形成的导电沟道由N型外延层4顶部到达底部(N型外延层的顶部具体是指远离N型衬底5的表面，N型外延层4的底部是指与N型衬底5邻接的表面)，由于积累层的电子浓度更高，迁移率更大，因而相比传统TMBS二极管可以实现更低的正向导通压降。当阳极金属层1接地，阴极金属层6加正压时，N型外延层4与浮空P岛形成了空间电荷区，构成了一个电子的势垒，因而阻挡了电子从N型外延层4顶部达到底部，随着阴极金属层6电压不断升高，耗尽区不断向轻掺杂的N型外延层4一侧扩展，从而使器件能承受较高的耐压。从而，正向开启时由电子积累层导电，可在同样的电流密度下实现更低的正向压降；通过PN结耐压，器件在高温下的可靠性更好。本发明的沟槽型二极管属于多数载流子器件，反向恢复时间短。
如图2～图10所示，上述结构的沟槽型二极管可以采用下述工艺步骤制备得到，具体地，所述制备方法包括如下步骤：
步骤1、提供半导体基板，所述半导体基板包括N型衬底5以及位于所述N型衬底5正上方的N型外延基层12，N型外延基层12邻接所述N型衬底5；
具体地，半导体基板的材料包括硅，初始时，半导体基板仅为N型衬底5，如图2所示，在采用常用的外延生长技术手段，能在N型衬底5上得到N型外延基层12，N型外延基层12的掺杂浓度小于N型衬底5的浓度，N型外延基层12的厚度一般大于N型衬底5的厚度，如图3所示。
步骤2、在上述N型外延基层12上方进行P型杂质离子的注入，以在N型外延基层12内得到P型第二区7；
具体地，P型杂质离子可以为B离子，采用本技术领域常用的技术手段能实现离子的注入，P型第二区7位于N型外延基层12内，如图4所示，具体制备得到P型第二区7的工艺过程为本技术领域人员所熟知，此处不再赘述。
步骤3、在上述N型外延基层12上再次进行P型杂质离子的注入，以在N型外延基层12内得到P型第一区3，所述P型第一区3的下部与P型第二区7接触，P型第一区3在N型外延基层12内的横向宽度小于P型第二区7在N型外延基层12内的横向宽度；
本发明实施例中，在得到P型第二区7后，再采用本技术领域常用的技术手段进行P型杂质离子注入，以得到P型第一区3，P型第一区3从N型外延基层12的上表面垂直向下延伸，P型第一区3的下部与P型第二区7接触，P型第一区3的纵向高度大于P型第二区7的纵向高度，如图5所示。
步骤4、在上述N型外延基层12上进行N型外延生长，以得到位于N型衬底5正上方的N型外延层4，P型第一区3、P型第二区7均位于N型外延层4内；
具体地，采用本技术领域常用的外延生长手段实现外延生长，以得到N型外延层4，即N型外延层4的厚度大于N型外延基层12的厚度，如图6所示。
步骤5、在上述N型外延层4的表面设置掩膜层8，选择性地掩蔽和刻蚀所述掩膜层8，以利用刻蚀后的掩膜层8对N型外延层4进行光刻，以得到所需的沟槽9，沟槽9从N型外延层4的上表面垂直向下延伸，N型外延层4上部通过沟槽9形成支撑连接体11；
本发明实施例中，掩膜层8可以为二氧化硅层，采用本技术领域常用的技术手段实现对掩膜层8的掩蔽和刻蚀，从而能对外延层4光刻后得到所需的沟槽9，通过沟槽9能在N型外延层4上得到支撑连接体11，如图7所示。
步骤6、在上述N型外延层4上表面上进行栅氧化层生长，以得到覆盖N型外延层4的氧化层体10；
具体地，采用本技术领域常用的技术手段得到氧化层体10，如采用热氧化生长等方式，氧化层体10覆盖在上述未刻蚀的掩膜层8以及沟槽9的侧壁与底壁上，如图8所示。
步骤7、对上述的氧化层体10进行光刻，以去除支撑连接体11上的掩膜层8以及氧化层体10，得到覆盖沟槽9侧壁以及底壁的氧化层2；
具体地，在对氧化层体10进行光刻后，能去除支撑连接体11上的掩膜层8以及氧化层10，得到覆盖沟槽9侧壁以及底壁的氧化层2，如图9所示。
步骤8、在上述N型外延层4上设置阳极金属层1，所述阳极金属层1覆盖在支撑连接体11以及氧化层2上，阳极金属层1与支撑连接体11欧姆接触；
本发明实施例中，阳极金属层1采用淀积等方式设置于N型外延层4上，阳极金属层1可以采用本技术领域常用的材料，阳极金属层1与支撑连接体11欧姆接触，阳极金属层1覆盖在氧化层2上，从而利用阳极金属层1-氧化层2-N型外延层4能形成MOS的结构。
步骤9、在N型衬底5的背面设置阴极金属层6，所述阴极金属层6与N型衬底5欧姆接触。
本发明实施例中，采用本技术领域常用的技术手段将阴极金属层6设置在N型衬底5上，阴极金属层6与N型衬底5欧姆接触，如图10所示。阴极金属层6可以采用本技术领域常用的材料，具体可以根据需要进行选择，此处不再赘述。
此外，在具体实施时，还可以先制备得到N型外延层4，在N型外延层4上先进行沟槽刻蚀，在得到沟槽9后，在通过离子注入方式形成P型第一区3与P型第二区7，或者其他顺序方式得到所需的结构形式，具体可以根据需要进行调整，此处不再一一赘述。
本发明在N型外延层4内形成浮空P岛，沟槽阳极结构设置于N型外延层4上，阳极沟槽结构的阳极金属层1-氧化层2-N型外延层4形成MOS结构，浮空P岛与N型外延层4形成PN结，正向开启时由电子积累层导电，可在同样的电流密度下实现更低的正向压降；通过PN结耐压，器件在高温下的可靠性更好，结构紧凑，与现有工艺兼容，安全可靠。
Claims (5)
1.一种具有浮空P岛的沟槽型二极管，包括半导体基板，所述半导体基板包括N型衬底(5)以及邻接所述N型衬底(5)的N型外延层(4)，所述N型外延层(4)位于N型衬底(5)的正上方；在所述N型外延层(4)的上部设置沟槽阳极结构，所述沟槽阳极结构包括设置于N型外延层(4)上部的沟槽(9)、通过沟槽(9)形成于N型外延层(4)上部的支撑连接体(11)以及与所述支撑连接体(11)欧姆接触的阳极金属层(1)；在N型衬底(5)的背面设置与所述N型衬底(5)欧姆接触的阴极金属层(6)；其特征是：
在所述N型外延层(4)内还设置在反向阻断时用于形成空间电荷区的浮空P岛，所述浮空P岛包括在N型外延层(4)内的P型第一区(3)以及P型第二区(7)，P型第一区(3)在N型外延层(4)内呈竖向分布，P型第一区(3)的下部与P型第二区(7)接触，P型第一区(3)的上部位于支撑连接体(11)内，P型第一区(3)的横向宽度小于支撑连接体(11)的横向宽度，P型第二区(7)位于沟槽阳极结构的下方，且P型第二区(7)的横向宽度大于支撑连接体(11)的横向宽度。
2.根据权利要求1所述的具有浮空P岛的沟槽型二极管，其特征是：在沟槽型二极管的横截面上，在沟槽(9)内设置氧化层(2)，所述氧化层(2)覆盖在沟槽(9)的侧壁以及底壁，氧化层(2)对称分布于支撑连接体(11)的两侧；阳极金属层(1)还填充在沟槽(9)内，阳极金属层(1)通过氧化层(2)与沟槽(9)的侧壁以及底壁绝缘隔离。
3.一种具有浮空P岛的沟槽型二极管的制备方法，其特征是，所述制备方法包括如下步骤：
步骤1、提供半导体基板，所述半导体基板包括N型衬底(5)以及位于所述N型衬底(5)正上方的N型外延基层(12)，N型外延基层(12)邻接所述N型衬底(5)；
步骤2、在上述N型外延基层(12)上方进行P型杂质离子的注入，以在N型外延基层(12)内得到P型第二区(7)；
步骤3、在上述N型外延基层(12)上再次进行P型杂质离子的注入，以在N型外延基层(12)内得到P型第一区(3)，所述P型第一区(3)的下部与P型第二区(7)接触，P型第一区(3)在N型外延基层(12)内的横向宽度小于P型第二区(7)在N型外延基层(12)内的横向宽度；
步骤4、在上述N型外延基层(12)上进行N型外延生长，以得到位于N型衬底(5)正上方的N型外延层(4)，P型第一区(3)、P型第二区(7)均位于N型外延层(4)内；
步骤5、在上述N型外延层(4)的表面设置掩膜层(8)，选择性地掩蔽和刻蚀所述掩膜层(8)，以利用刻蚀后的掩膜层(8)对N型外延层(4)进行光刻，以得到所需的沟槽(9)，沟槽(9)从N型外延层(4)的上表面垂直向下延伸，N型外延层(4)上部通过沟槽(9)形成支撑连接体(11)；
步骤6、在上述N型外延层(4)上表面上进行栅氧化层生长，以得到覆盖N型外延层(4)的氧化层体(10)；
步骤7、对上述的氧化层体(10)进行光刻，以去除支撑连接体(11)上的掩膜层(8)以及氧化层体(10)，得到覆盖沟槽(9)侧壁以及底壁的氧化层(2)；
步骤8、在上述N型外延层(4)上设置阳极金属层(1)，所述阳极金属层(1)覆盖在支撑连接体(11)以及氧化层(2)上，阳极金属层(1)与支撑连接体(11)欧姆接触；
步骤9、在N型衬底(5)的背面设置阴极金属层(6)，所述阴极金属层(6)与N型衬底(5)欧姆接触。
4.根据权利要求3所述具有浮空P岛的沟槽型二极管的制备方法，其特征是，步骤1中，N型外延基层(12)通过N型外延工艺生长在N型衬底(5)上。
5.根据权利要求3或4所述具有浮空P岛的沟槽型二极管的制备方法，其特征是，所述半导体基板的材料包括硅，N型衬底(5)的掺杂浓度大于N型外延层(4)的掺杂浓度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711442524.6A CN108183134A (zh) | 2017-12-27 | 2017-12-27 | 具有浮空p岛的沟槽型二极管及其制备方法 |
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|---|---|
| CN108183134A true CN108183134A (zh) | 2018-06-19 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN201711442524.6A Pending CN108183134A (zh) | 2017-12-27 | 2017-12-27 | 具有浮空p岛的沟槽型二极管及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108183134A (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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