CN107731898A - 一种cstbt器件及其制造方法 - Google Patents

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Abstract

一种CSTBT器件及其制造方法，属于半导体功率器件领域。本发明通过在栅电极下方引入沟槽***电极共同形成沟槽栅结构，在沟槽***电极下方引入P型层，在沟槽***电极上方设置串联二极管结构，解决了传统CSTBT器件中通过提高N型电荷存储层掺杂浓度造成器件正向导通性能与耐压性能之间存在矛盾关系的问题；减小了饱和电流密度，改善了器件短路安全工作区；减小了器件的栅极电容，提高了开关速度降低了开关损耗，提高了器件的开关性能；改善了沟槽底部电场集中效应进而提高了器件击穿电压；提高了器件发射极端的载流子增强效应，改善了整个N‑漂移区的载流子浓度分布，进一步优化正向导通压降与关断损耗的折中特性；同时，本发明器件的制造方法与现有CSTBT器件的制造工艺兼容。

Description

一种CSTBT器件及其制造方法
技术领域
本发明属于半导体功率器件技术领域，特别涉及一种绝缘栅双极型晶体管(IGBT)，具体涉及一种沟槽栅电荷储存型绝缘栅双极型晶体管(CSTBT)及其制造方法。
背景技术
绝缘栅双极型晶体管(IGBT)作为现代电力电子电路中的核心电子元器件之一，被广泛应用于交通、通信、家用电器及航空航天等各个领域。绝缘栅双极型晶体管(IGBT)是一种绝缘型场效应管(MOSFET)和双极结型晶体管(BJT)复合而成的新型电力电子器件，可等效为双极结型晶体管驱动的MOSFET。IGBT混合了MOSFET结构和双极结型晶体管的工作机理，既具有MOSFET易于驱动、输入阻抗低、开关速度快的优点，又具有BJT通态电流密度大、导通压降低、损耗小、稳定性好的优点，因而，IGBT的运用改善了电力电子***的性能。从IGBT发明以来，人们一直致力于改善IGBT的性能，经过二十几年的发展，相继提出了六代IGBT器件结构来不断提升器件的性能。第六代IGBT结构——沟槽栅电荷存储型绝缘栅双极型晶体管(CSTBT)是通过在P型基区下方引入具有较高掺杂浓度和一定厚度的N型电荷存储层来在P型基区下方引入空穴势垒，使得器件靠近发射极端的空穴浓度大大提升，而根据电中性要求将大大增加此处电子浓度，以此改善整个N-漂移区的载流子浓度分布，增强N-漂移区的电导调制效应，使IGBT获得了更低的正向导通压降以及更优的正向导通压降与关断损耗的折中关系。随着N型电荷存储层掺杂浓度越高，CSTBT电导调制效应改善越大，器件的正向导通特性也就越好。然而，随着N型电荷存储层掺杂浓度的不断提高，会造成CSTBT器件击穿电压显著降低。如图1所示的传统CSTBT器件结构中，为了有效屏蔽N型电荷存储层的不利影响，获得更高的器件耐压，主要采用如下两种方式：
(1).深的沟槽栅深度，通常使沟槽栅的深度大于N型电荷存储层的结深；
(2).小的元胞宽度，即提高MOS结构沟道密度使沟槽栅间距尽可能小；
方式(1)实施的同时会增加栅极-发射极电容和栅极-集电极电容，而IGBT的开关过程本质上就是对栅极电容进行充/放电的过程，故此，栅极电容的增加会使得充/放电时间增长，进而造成开关速度降低。因而，深的沟槽栅深度将会降低器件开关速度、增大器件开关损耗，影响到器件导通压降和开关损耗的折中特性；而方式(2)的实施一方面将增大器件的栅极电容，导致器件开关速度降低、开关损耗增大，影响器件导通压降与开关损耗的折中特性，另一方面还将增加器件的饱和电流密度，使器件短路安全工作区变差。另外，沟槽栅结构中的栅氧化层是通过一次热氧化在沟槽中形成，为了保证一定的阈值电压，因此要求整个栅氧化层的厚度均较小，然而MOS电容大小与氧化层的厚度成反比，这就使得传统CSTBT器件中薄的栅氧化层厚度会显著增加器件的栅极电容，同时沟槽底部的电场集中效应将降低器件的击穿电压，造成器件的可靠性较差。
发明内容
本发明所要解决的技术问题在于：提供一种综合性能优异的沟槽栅电荷储存型绝缘栅双极型晶体管及其制造方法，通过合理优化器件结构，在保证一定的器件沟槽深度和沟槽MOS结构密度的前提下，解决了传统CSTBT器件中通过提高N型电荷存储层掺杂浓度造成器件正向导通性能与耐压性能之间存在矛盾关系的问题；减小了器件的饱和电流密度，改善了器件短路安全工作区；改善了沟槽底部电场集中效应，提高了器件击穿电压；减小了器件的栅极电容，提高器件了开关速度，降低了开关损耗；进一步提高了器件发射极端的载流子增强效应，改善了整个N-漂移区的载流子浓度分布，进一步优化正向导通压降与开关损耗的折中特性；除外，本发明器件的制造方法与现有CSTBT器件的制造工艺兼容。
为实现上述目的，本发明提供如下技术方案：
一方面本发明提供CSTBT器件的器件结构，具体如技术方案一和技术方案二所述：
技术方案一：
一种CSTBT器件，其元胞结构包括：集电极结构、漂移区结构、发射极结构和槽栅结构；所述集电极结构包括P+集电区12和位于P+集电区12下表面的集电极金属13；所述漂移区结构包括N型电场阻止层11和位于N型电场阻止层11上表面的N型漂移区层10，所述N型电场阻止层11位于P+集电区12的上表面；所述沟槽栅结构沿器件垂直方向穿入N型漂移区10中，所述发射极结构位于沟槽栅结构的一侧并与之相连所述发射极结构包括发射极金属1、N+发射区3、P+接触区4、P型基区5和N型电荷存储层6；所述N型电荷存储层6位于P型基区5与N型漂移区层10之间，所述N+发射区3和P+接触区4相互接触且并排设置于P型基区5的顶层，P+接触区4和N+发射区3与上方发射极金属1相连，N+发射区3与沟槽栅结构相连；所述P型体区9位于沟槽栅结构的一侧并与之相连，并且P型体区9的结深大于N型漂移区10的结深；所述沟槽栅结构包括：栅介质层7和栅电极8，其特征在于：所述沟槽栅结构还包括：沟槽***电极14和沟槽***电极介质层15；沟槽***电极14呈“L”型且半包围栅电极8设置；所述栅电极8的深度大于P型基区5的结深且小于N型电荷存储层6的结深，栅电极8通过侧面的栅介质层7与一侧的N+发射区3、P+发射区4、P型基区5和N型电荷存储层6相连，栅电极8通过侧面和底面的栅介质层7与沟槽***电极14相连；所述沟槽***电极14的深度大于N型电荷存储层6的结深的深度，沟槽***电极14通过两侧的沟槽***电极介质层15分别与P型体区9和N型漂移区10相连；P型体区9与其相靠近侧的沟槽***电极介质层15的上方具有与二者相连的第一介质层21；栅电极8、栅介质层7和部分沟槽***电极14的上表面还具有第二介质层22，第二介质层22与部分沟槽***电极14的上表面还具有与金属发射极1相连的串联二极管结构；沟槽***电极14下方还具有与之相连的P型层17，所述P型层17的宽度大于沟槽的宽度。
进一步地，本发明中串联二极管结构采用PN结二极管、肖特基二极管或者齐纳二极管结构。采用PN结二极管和肖特基二极管结构时，二极管的阳极/阴极连接方式相同，具体详见实施例，并且串联的二极管结构个数可以是1个、2个或者更多；采用齐纳二极管结构时，二极管的阳极/阴极连接方式与PN结二极管和肖特基二极管这两种二极管结构的连接方式相反，并且通常采用一个齐纳二极管结构就足够了。
根据本发明实施例，本发明中串联二极管结构包括：第一P型掺杂区1601、第一N型掺杂区1602、第二P型掺杂区1603和第二N型掺杂区1604，第一P型掺杂区1601与第一N型掺杂区1602相邻且接触形成第一PN结二极管，所述第二P型掺杂区1603和第二N型掺杂区1604相邻且接触形成第二PN结二极管；其中：第一P型掺杂区1601位于沟槽***电极14的上表面，第一N型掺杂区1602、第二P型掺杂区1603和第二N型掺杂区1604位于第二介质层22的上表面；第一N型掺杂区1602与第二P型掺杂区1603之间通过浮空电极18相连，第二N型掺杂区1604与金属发射极1相连。
进一步地，本发明中P型体区9的结深大于或者等于沟槽结构的槽深。
进一步地，本发明中N型漂移区结构为NPT结构或FS结构。
进一步地，本发明中IGBT器件的半导体材料采用Si、SiC、GaAs或者GaN，沟槽填充材料采用多晶Si、SiC、GaAs或者GaN，且各部分可以采用同种材料也可采用不同种材料组合。
技术方案二：
一种CSTBT器件，其元胞结构包括：集电极结构、漂移区结构、发射极结构和槽栅结构；所述集电极结构包括P+集电区12和位于P+集电区12下表面的集电极金属13；所述漂移区结构包括N型电场阻止层11和位于N型电场阻止层11上表面的N型漂移区层10，所述N型电场阻止层11位于P+集电区12的上表面；所述槽栅结构为沟槽栅结构，所述沟槽栅结构沿器件垂直方向穿入N型漂移区10中形成沟槽，所述发射极结构位于沟槽栅结构两侧且与之相连；所述发射极结构包括发射极金属1、N+发射区3、P+接触区4、P型基区5和N型电荷存储层6；所述N型电荷存储层6位于P型基区5与N型漂移区层10之间，所述N+发射区3和P+接触区4相互接触且并排设置于P型基区5的顶层，P+接触区4和N+发射区3与上方发射极金属1相连，N+发射区3与沟槽栅结构相连；其特征在于：所述沟槽栅结构包括：第一栅电极81、第二栅电极82、栅介质层7、沟槽***电极14和沟槽***电极介质层15；沟槽***电极14呈倒“T”型设置，并且分别半包围第一栅电极81和第二栅电极82设置；所述第一栅电极81和第二栅电极82的深度大于P型基区5的结深且小于N型电荷存储层6的结深，第一栅电极81和第二栅电极82均通过侧面的栅介质层7与一侧的N+发射区3、P+发射区4、P型基区5和N型电荷存储层6相连，第一栅电极81和第二栅电极82均通过侧面和底面的栅介质层7与沟槽***电极14相连；所述沟槽***电极14的深度大于N型电荷存储层6的结深的深度，沟槽***电极14通过两侧的沟槽***电极介质层15与N型电荷存储层6和N型漂移区10相连；第一栅电极81及两侧栅介质层7的上表面还具有第三介质层23，第二栅电极82、栅介质层7和部分沟槽***电极14的上表面还具有第四介质层24，第二介质层22和部分沟槽***电极14的上表面还具有与金属发射极1相连的串联二极管结构；沟槽***电极14下方还具有与之相连的P型层17，所述P型层17的宽度大于沟槽的宽度。
进一步地，本发明中串联二极管结构采用PN结二极管、肖特基二极管或者齐纳二极管结构。采用PN结二极管和肖特基二极管结构时，二极管的阳极/阴极连接方式相同，具体详见实施例，并且串联的二极管结构个数可以是1个、2个或者更多；采用齐纳二极管结构时，二极管的阳极/阴极连接方式与PN结二极管和肖特基二极管这两种二极管结构的连接方式相反，并且通常采用一个齐纳二极管结构就足够了。
根据本发明实施例，本发明中串联二极管结构包括：第一P型掺杂区1601、第一N型掺杂区1602、第二P型掺杂区1603和第二N型掺杂区1604，第一P型掺杂区1601与第一N型掺杂区1602相邻且接触形成第一PN结二极管，所述第二P型掺杂区1603和第二N型掺杂区1604相邻且接触形成第二PN结二极管；其中：第一P型掺杂区1601位于沟槽***电极14的上表面，第一N型掺杂区1602、第二P型掺杂区1603和第二N型掺杂区1604位于第二介质层22的上表面；第一N型掺杂区1602与第二P型掺杂区1603之间通过浮空电极18相连，第二N型掺杂区1604与金属发射极1相连。
进一步地，本发明中P型体区9的结深大于或者等于沟槽结构的槽深。
进一步地，本发明中N型漂移区结构为NPT结构或FS结构。
进一步地，本发明中IGBT器件的半导体材料采用Si、SiC、GaAs或者GaN，沟槽填充材料采用多晶Si、SiC、GaAs或者GaN，且各部分可以采用同种材料也可采用不同种材料组合。
另一方面本发明还提供一种CSTBT器件的制造方法，其特征在于，包括如下步骤：
步骤1：采用N型轻掺杂单晶硅片作为器件的N型漂移区10，在硅片表面沉积保护层，光刻出窗口，在N型漂移区10的中间位置刻蚀得到第一沟槽；
步骤2：在硅片表面生长一层场氧化层，光刻得到有源区，然后再生长一层预氧化层，而后在第一沟槽下方的N型漂移区10中通过离子注入P型杂质并进行退火处理，制得P型层17；然后在第一沟槽一侧的N型漂移区10中通过离子注入N型杂质，制得N型电荷存储层6，所述N型电荷存储层6的结深小于沟槽结构的深度；再在第一沟槽另一侧的N型漂移区10和N型电荷存储层6上方分别通过离子注入P型杂质并进行退火处理，依次制得P型基区5和P型体区9；
步骤3：在第一沟槽内壁形成介质层，刻蚀第一沟槽底壁的介质层以露出下方的P型层17，然后在第一沟槽内淀积多晶硅，采用光刻工艺，刻蚀第一沟槽内部分多晶硅和部分介质层形成第二沟槽，并且第二沟槽的深度大于P型基区5的结深且小于N型电荷存储层6的结深，余下多晶硅作为沟槽***电极14，余下介质层作为沟槽***电极介质层15；
步骤4：在第二沟槽内壁形成栅介质层7，然后在第二沟槽内淀积多晶硅形成栅电极8；
步骤5：采用光刻、离子注入工艺在P型基区5顶层分别注入N型杂质和P型杂质制得N+发射区3和P+发射区4，N+发射区3与P+发射区4，相互接触且并排设置，所述N+发射区3与侧面栅介质层7相连；
步骤6：在器件表面淀积，并采用光刻、刻蚀工艺形成位于P型体区9及其相靠近侧的沟槽***电极介质层15的上表面的第一介质层21和位于栅电极8、栅介质层7和部分沟槽***电极14上表面的第二介质层22；
步骤7：在器件表面外延生长N型层，采用光刻、离子注入工艺和退火工艺在部分沟槽***电极14和第二介质层22上方形成串联二极管结构；
步骤8：在器件表面淀积金属，并采用光刻、刻蚀工艺分别在N+发射区3和P+发射区4上表面形成发射极金属1以及在串联二极管结构中相邻两个PN结二极管之间形成浮空电极18；
步骤9：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并退火处理制作器件的N型场阻止层11，在N型场阻止层11背面注入P型杂质形成P型集电区12，背面淀积金属形成集电极金属13。
进一步地，本发明的步骤2中可增加光刻步骤分四次分别形成N型电荷存储层6、P型基区5、P型体区9和P型层17。
本发明通过在沟槽栅结构中引入沟槽***电极，并在沟槽***电极上方形成串联二极管结构，在沟槽***电极下方形成P型层，从而优化了器件的工作原理，具体如下所述：
(一)、器件阻断状态时：
P型体区9以及沟槽***电极14下方的P型层17和N-漂移区10形成的PN结反偏，由于P型层17横向扩展提供的电荷屏蔽作用，在器件击穿前使得N型电荷存储层6下方的N型漂移区10全耗尽，进而使得几乎全部反向电压由此承受，从而在提高电荷存储层6的掺杂浓度的同时将不影响器件的击穿电压，这克服了传统CSTBT结构正向导通特性与耐压之间的矛盾。此外，厚的沟槽***电极介质层15可进一步减小沟槽栅底部的电场，改善沟槽底部电场集中效应，提高了器件的击穿电压，提高了器件的可靠性。
(二)、器件正向导通时：
***电极14下方的P型层17的电位随着集电极金属13电压的增大而增大，当IGBT处于正常导通状态时，由于集电极金属13的电压较低，此时P型层17的电位低于串联二极管结构的导通压降VDC，无电流流过二极管串联结构，此时器件特性与传统CSTBT结构相同；当IGBT处于短路状态时，由于集电极金属13的电压很大，P型层17的电位上升至超过串联二极管结构的导通压降VDC，此时串联二极管结构导通，将使得此P型层17的电位被拑位在VDC，从而使得器件沟道电压被拑位在较小的值，从而减IGBT小器件的饱和电流密度，改善器件的短路安全工作区特性。同时，由于沟槽***电极14的存在，在一定的沟槽深度和一定的MOS结构密度条件下减小了IGBT的沟道密度，从而也减小了饱和电流密度，进一步改善了器件的短路安全工作区。此外，N型电荷存储层6的高掺杂浓度进一步提高了发射极载流子浓度增强效应，进一步减小了器件的正向导通压降。
(三)、器件开关状态：
本发明使得栅电极8的深度介于P型基区5和N型电荷存储层6之间，并使栅电极8的宽度小于N型电荷存储层的宽度，一方面在不影响器件开通的情况下显著减小了栅极与发射极之间的电容和栅极与集电极之间的电容，从而达到减小整个栅极电容的目的，提高了器件的开关速度，降低了器件的开关损耗，并减小了器件的驱动损耗，使器件获得更好的导通压降与开关损耗间的折中特性；另一方面，N型电荷存储层6的高掺杂浓度进一步提高了发射极载流子浓度增强效应，改善了载流子浓度分布，进一步改善导通压降与开关损耗间的折中特性。位于沟槽栅结一侧的P型体区9进一步减小了空穴的抽取面积，提高了发射极端的载流子增强效应，进一步改善整个N型漂移区的载流子浓度分布。
综上所述，本发明相比现有技术的有益效果在于：
本发明在传统CSTBT器件结构的基础上通过改进提供了一种新型CSTBT器件及其制造方法。本发明合理设计器件结构来综合提高器件的性能，通过在栅电极下方引入沟槽***电极共同形成沟槽栅结构，在沟槽***电极下方引入P型层，在沟槽***电极上方设置串联二极管结构，使得在器件正向导通状态下，当P型体区电位上升至或超过于串联二极管结构的导通压降VDC时，串联二极管结构导通，将使得此P型层电位被拑位在VDC，从而使得器件沟道电压拑位在很小的值，从而减小了器件饱和电流密度，改善了短路安全工作区，降低了导通损耗；在器件阻断状态下，由于P型层横向延伸至N型电荷存储层下方N型漂移区中使得N型漂移区全耗尽，致使几乎全部的反向电压由P型层与N型漂移区形成的PN结承受，能够避免增加电荷存储层掺杂浓度将不影响器件的击穿电压，从而克服了传统CSTBT器件结构正向导通与耐压性能之间的矛盾关系；本发明通过减小栅电极的深度，使栅电极的深度小于N型电荷存储层的结深减小了栅极-发射极电容和栅极-集电极电容，提高了器件的开关速度，降低了开关损耗，使器件获得更好的导通压降与开关损耗间的折中特性；本发明通过引入厚的沟槽***电极介质层能改善沟槽底部电场集中效应，提高了器件的击穿电压，提高了器件的可靠性；同时由于沟槽***电极的存在，在一定的沟槽深度和一定的MOS结构密度条件下减小了IGBT的沟道密度，从而也减小了饱和电流密度，进一步改善了器件的短路安全工作区。
附图说明
图1是传统的CSTBT器件的元胞结构示意图；
图2是本发明实施例1提供一种CSTBT器件的元胞结构示意图；
图3是本发明实施例2提供一种CSTBT器件的元胞结构示意图；
图4是本发明实施例3提供一种CSTBT器件的元胞结构示意图；
图1至4中：1为发射极金属，21为第一介质层，22为第二介质层，23为第三介质层，24为第四介质层，3为N+发射区，4为P+发射区，5为P型基区，6为N型电荷存储层，7为栅介质层，8为栅电极，81为第一栅电极，82为第二栅电极，9为P型体区，10为N型漂移区，11为N型场阻止层，12为P型集电区，13为集电极金属，14为拑位电极，15为拑位电极介质层，1601为第一P型掺杂区，1602为第一N型掺杂区，1603为第二P型掺杂区，1604为第二N型掺杂区，18为浮空电极。
图5是本发明实施例1的制造方法中形成先经过离子注入而后刻蚀形成沟槽并在沟槽内壁形成介质层后的器件结构示意图；
图6是本发明实施例1的制造方法中在沟槽内淀积多晶硅后的器件结构示意图；
图7是本发明实施例1的制造方法中刻蚀沟槽内多余多晶硅和介质层形成沟槽***电极后的器件结构示意图；
图8是本发明实施例1的制造方法中在沟槽中形成栅介质层后的器件结构示意图；
图9是本发明实施例1的制造方法中在沟槽中形成栅电极后的器件结构示意图；
图10是本发明实施例1的制造方法中形成N+发射区和P+发射区后的器件结构示意图；
图11是本发明实施例1的制造方法中在器件表面形成介质层后的器件结构示意图；
图12是本发明实施例1的制造方法中在器件表面形成串联二极管结构后的器件结构示意图；
图13是本发明实施例1的制造方法中形成表面发射极电极和浮空电极后的器件结构示意图；
图14是本发明实施例1的制造方法中全部工序完成后形成的器件结构示意图；
图15本发明实施例2的制造方法中在沟槽中形成栅介质层后的器件结构示意图；
图16是本发明实施例2的制造方法中在沟槽中形成栅电极后的器件结构示意图；
图17是本发明实施例3的制造方法中刻蚀沟槽内多余多晶硅和介质层形成拑位电极后的器件结构示意图；
图18是本发明实施例3的制造方法中形成栅介质层后的器件结构示意图；
图19是本发明实施例3的制造方法中形成栅电极后的器件结构示意图；
具体实施方式
下面结合说明书附图和具体实施例对本发明的原理和特性进行详细说明：
实施例1：
本实施例提出如图2所示的一种CSTBT器件，其元胞结构包括：集电极结构、漂移区结构、发射极结构和槽栅结构；所述集电极结构包括P+集电区12和位于P+集电区12下表面的集电极金属13；所述漂移区结构包括N型电场阻止层11和位于N型电场阻止层11上表面的N型漂移区层10，所述N型电场阻止层11位于P+集电区12的上表面；所述槽栅结构为沟槽栅结构，所述沟槽栅结构沿器件垂直方向穿入N型漂移区10中形成沟槽，所述发射极结构位于沟槽栅结构的一侧并与之相连所述发射极结构包括发射极金属1、N+发射区3、P+接触区4、P型基区5和N型电荷存储层6；所述N型电荷存储层6位于P型基区5与N型漂移区层10之间，所述N+发射区3和P+接触区4相互接触且并排设置于P型基区5的顶层，P+接触区4和N+发射区3与上方发射极金属1相连，N+发射区3与沟槽栅结构相连；所述P型体区9位于沟槽栅结构的一侧并与之相连，并且P型体区9的结深大于N型漂移区10的结深；所述沟槽栅结构包括：栅介质层7和栅电极8，其特征在于：所述沟槽栅结构还包括：沟槽***电极14和沟槽***电极介质层15；沟槽***电极14呈“L”型且半包围栅电极8设置；所述栅电极8的深度大于P型基区5的结深且小于N型电荷存储层6的结深，栅电极8通过侧面的栅介质层7与一侧的N+发射区3、P+发射区4、P型基区5和N型电荷存储层6相连，栅电极8通过侧面和底面的栅介质层7与沟槽***电极14相连；所述沟槽***电极14的深度大于N型电荷存储层6的结深的深度，沟槽***电极14通过两侧的沟槽***电极介质层15分别与P型体区9和N型漂移区10相连；P型体区9与其相靠近侧的沟槽***电极介质层15的上方具有与二者相连的第一介质层21；栅电极8、栅介质层7和部分沟槽***电极14的上表面还具有第二介质层22，第二介质层22与部分沟槽***电极14的上表面还具有与金属发射极1相连的串联二极管结构，本实施例中串联二极管结构包括：第一P型掺杂区1601、第一N型掺杂区1602、第二P型掺杂区1603和第二N型掺杂区1604，第一P型掺杂区1601与第一N型掺杂区1602相邻且接触形成第一PN结二极管，所述第二P型掺杂区1603和第二N型掺杂区1604相邻且接触形成第二PN结二极管；其中：第一P型掺杂区1601位于沟槽***电极14的上表面，第一N型掺杂区1602、第二P型掺杂区1603和第二N型掺杂区1604位于第二介质层22的上表面；第一N型掺杂区1602与第二P型掺杂区1603之间通过浮空电极18相连，第二N型掺杂区1604与金属发射极1相连；沟槽***电极14下方还具有与之相连的P型层17，所述P型层17的宽度大于沟槽的宽度。
实施例2：
本实施例提出如图3所示的一种CSTBT器件，除了沟槽***电极介质层15的厚度大于栅介质层7的厚度以外，其余结构均与实施例1相同。
本实施例相比实施例1，一方面能够进一步减小了栅极电容，提高了器件的开关速度并降低开关损耗，另一方面能够进一步改善了沟槽底部电场集中效应，提高器件击穿电压，提高器件可靠性。
实施例3：
本实施例提出如图4所示的一种CSTBT器件，，其元胞结构包括：集电极结构、漂移区结构、发射极结构和槽栅结构；所述集电极结构包括P+集电区12和位于P+集电区12下表面的集电极金属13；所述漂移区结构包括N型电场阻止层11和位于N型电场阻止层11上表面的N型漂移区层10，所述N型电场阻止层11位于P+集电区12的上表面；所述槽栅结构为沟槽栅结构，所述沟槽栅结构沿器件垂直方向穿入N型漂移区10中形成沟槽，所述发射极结构位于沟槽栅结构两侧且与之相连；所述发射极结构包括发射极金属1、N+发射区3、P+接触区4、P型基区5和N型电荷存储层6；所述N型电荷存储层6位于P型基区5与N型漂移区层10之间，所述N+发射区3和P+接触区4相互接触且并排设置于P型基区5的顶层，P+接触区4和N+发射区3与上方发射极金属1相连，N+发射区3与沟槽栅结构相连；其特征在于：所述沟槽栅结构包括：第一栅电极81、第二栅电极82、栅介质层7、沟槽***电极14和沟槽***电极介质层15；沟槽***电极14呈倒“T”型设置，并且分别半包围第一栅电极81和第二栅电极82设置；所述第一栅电极81和第二栅电极82的深度大于P型基区5的结深且小于N型电荷存储层6的结深，第一栅电极81和第二栅电极82均通过侧面的栅介质层7与一侧的N+发射区3、P+发射区4、P型基区5和N型电荷存储层6相连，第一栅电极81和第二栅电极82均通过侧面和底面的栅介质层7与沟槽***电极14相连；所述沟槽***电极14的深度大于N型电荷存储层6的结深的深度，沟槽***电极14通过两侧的沟槽***电极介质层15与N型电荷存储层6和N型漂移区10相连；第一栅电极81及两侧栅介质层7的上表面还具有第三介质层23，第二栅电极82、栅介质层7和部分沟槽***电极14的上表面还具有第四介质层24，第二介质层22和部分沟槽***电极14的上表面还具有与金属发射极1相连的串联二极管结构，本实施例中串联二极管结构包括：第一P型掺杂区1601、第一N型掺杂区1602、第二P型掺杂区1603和第二N型掺杂区1604，第一P型掺杂区1601与第一N型掺杂区1602相邻且接触形成第一PN结二极管，所述第二P型掺杂区1603和第二N型掺杂区1604相邻且接触形成第二PN结二极管；其中：第一P型掺杂区1601位于沟槽***电极14的上表面，第一N型掺杂区1602、第二P型掺杂区1603和第二N型掺杂区1604位于第二介质层22的上表面；第一N型掺杂区1602与第二P型掺杂区1603之间通过浮空电极18相连，第二N型掺杂区1604与金属发射极1相连；沟槽***电极14下方还具有与之相连的P型层17，所述P型层17的宽度大于沟槽的宽度。
实施例4：
本实施例以1200V电压等级的CSTBT器件为例进行说明，根据本领域常识可根据实际需求制备不同性能参数的器件，具体提供了一种CSTBT器件的制造方法，包括如下步骤：
步骤1：采用N型轻掺杂单晶硅片作为器件的N型漂移区10，所选硅片的厚度为300～600um，掺杂浓度为1013～1014个/cm3；在硅片表面沉积保护层，光刻出窗口，在N型漂移区10的中间位置刻蚀得到第一沟槽；
步骤2：在硅片表面生长一层场氧化层，光刻得到有源区，然后再生长一层预氧化层，而后在第一沟槽下方的N型漂移区10中通过离子注入P型杂质并进行退火处理，制得P型层17，离子注入的能量为60～120keV，注入剂量为1013～1014个/cm2，退火温度为1100～1150℃，退火时间为10～30分钟；然后在第一沟槽一侧的N型漂移区10中通过离子注入N型杂质，离子注入的能量为200～500keV，注入剂量为1013～1014个/cm2，制得N型电荷存储层6，所述N型电荷存储层6的结深小于沟槽结构的深度；再在第一沟槽另一侧的N型漂移区10和N型电荷存储层6上方分别通过离子注入P型杂质并进行退火处理，离子注入的能量为60～120keV，注入剂量为1013～1014个/cm2，退火温度为1100～1150℃，退火时间为10～30分钟，依次制得P型基区5和P型体区9；
步骤3：于1050℃～1150℃的O2气氛下在第一沟槽的内壁均形成氧化层，刻蚀第一沟槽底壁的氧化层以露出下方的P型层17，然后于750℃～950℃下在第一沟槽内淀积多晶硅，采用光刻工艺，刻蚀第一沟槽内部分多晶硅和部分介质层形成第二沟槽，并且第二沟槽的深度大于P型基区5的结深且小于N型电荷存储层6的结深，余下多晶硅作为拑位电极14，余下介质层作为拑位电极介质层15；
步骤4：于1050℃～1150℃的O2气氛下在第二沟槽的内壁形成栅介质层7，然后于750℃～950℃下在第二沟槽内淀积多晶硅形成栅电极8；
步骤5：采用光刻、离子注入工艺在P型基区5顶层分别注入N型杂质和P型杂质制得N+发射区3和P+发射区4，离子注入N型杂质的能量为30～60keV，注入剂量为1015～1016个/cm2，离子注入P型杂质的能量为60～80keV，注入剂量为1015～1016个/cm2，退火温度为900℃，时间为20～30分钟；N+发射区3与P+发射区4相互接触且并排设置，所述N+发射区3与侧面栅介质层7相连；
步骤6：在器件表面淀积，并采用光刻、刻蚀工艺形成位于P型体区9及其相靠近侧的沟槽***电极介质层15上表面的第一介质层21和位于栅电极8、栅介质层7和部分沟槽***电极14上表面的第二介质层22；
步骤7：在器件表面外延生长N型层，采用光刻、离子注入工艺和退火工艺在部分沟槽***电极14和第二介质层22上方形成串联二极管结构；
步骤8：在器件表面淀积金属，并采用光刻、刻蚀工艺分别在N+发射区3和P+发射区4上表面形成发射极金属1以及在串联二极管结构中相邻两个PN结二极管之间形成浮空电极18；
步骤9：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并退火处理制作器件的N型场阻止层11，N型场阻止层11的厚度为15～30微米，离子注入的能量为1500～2000keV，注入剂量为1013～1014个/cm2，退火温度为1200～1250℃，时间为300～600分钟；在N型场阻止层11背面注入P型杂质形成P型集电区12，注入能量为40～60keV，注入剂量为1012～1013个/cm2，在H2与N2混合的气氛下进行背面退火，温度为400～450℃，时间为20～30分钟；背面淀积金属形成集电极金属13，至此完成沟槽栅电荷存储型IGBT的制备。
进一步地，本发明的步骤2中可增加光刻步骤分四次分别形成N型电荷存储层6、P型基区5、P型体区9和P型层17。
进一步地，本发明的步骤4中可通过控制反应条件使得形成栅介质层7的厚度小于拑位电极周围介质层的厚度，即可得到如图3所示的器件结构。
进一步地，本发明的步骤3中可通过增加光刻步骤，在第一沟槽内多晶硅两端分别形成对称的两个沟槽，而后制备得到第一栅极81和第二栅极82的结构，即可得到如图4所示的器件结构。
进一步的是，本发明中刻蚀沟槽的工艺步骤和形成P型基区5、N型电荷储存层6和P型层17的工艺步骤的顺序可互换，即亦可在N型漂移区10内先刻蚀形成沟槽后再掺杂区。
进一步地，本发明中介质层、栅介质层7和拑位电极介质层15的材料可以相同，亦可以不同。
进一步地，本发明中N型场阻止层11的制备可省略。
进一步地，本发明的步骤9中N型场阻止层11的制备可在制备器件的正面结构之前进行制备；或者可直接选用具有N型场阻止层11和N型漂移区10的双层外延材料作为工艺起始的硅片材料。

Claims (5)

1.一种CSTBT器件，其元胞结构包括：集电极结构、漂移区结构、发射极结构和槽栅结构；所述集电极结构包括P+集电区(12)和位于P+集电区(12)下表面的集电极金属(13)；所述漂移区结构包括N型电场阻止层(11)和位于N型电场阻止层(11)上表面的N型漂移区层(10)，所述N型电场阻止层(11)位于P+集电区(12)的上表面；所述槽栅结构为沟槽栅结构，所述沟槽栅结构沿器件垂直方向穿入N型漂移区(10)中形成沟槽，所述发射极结构位于沟槽栅结构的一侧并与之相连所述发射极结构包括发射极金属(1)、N+发射区(3)、P+接触区(4)、P型基区(5)和N型电荷存储层(6)；所述N型电荷存储层(6)位于P型基区(5)与N型漂移区层(10)之间，所述N+发射区(3)和P+接触区(4)相互接触且并排设置于P型基区(5)的顶层，P+接触区(4)和N+发射区(3)与上方发射极金属(1)相连，N+发射区(3)与沟槽栅结构相连；所述P型体区(9)位于沟槽栅结构的一侧并与之相连，并且P型体区(9)的结深大于N型漂移区(10)的结深；所述沟槽栅结构包括：栅介质层(7)和栅电极(8)，其特征在于：所述沟槽栅结构还包括：沟槽***电极(14)和沟槽***电极介质层(15)；沟槽***电极(14)呈“L”型且半包围栅电极(8)设置；所述栅电极(8)的深度大于P型基区(5)的结深且小于N型电荷存储层(6)的结深，栅电极(8)通过侧面的栅介质层(7)与一侧的N+发射区(3)、P+发射区(4)、P型基区(5)和N型电荷存储层(6)相连，栅电极(8)通过侧面和底面的栅介质层(7)与沟槽***电极(14)相连；所述沟槽***电极(14)的深度大于N型电荷存储层(6)的结深的深度，沟槽***电极(14)通过两侧的沟槽***电极介质层(15)分别与P型体区(9)和N型漂移区(10)相连；P型体区(9)与其相靠近侧的沟槽***电极介质层(15)的上方具有与二者相连的第一介质层(21)；栅电极(8)、栅介质层(7)和部分沟槽***电极(14)的上表面还具有第二介质层(22)，第二介质层(22)与部分沟槽***电极(14)的上表面还具有与金属发射极(1)相连的串联二极管结构(16)；沟槽***电极(14)下方还具有与之相连的P型层(17)，所述P型层(17)的宽度大于沟槽的宽度。
2.一种CSTBT器件，其元胞结构包括：集电极结构、漂移区结构、发射极结构和槽栅结构；所述集电极结构包括P+集电区(12)和位于P+集电区(12)下表面的集电极金属(13)；所述漂移区结构包括N型电场阻止层(11)和位于N型电场阻止层(11)上表面的N型漂移区层(10)，所述N型电场阻止层(11)位于P+集电区(12)的上表面；所述槽栅结构为沟槽栅结构，所述沟槽栅结构沿器件垂直方向穿入N型漂移区(10)中形成沟槽，所述发射极结构位于沟槽栅结构两侧且与之相连；所述发射极结构包括发射极金属(1)、N+发射区(3)、P+接触区(4)、P型基区(5)和N型电荷存储层(6)；所述N型电荷存储层(6)位于P型基区(5)与N型漂移区层(10)之间，所述N+发射区(3)和P+接触区(4)相互接触且并排设置于P型基区(5)的顶层，P+接触区(4)和N+发射区(3)与上方发射极金属(1)相连，N+发射区(3)与沟槽栅结构相连；其特征在于：所述沟槽栅结构包括：第一栅电极(81)、第二栅电极(82)、栅介质层(7)、沟槽***电极(14)和沟槽***电极介质层(15)；沟槽***电极(14)呈倒“T”型设置，并且分别半包围第一栅电极(81)和第二栅电极(82)设置；所述第一栅电极(81)和第二栅电极(82)的深度大于P型基区(5)的结深且小于N型电荷存储层(6)的结深，第一栅电极(81)和第二栅电极(82)均通过侧面的栅介质层(7)与一侧的N+发射区(3)、P+发射区(4)、P型基区(5)和N型电荷存储层(6)相连，第一栅电极(81)和第二栅电极(82)均通过侧面和底面的栅介质层(7)与沟槽***电极(14)相连；所述沟槽***电极(14)的深度大于N型电荷存储层(6)的结深的深度，沟槽***电极(14)通过两侧的沟槽***电极介质层(15)与N型电荷存储层(6)和N型漂移区(10)相连；第一栅电极(81)及两侧栅介质层(7)的上表面还具有第三介质层(23)，第二栅电极(82)、栅介质层(7)和部分沟槽***电极(14)的上表面还具有第四介质层(24)，第二介质层(22)和部分沟槽***电极(14)的上表面还具有与金属发射极(1)相连的串联二极管结构(16)；沟槽***电极(14)下方还具有与之相连的P型层(17)，所述P型层(17)的宽度大于沟槽的宽度。
3.根据权利要求1所述的一种CSTBT器件，其特征在于：所述串联二极管结构(16)包括：第一P型掺杂区(1601)、第一N型掺杂区(1602)、第二P型掺杂区(1603)和第二N型掺杂区(1604)，第一P型掺杂区(1601)与第一N型掺杂区(1602)相邻且接触形成第一PN结二极管，所述第二P型掺杂区(1603)和第二N型掺杂区(1604)相邻且接触形成第二PN结二极管；其中：第一P型掺杂区(1601)位于沟槽***电极(14)的上表面，第一N型掺杂区(1602)、第二P型掺杂区(1603)和第二N型掺杂区(1604)位于第二介质层(22)的上表面；第一N型掺杂区(1602)与第二P型掺杂区(1603)之间通过浮空电极(18)相连，第二N型掺杂区(1604)与金属发射极(1)相连。
4.一种CSTBT器件的制造方法，其特征在于，包括如下步骤：
步骤1：采用N型轻掺杂单晶硅片作为器件的N型漂移区(10)，在硅片表面沉积保护层，光刻出窗口，在N型漂移区(10)的中间位置刻蚀得到第一沟槽；
步骤2：在硅片表面生长一层场氧化层，光刻得到有源区，然后再生长一层预氧化层，而后在第一沟槽下方的N型漂移区(10)中通过离子注入P型杂质并进行退火处理，制得P型层(17)；然后在第一沟槽一侧的N型漂移区(10)中通过离子注入N型杂质，制得N型电荷存储层(6)，所述N型电荷存储层(6)的结深小于沟槽结构的深度；再在第一沟槽另一侧的N型漂移区(10)和N型电荷存储层(6)上方分别通过离子注入P型杂质并进行退火处理，依次制得P型基区(5)和P型体区(9)；
步骤3：在第一沟槽内壁形成介质层，刻蚀第一沟槽底壁的介质层以露出下方的P型层(17)，然后在第一沟槽内淀积多晶硅，采用光刻工艺，刻蚀第一沟槽内部分多晶硅和部分介质层形成第二沟槽，并且第二沟槽的深度大于P型基区(5)的结深且小于N型电荷存储层(6)的结深，余下多晶硅作为沟槽***电极(14)，余下介质层作为沟槽***电极介质层(15)；
步骤4：在第二沟槽内壁形成栅介质层(7)，然后在第二沟槽内淀积多晶硅形成栅电极(8)；
步骤5：采用光刻、离子注入工艺在P型基区(5)顶层分别注入N型杂质和P型杂质制得N+发射区(3)和P+发射区(4)，N+发射区(3)与P+发射区(4)，相互接触且并排设置，所述N+发射区(3)与侧面栅介质层(7)相连；
步骤6：在器件表面淀积，并采用光刻、刻蚀工艺形成位于P型体区(9)及其相靠近侧的沟槽***电极介质层(15)的上表面的第一介质层(21)和位于栅电极(8)、栅介质层(7)和部分沟槽***电极(14)上表面的第二介质层(22)；
步骤7：在器件表面外延生长N型层，采用光刻、离子注入工艺和退火工艺在部分沟槽***电极(14)和第二介质层(22)上方形成串联二极管结构(16)；
步骤8：在器件表面淀积金属，并采用光刻、刻蚀工艺分别在N+发射区(3)和P+发射区(4)上表面形成发射极金属(1)以及在串联二极管结构(16)中相邻两个PN结二极管之间形成浮空电极(18)；
步骤9：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并退火处理制作器件的N型场阻止层(11)，在N型场阻止层(11)背面注入P型杂质形成P型集电区(12)，背面淀积金属形成集电极金属(13)。
5.根据权利要求1所述的一种CSTBT器件的制造方法，其特征在于：本发明的步骤2中通过增加光刻步骤分别分四次形成N型电荷存储层(6)、P型基区(5)、P型体区(9)和P型层(17)。
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