CN110429129A - 高压沟槽型功率半导体器件及制备方法 - Google Patents

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Abstract

本发明涉及一种功率半导体及制备方法，尤其是一种高压沟槽型功率半导体器件及制备方法，属于功率半导体器件的技术领域。对半导体衬底刻蚀得到较宽的元胞沟槽，对填充在元胞沟槽内的衬底导电多晶硅体进行回刻后，能在元胞沟槽内得到沟槽内注入定位孔，在沟槽内注入定位孔的外圈为衬底导电多晶硅体，利用沟槽内注入定位孔能方便同时得到衬底沟槽第二导电类型掺杂区以及衬底第二导电类型基区，衬底沟槽第二导电类型掺杂区位于元胞沟槽的槽底的正下方并与元胞沟槽的槽底接触，从而能降低元胞沟槽槽底绝缘栅氧化层的电场，提高衬底绝缘栅氧化层的可靠性，与现有工艺兼容，提高工艺流程的可控性。

Description

高压沟槽型功率半导体器件及制备方法
技术领域
本发明涉及一种功率半导体及制备方法，尤其是一种高压沟槽型功率半导体器件及制备方法，属于功率半导体器件的技术领域。
背景技术
绝缘栅双极型晶体管(IGBT)，结合了MOSFET和BJT的特性，具有栅控以及双极型导电的低导通压降的特性。金属氧化层场效应晶体管(MOSFET)，一种栅控单极性导电器件。
沟槽栅(Trench gate)，通过刻蚀沟槽，然后氧化填充多晶硅形成，其沟道是垂直方向的，可以消除JEFET效应，降低器件的导通压降；沟槽栅存在的问题是，器件沟槽底部容易出现高电场，给栅氧的可靠性造成影响，尤其是碳化硅SiC器件，其栅氧击穿电场相对较低而且质量不高。
由上述说明可知，沟槽型IGBT和MOSFET功率器件已经得到广泛的应用，然而沟槽型IGBT和MOSFET普遍具有一个缺陷就是沟槽底部的会出现高电场，这会给器件栅氧的可靠性造成影响。尤其是碳化硅沟槽IGBT和MOSFET，其碳化硅衬底的临界击穿电场和栅氧的击穿电场接近，因此在器件达到雪崩击穿时，栅氧很容易发生失效，因此必须对栅氧进行保护，防止其电场过高。
为了解决这个问题，对于N型的IGBT器件或N型MOSFET器件，目前普遍采用的是在沟槽底部注入一层P型掺杂来降低沟槽底部的高电场，然而目前的方式是采用的比较窄的沟槽栅结构，以高压600V器件为例其沟槽宽度大约1.5μm，深度一般会有5μm左右，这就给沟槽底部注入带来困难；因此，需要新的器件结构以及工艺方法来降低沟槽底部形成P型掺杂的工艺难度以及对栅氧可靠性的影响。
如图1～图6所示，为现有沟槽型功率半导体器件的工艺流程图，具体地，
如图1所示，提供N型的半导体基板1，并在半导体基板1的正面刻蚀得到基板沟槽2。如图2所示，在半导体基板1的正面上方进行P型杂质离子的注入与退火，以在半导体基板1内得到基板P型基区4，并在基板沟槽2槽底的下方得到基板沟槽P型掺杂区3。
如图3所示，进行氧化层的生长以及多晶硅的填充，以得到基板氧化层5以及基板导电多晶硅体6，所述基板导电多晶硅体6填充在基板沟槽2内，且基板导电多晶硅体6通过基板氧化层5与基板沟槽2的侧壁以及底壁绝缘隔离。
如图4所示，对基板导电多晶硅体6进行刻蚀，以得到位于基板沟槽2内的基板导电多晶硅体6。如图5所示，进行N型杂质离子注入与退火，以得到位于基板P型基区4内的基板N+源区7，所述基板N+源区7与基板沟槽2的外槽壁接触。如图6所示，进行介质层淀积、接触孔刻蚀以及正面金属形成步骤，以得到基板金属层8以及覆盖基板沟槽2槽口的基板绝缘介质层9，基板金属层8通过基板绝缘介质层9与基板导电多晶硅体6绝缘隔离，基板金属层8与基板P型基区4以及基板N+源区7欧姆接触。
此外，在半导体基板1的背面还设置有背面结构，背面结构的具体形式可以根据需要进行旋转，根据背面结构的不同能形成所需的IGBT器件或MOSFET器件，具体为本技术领域人员所熟知，此处不再赘述。
由以上工艺步骤可以看出，目前的沟槽型功率半导体器件的制备方法主要有缺陷有：在制备基板沟槽P型掺杂区3时，由于基板沟槽2具有比较大的深宽比，因此离子注入必须严格垂直注入，这对离子注入的方向控制要求非常高，工艺难度大。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种高压沟槽型功率半导体器件及制备方法，其能有效降低元胞沟槽底部的衬底绝缘栅氧化层的电场，提高衬底绝缘栅氧化层的可靠性，与现有工艺兼容，提高工艺流程的可控性。
按照本发明提供的技术方案，所述高压沟槽型功率半导体器件，包括具有第一导电类型的半导体衬底以及设置于所述半导体衬底中心区的元胞区，所述元胞区内的元胞采用沟槽结构；所述元胞包括位于半导体衬底内的元胞沟槽；
在所述功率半导体器件的截面上，在元胞沟槽槽底的正下方设置衬底沟槽第二导电类型掺杂区，所述衬底沟槽第二导电类型掺杂区与元胞沟槽的槽底接触；在元胞沟槽的两侧设置衬底第二导电类型基区，衬底第二导电类型基区位于元胞沟槽槽底的上方且衬底第二导电类型基区与元胞沟槽的外侧壁接触，在衬底第二导电类型基区内设置衬底第一导电类型源区，所述衬底第一导电类型源区与元胞沟槽的外侧壁接触；
在元胞沟槽内填充有衬底导电多晶硅体以及衬底绝缘介质层，所述衬底绝缘介质层还覆盖在半导体衬底上，衬底导电多晶硅体通过衬底绝缘栅氧化层与元胞沟槽的侧壁以及底壁绝缘隔离；在半导体衬底上方还设置衬底金属层，所述衬底金属层支撑在衬底绝缘介质层上，衬底金属层通过衬底绝缘介质层与衬底导电多晶硅体绝缘隔离，且衬底金属层与衬底第一导电类型源区以及衬底第二导电类型基区欧姆接触。
所述衬底第二导电类型基区与衬底第二导电类型掺杂区为同一工艺步骤层。
所述衬底绝缘栅氧化层以及衬底绝缘介质层均为二氧化硅层。
所述半导体衬底的材料为硅或碳化硅。
一种高压沟槽型功率半导体器件的制备方法，所述功率半导体器件的制备方法包括如下步骤：
步骤1、提供具有第一导电类型的半导体衬底，选择性地掩蔽和刻蚀半导体衬底，以在半导体衬底的正面得到元胞沟槽；
步骤2、在半导体衬底的正面生长衬底绝缘栅氧化层，所述衬底绝缘栅氧化层还覆盖元胞沟槽的侧壁以及底壁，在生长有衬底绝缘栅氧化层的元胞沟槽内填充衬底导电多晶硅体；
步骤3、对上述衬底导电多晶硅体进行刻蚀，以得到位于元胞沟槽内的衬底导电多晶硅体，并在元胞沟槽内得到沟槽内注入定位孔，所述沟槽内注入定位孔贯通衬底导电多晶硅体以及元胞沟槽底壁上的衬底绝缘栅氧化层；元胞沟槽内的衬底导电多晶硅体通过衬底绝缘栅氧化层与元胞沟槽的侧壁以及底壁绝缘隔离；
步骤4、在上述半导体衬底的正面进行第二导电类型杂质离子的注入与退火工艺，以在半导体衬底内得到衬底沟槽第二导电类型掺杂区以及衬底第二导电类型基区；所述衬底沟槽第二导电类型掺杂区位于元胞沟槽槽底的正下方，且衬底沟槽第二导电类型掺杂区与元胞沟槽的槽底接触，衬底第二导电类型基区位于元胞沟槽槽底的上方，且衬底第二导电类型基区与元胞沟槽的外侧壁接触；
步骤5、在上述半导体衬底的正面进行第一导电类型杂质离子的注入与退火，以得到位于衬底第二导电类型基区内的衬底第一导电类型源区，衬底第一导电类型源区与元胞沟槽的外侧壁接触；
步骤6、在上述半导体衬底的正面进行介质层淀积，以得到覆盖半导体衬底正面的衬底绝缘介质层，且所述衬底绝缘介质层还填充在元胞沟槽的沟槽内注入定位孔内；
步骤7、选择性地掩蔽和刻蚀上述衬底绝缘介质层，以得到贯通衬底绝缘介质层的介质层接触孔；
步骤8、在上述半导体衬底正面的上方进行金属层淀积，以得到支撑于衬底绝缘介质层上的衬底金属层，所述衬底金属层通过介质层接触孔能与衬底第二导电类型基区以及衬底第一导电类型源区欧姆接触，且衬底金属层通过衬底绝缘介质层与元胞沟槽内的衬底导电多晶硅体绝缘隔离；
步骤9、在上述半导体衬底的背面制作所需的器件背面结构。
所述衬底绝缘栅氧化层以及衬底绝缘介质层均为二氧化硅层。
所述半导体衬底的材料为硅或碳化硅。
所述“第一导电类型”和“第二导电类型”两者中，对于N型功率半导体器件，第一导电类型指N型，第二导电类型为P型；对于P型功率半导体器件，第一导电类型与第二导电类型所指的类型与N型功率半导体器件正好相反。
本发明的优点：对半导体衬底刻蚀得到较宽的元胞沟槽，对填充在元胞沟槽内的衬底导电多晶硅体进行回刻后，能在元胞沟槽内得到沟槽内注入定位孔，在沟槽内注入定位孔的外圈为衬底导电多晶硅体，利用沟槽内注入定位孔能方便同时得到衬底沟槽第二导电类型掺杂区以及衬底第二导电类型基区，衬底沟槽第二导电类型掺杂区位于元胞沟槽的槽底的正下方并与元胞沟槽的槽底接触，从而能降低元胞沟槽槽底绝缘栅氧化层的电场，提高衬底绝缘栅氧化层的可靠性，与现有工艺兼容，提高工艺流程的可控性。
附图说明
图1～图6为现有沟槽型功率半导体器件的元胞的具体制备工艺流程图，其中
图1为在半导体基板内得到基板沟槽后的剖视图。
图2为在半导体基板内得到基板沟槽P型掺杂区以及基板P型基区的剖视图。
图3为在填充基板导电多晶硅体后的剖视图。
图4为对基板导电多晶硅体进行刻蚀后的剖视图。
图5为得到基板N+源区的剖视图。
图6为得到基板金属层后的剖视图。
图7～图12为本发明的具体制备工艺流程图，其中
图7为本发明在半导体衬底的正面刻蚀得到元胞沟槽后的剖视图。
图8为本发明填充衬底导电多晶硅体后的剖视图。
图9为本发明得到沟槽内注入定位孔后的剖视图。
图10为本发明得到衬底沟槽P型掺杂区以及衬底P型基区后的剖视图。
图11为本发明得到衬底N+源区后的剖视图。
图12为本发明得到衬底金属层后的剖视图。
附图标记说明：1--半导体基板、2-基板沟槽、3-基板沟槽P型掺杂区、4-基板P型基区、5-基板氧化层、6-基板导电多晶硅体、7-基板N+源区、8-基板金属层、9-基板绝缘介质层、10-半导体衬底、11-元胞沟槽、12-衬底绝缘栅氧化层、13-衬底导电多晶硅体、14-沟槽内注入定位孔、15-衬底P型基区、16-衬底沟槽P型掺杂区、17-衬底N+源区、18-衬底金属层以及19-衬底绝缘介质层。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图12所示：为了能有效降低元胞沟槽底部的衬底绝缘栅氧化层的电场，提高衬底绝缘栅氧化层的可靠性，以N型沟槽型功率半导体器件为例，本发明包括具有N导电类型的半导体衬底10以及设置于所述半导体衬底10中心区的元胞区，所述元胞区内的元胞采用沟槽结构；所述元胞包括位于半导体衬底10内的元胞沟槽11；
在所述功率半导体器件的截面上，在元胞沟槽11槽底的正下方设置衬底沟槽P型掺杂区16，所述衬底沟槽P型掺杂区16与元胞沟槽11的槽底接触；在元胞沟槽11的两侧设置衬底P型基区15，衬底P型基区15位于元胞沟槽11槽底的上方且衬底P型基区15与元胞沟槽11的外侧壁接触，在衬底P型基区15内设置衬底N+源区17，所述衬底N+源区17与元胞沟槽11的外侧壁接触；
在元胞沟槽11内填充有衬底导电多晶硅体13以及衬底绝缘介质层19，所述衬底绝缘介质层19还覆盖在半导体衬底10上，衬底导电多晶硅体13通过衬底绝缘栅氧化层12与元胞沟槽11的侧壁以及底壁绝缘隔离；在半导体衬底11上方还设置衬底金属层18，所述衬底金属层18支撑在衬底绝缘介质层19上，衬底金属层18通过衬底绝缘介质层19与衬底导电多晶硅体13绝缘隔离，且衬底金属层18与衬底N+源区17以及衬底P型基区15欧姆接触。
具体地，所述半导体衬底10的材料为硅或碳化硅，对于N型沟槽型功率半导体器件，半导体衬底10的导电类型为N型，对于P型沟槽型功率半导体器件，半导体衬底10的导电类型为P型，半导体衬底10的材料类型可以根据需要进行选择，具体为本技术领域人员所熟知，此处不再赘述。在半导体衬底10的中心区设置元胞区，一般地，在元胞区的外圈设置终端保护区，利用终端保护区能实现对元胞区的耐压保护，终端保护区与元胞区之间的具体配合关系为本技术领域人员所熟知，此处不再赘述。本发明实施例中，元胞区内的元胞采用沟槽结构，即元胞包括元胞沟槽11，元胞沟槽11位于半导体衬底10内，元胞沟槽11从半导体衬底10的正面垂直向下延伸，元胞沟槽11的深度小于半导体衬底50的厚度。
在功率半导体器件的截面上，衬底沟槽P型掺杂区16位于元胞沟槽11槽底的正下方，衬底沟槽P型掺杂区16的宽度小于元胞沟槽11的宽度，衬底沟槽P型掺杂区16与元胞沟槽11的槽底接触，衬底P型基区15位于元胞沟槽11的两侧，其中，所述衬底P型基区15与衬底P型掺杂区16为同一工艺步骤层。衬底N+源区17位于衬底P型基区15内，衬底N+源区17的深度小于衬底P型基区15的深度，衬底N+源区17也与元胞沟槽11的外侧壁接触。
在元胞沟槽11内填充有衬底导电多晶硅体13以及衬底绝缘介质层19，衬底绝缘介质层19还覆盖在半导体衬底10的正面，在元胞沟槽11内的衬底绝缘栅氧化层12与衬底导电多晶硅体13对应，从而衬底导电多晶硅体13能利用衬底绝缘栅氧化层12能与元胞沟槽11的侧壁以及底壁绝缘隔离，填充在元胞沟槽11内的衬底绝缘介质层19位于元胞沟槽11的中心区，所述衬底绝缘栅氧化层12以及衬底绝缘介质层19均为二氧化硅层。衬底金属层18支撑在衬底绝缘介质层19上，衬底金属层18与衬底P型基区15以及衬底N+源区17欧姆接触，通过衬底金属层18能形成功率半导体器件的源极端，衬底金属层18通过衬底绝缘介质层19能与元胞沟槽11内的衬底导电多晶硅体13绝缘隔离。
如图7～图12所示，上述结构沟槽型功率半导体器件可以通过下述工艺步骤制备得到，具体地，本发明的功率半导体器件的制备方法包括如下步骤：
步骤1、提供具有N导电类型的半导体衬底10，选择性地掩蔽和刻蚀半导体衬底10，以在半导体衬底10的正面得到元胞沟槽11；
具体地，半导体衬底10的材料可以为硅或碳化硅，通过本技术领域常用的技术手段对半导体衬底10的正面刻蚀后，能得到元胞沟槽11，如图7所示；具体制备得到元胞沟槽11的过程为本技术领域人员所熟知，此处不再赘述。
步骤2、在半导体衬底10的正面生长衬底绝缘栅氧化层12，所述衬底绝缘栅氧化层12还覆盖元胞沟槽11的侧壁以及底壁，在生长有衬底绝缘栅氧化层12的元胞沟槽11内填充衬底导电多晶硅体13；
具体地，衬底绝缘栅氧化层12为二氧化硅层，衬底绝缘栅氧化层12可以通过热氧化得到，热氧化生长得到的衬底绝缘栅氧化层12覆盖在半导体衬底10的正面，且在元胞沟槽11的侧壁以及底壁上也能得到衬底绝缘栅氧化层12。通过本技术领域常用的技术手段，向生长有衬底绝缘栅氧化层12的元胞沟槽11内填充衬底导电多晶硅体13，衬底导电多晶硅体13还覆盖在半导体衬底10的正面上，如图8所示。
步骤3、对上述衬底导电多晶硅体13进行刻蚀，以得到位于元胞沟槽11内的衬底导电多晶硅体13，并在元胞沟槽11内得到沟槽内注入定位孔14，所述沟槽内注入定位孔14贯通衬底导电多晶硅体13以及元胞沟槽11底壁上的衬底绝缘栅氧化层12；元胞沟槽11内的衬底导电多晶硅体13通过衬底绝缘栅氧化层12与元胞沟槽11的侧壁以及底壁绝缘隔离；
具体地，采用本技术领域常用的技术手段对衬底导电多晶硅体13进行刻蚀，即去除半导体衬底10正面上的衬底绝缘栅氧化层12以及半导体衬底10正面上方的衬底导电多晶硅体13，此外，还需要去除元胞沟槽11中心区的衬底导电多晶硅体13以及衬底绝缘栅氧化层12，从而能在元胞沟槽11内得到沟槽内注入定位孔14，沟槽内注入定位孔14的外圈为衬底导电多晶硅体13，通过沟槽内注入定位孔14能使得元胞沟槽11内中心区的槽底裸露，而对于元胞沟槽11内保留的衬底导电多晶硅体13，能通过衬底绝缘栅氧化层12能与元胞沟槽11的侧壁以及底壁绝缘隔离，即在沟槽内注入定位孔14内后，不会影响元胞沟槽11内衬底导电多晶硅体13与元胞沟槽11、半导体衬底10之间的关系，如图9所示。
步骤4、在上述半导体衬底10的正面进行P型杂质离子的注入与退火工艺，以在半导体衬底10内得到衬底沟槽P型掺杂区16以及衬底P型基区15；所述衬底沟槽P型掺杂区16位于元胞沟槽11槽底的正下方，且衬底沟槽P型掺杂区16与元胞沟槽11的槽底接触，衬底P型基区15位于元胞沟槽11槽底的上方，且衬底P型基区15与元胞沟槽11的外侧壁接触；
具体地，可采用本技术领域常用的技术手段以及工艺条件进行P型杂质离子的注入与退火工艺，具体进行P型杂质离子注入与退火的过程为本技术领域人员所熟知，此处不再赘述。在进行P型杂质离子注入与退火时，能在元胞沟槽11的两侧得到衬底P型基区15，同时，利用沟槽内注入定位孔14能在元胞沟槽11槽底的正下方得到衬底沟槽P型掺杂区16，衬底沟槽P型掺杂区16元胞沟槽11的槽底接触，如图10所示。由上述说明可知，元胞沟槽11可以具有较宽的宽度，从而能在进行P型杂质离子注入与退火时，能方便在元胞沟槽11的槽底下方形成衬底沟槽P型掺杂区16，提高工艺的可控性，不需要严格控制注入角度的垂直，降低工艺难度。
步骤5、在上述半导体衬底10的正面进行N型杂质离子的注入与退火，以得到位于衬底P型基区15内的衬底N+源区17，衬底N+源区17与元胞沟槽11的外侧壁接触；
具体地，采用本技术领域常用的技术手段以及工艺条件进行N型杂质离子的注入与退火，从而能在衬底P型基区15内得到衬底N+源区17，衬底N+源区17与元胞沟槽11的外侧壁接触，如图11所示。
步骤6、在上述半导体衬底10的正面进行介质层淀积，以得到覆盖半导体衬底10正面的衬底绝缘介质层19，且所述衬底绝缘介质层19还填充在元胞沟槽11的沟槽内注入定位孔14内；
具体地，衬底绝缘介质层19的材料为二氧化硅，采用本技术领域常用的技术手段淀积后能得到衬底绝缘介质层19，衬底绝缘介质层19能覆盖在半导体衬底10正面，且填充在元胞沟槽11的沟槽内注入定位孔14内，填充在沟槽内注入定位孔14的衬底绝缘介质层19能覆盖元胞沟槽11的槽底且与元胞沟槽11内的衬底绝缘栅氧化层12连接成一体，从而不会对衬底沟槽P型掺杂区16、衬底导电多晶硅体13产生影响，即不会影响元胞的功能。
步骤7、选择性地掩蔽和刻蚀上述衬底绝缘介质层19，以得到贯通衬底绝缘介质层19的介质层接触孔；
具体地，采用本技术领域常用的技术手段对衬底绝缘介质层19进行接触孔刻蚀，以得到位于元胞沟槽11外侧的介质层接触孔，介质层接触孔贯通衬底绝缘介质层19。
步骤8、在上述半导体衬底10正面的上方进行金属层淀积，以得到支撑于衬底绝缘介质层19上的衬底金属层18，所述衬底金属层19通过介质层接触孔能与衬底P型基区15以及衬底N+源区17欧姆接触，且衬底金属层18通过衬底绝缘介质层19与元胞沟槽11内的衬底导电多晶硅体13绝缘隔离；
具体地，采用本技术领域常用的技术手段以及工艺条件进行金属层淀积，以得到位于半导体衬底10正面上方的衬底金属层18，衬底金属层18支撑在衬底绝缘介质层19上，且还能填充在介质层接触孔内，衬底金属层18填充在介质层接触孔内后能与衬底P型基区15以及衬底N+源区17欧姆接触，衬底金属层18通过衬底绝缘介质层19与衬底导电多晶硅体13绝缘隔离，不会影响衬底导电多晶硅体13的引出，如图12所示。
步骤9、在上述半导体衬底10的背面制作所需的器件背面结构。
本发明实施例中，可以根据实际需要在半导体衬底10的背面制作得到器件背面结构，根据器件背面结构的不同，能得到不同的功率半导体器件，如能得到MOSFET器件或IGBT器件，器件背面结构的具体结构形式以及制备工艺可以与现有相一致，具体为本技术领域人员所熟知，此处不再赘述。

Claims (7)

1.一种高压沟槽型功率半导体器件，包括具有第一导电类型的半导体衬底以及设置于所述半导体衬底中心区的元胞区，所述元胞区内的元胞采用沟槽结构；所述元胞包括位于半导体衬底内的元胞沟槽；其特征是：
在所述功率半导体器件的截面上，在元胞沟槽槽底的正下方设置衬底沟槽第二导电类型掺杂区，所述衬底沟槽第二导电类型掺杂区与元胞沟槽的槽底接触；在元胞沟槽的两侧设置衬底第二导电类型基区，衬底第二导电类型基区位于元胞沟槽槽底的上方且衬底第二导电类型基区与元胞沟槽的外侧壁接触，在衬底第二导电类型基区内设置衬底第一导电类型源区，所述衬底第一导电类型源区与元胞沟槽的外侧壁接触；
在元胞沟槽内填充有衬底导电多晶硅体以及衬底绝缘介质层，所述衬底绝缘介质层还覆盖在半导体衬底上，衬底导电多晶硅体通过衬底绝缘栅氧化层与元胞沟槽的侧壁以及底壁绝缘隔离；在半导体衬底上方还设置衬底金属层，所述衬底金属层支撑在衬底绝缘介质层上，衬底金属层通过衬底绝缘介质层与衬底导电多晶硅体绝缘隔离，且衬底金属层与衬底第一导电类型源区以及衬底第二导电类型基区欧姆接触。
2.根据权利要求1所述的高压沟槽型功率半导体器件，其特征是：所述衬底第二导电类型基区与衬底第二导电类型掺杂区为同一工艺步骤层。
3.根据权利要求1所述的高压沟槽型功率半导体器件，其特征是：所述衬底绝缘栅氧化层以及衬底绝缘介质层均为二氧化硅层。
4.根据权利要求1所述的高压沟槽型功率半导体器件，其特征是：所述半导体衬底的材料为硅或碳化硅。
5.一种高压沟槽型功率半导体器件的制备方法，其特征是，所述功率半导体器件的制备方法包括如下步骤：
步骤1、提供具有第一导电类型的半导体衬底，选择性地掩蔽和刻蚀半导体衬底，以在半导体衬底的正面得到元胞沟槽；
步骤2、在半导体衬底的正面生长衬底绝缘栅氧化层，所述衬底绝缘栅氧化层还覆盖元胞沟槽的侧壁以及底壁，在生长有衬底绝缘栅氧化层的元胞沟槽内填充衬底导电多晶硅体；
步骤3、对上述衬底导电多晶硅体进行刻蚀，以得到位于元胞沟槽内的衬底导电多晶硅体，并在元胞沟槽内得到沟槽内注入定位孔，所述沟槽内注入定位孔贯通衬底导电多晶硅体以及元胞沟槽底壁上的衬底绝缘栅氧化层；元胞沟槽内的衬底导电多晶硅体通过衬底绝缘栅氧化层与元胞沟槽的侧壁以及底壁绝缘隔离；
步骤4、在上述半导体衬底的正面进行第二导电类型杂质离子的注入与退火工艺，以在半导体衬底内得到衬底沟槽第二导电类型掺杂区以及衬底第二导电类型基区；所述衬底沟槽第二导电类型掺杂区位于元胞沟槽槽底的正下方，且衬底沟槽第二导电类型掺杂区与元胞沟槽的槽底接触，衬底第二导电类型基区位于元胞沟槽槽底的上方，且衬底第二导电类型基区与元胞沟槽的外侧壁接触；
步骤5、在上述半导体衬底的正面进行第一导电类型杂质离子的注入与退火，以得到位于衬底第二导电类型基区内的衬底第一导电类型源区，衬底第一导电类型源区与元胞沟槽的外侧壁接触；
步骤6、在上述半导体衬底的正面进行介质层淀积，以得到覆盖半导体衬底正面的衬底绝缘介质层，且所述衬底绝缘介质层还填充在元胞沟槽的沟槽内注入定位孔内；
步骤7、选择性地掩蔽和刻蚀上述衬底绝缘介质层，以得到贯通衬底绝缘介质层的介质层接触孔；
步骤8、在上述半导体衬底正面的上方进行金属层淀积，以得到支撑于衬底绝缘介质层上的衬底金属层，所述衬底金属层通过介质层接触孔能与衬底第二导电类型基区以及衬底第一导电类型源区欧姆接触，且衬底金属层通过衬底绝缘介质层与元胞沟槽内的衬底导电多晶硅体绝缘隔离；
步骤9、在上述半导体衬底的背面制作所需的器件背面结构。
6.根据权利要求5所述的高压沟槽型功率半导体器件的制备方法，其特征是：所述衬底绝缘栅氧化层以及衬底绝缘介质层均为二氧化硅层。
7.根据权利要求5所述的高压沟槽型功率半导体器件的制备方法，其特征是：所述半导体衬底的材料为硅或碳化硅。
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