CN108182921A - 一种阵列基板、显示面板与显示装置 - Google Patents

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Abstract

本发明公开了一种阵列基板、显示面板与显示装置，所述阵列基板包括栅极驱动电路，所述栅极驱动电路包括多个级联的移位寄存器单元，每一级移位寄存器单元与一行扫描线连接，其中，所述多个级联的移位寄存器单元通过级联走线电性连接；每个移位寄存器单元包括自举电容；所述自举电容包括第一极板，第一极板与级联走线交叠设置，所述级联走线的与第一极板重叠设置的部分复用为自举电容的第二极板。从而无需再另外单独设置自举电容的第二极板，可以减小自举电容在阵列基板上所占的版图面积，从而可以减小整个栅极驱动电路的版图面积，有利于显示装置的窄边框设计。

Description

一种阵列基板、显示面板与显示装置
技术领域
本发明涉及显示技术领域，更为具体的说，涉及一种阵列基板、显示面板与显示装置。
背景技术
显示装置如液晶显示装置(liquid crystal display,LCD)或有机发光二极管(Organic Light-Emitting Diode,OLED)显示装置具有低辐射、体积小及低耗能等优点，被广泛地应用在笔记本电脑、个人数字助理(Personal Digital Assistant,PDA)、平面电视和移动电话等信息产品中。
显示装置的驱动电路包括：用于显示图像的像素阵列；通过数据线将数据信号提供给像素阵列的数据驱动电路；通过扫描线将与数据信号同步的栅极脉冲(或扫描脉冲)按顺序提供给像素阵列的栅极驱动电路等等。
目前，GOA技术是显示装置常用的一种栅极驱动电路技术，将TFT(Thin FilmTransistor，薄膜场效应晶体管)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省掉栅极驱动电路的绑定区域以及***布线空间。GOA电路的功能主要包括：利用上一行扫描线输出的高电平信号对移位寄存器单元中的电容充电，以使本行扫描线输出高电平信号，再利用下一行扫描线输出的高电平信号实现复位。当由于显示面板的分辨率的增加导致扫描线的数目增加时，栅极驱动电路的尺寸增加，导致显示面板的边框区域的增大，不利于显示装置的窄边框设计。
发明内容
本发明实施例提供了一种可以减少栅极驱动电路的尺寸的阵列基板，包括所述阵列基板的显示面板与显示装置，有利于显示装置的窄边框设计。
首先，本发明实施例提供了一种阵列基板，包括栅极驱动电路，所述栅极驱动电路包括第一时钟信号线与多个级联的移位寄存器单元，每一级移位寄存器单元与一行扫描线连接，其中，多个级联的移位寄存器单元通过级联走线电性连接；每个移位寄存器单元包括逻辑模块、驱动晶体管和自举电容；其中，驱动晶体管的栅极连接逻辑模块的驱动信号输出端，驱动晶体管的第一极连接至第一时钟信号线，驱动晶体管的第二极连接移位寄存器单元的本级信号输出端；自举电容包括第一极板，第一极板与级联走线交叠，自举电容的第一极板与驱动晶体管的栅极连接，级联走线的与所述第一极板重叠设置的部分复用为自举电容的第二极板。
在本发明的一个实施方式中，上述栅极驱动电路还包括第一驱动信号线和第二驱动信号线，逻辑模块包括充电晶体管和放电晶体管，其中，充电晶体管的第一极连接至第一驱动信号线，充电晶体管的第二极连接至放电晶体管的第二极与驱动晶体管的栅极；放电晶体管的第一极连接至第二驱动信号线；从第二级移位寄存器单元到倒数第二级移位寄存器单元，其充电晶体管的栅极通过级联走线连接至与其相邻的上一级移位寄存器单元的本级信号输出端；其放电晶体管的栅极通过级联走线连接至与其相邻的下一级移位寄存器单元的本级信号输出端。
在本发明的一个实施方式中，上述自举电容的第一极板与充电晶体管的第二极同层形成，级联走线与充电晶体管的栅极同层形成。
在本发明的一个实施方式中，上述级联走线与移位寄存器单元的本级信号输出端连接；其自举电容还包括第三极板，其第三极板位于第一极板的远离级联走线的一侧，且第三极板与移位寄存器单元的本级信号输出端连接。
在本发明的一个实施方式中，上述第三极板通过第一过孔与所述移位寄存器单元的本级信号输出端连接，且所述第三极板通过第二过孔与所述移位寄存器单元的级联走线连接。
在本发明的一个实施方式中，上述自举电容的第一极板包括相互连接的第一导电层与第二导电层，且第二导电层与第三极板为透明导电层；且阵列基板还包括第一金属层与第二金属层，第一金属层包括级联走线与充电晶体管的栅极，第二金属层包括第一导电层；第二导电层与第三极板的重叠面积大于第一导电层与第三极板的重叠面积。
在本发明的一个实施方式中，至少有部分第二导电层在垂直于级联走线的延伸方向上的宽度大于第一导电层在垂直于级联走线的延伸方向上的宽度，至少有部分第三极板在垂直于级联走线的延伸方向上的宽度大于第一导电层的在垂直于级联走线的延伸方向上的宽度，且第二导电层的宽度较大的部分与第三极板的宽度较大的部分对应设置。
在本发明的一个实施方式中，阵列基板还包括第一透明导电层与第二透明导电层，其中，第一透明导电层包括像素电极与公共电极中的一者，第二透明导电层包括像素电极与公共电极中的另一者，且第一透明导电层位于第二透明导电层的靠近第二金属层的一侧；第一透明导电层还包括第二导电层，第二透明导电层还包括第三极板。
在本发明的一个实施方式中，上述第一金属层还包括扫描线，上述第二金属层还包括数据线。
在本发明的一个实施方式中，对于第一级移位寄存器单元：其充电晶体管的栅极接收起始信号，其放电晶体管的栅极通过所述级联走线连接至第二级移位寄存器单元的本级信号输出端；对于倒数第一级移位寄存器单元(也即最后一级移位寄存器单元)：其充电晶体管的栅极通过级联走线连接至倒数第二级移位寄存器单元的本级信号输出端，其放电晶体管的栅极接收复位信号。
在本发明的一个实施方式中，栅极驱动电路还包括第二时钟信号线，逻辑模块还包括下拉晶体管，其中，下拉晶体管的栅极连接至第二时钟信号线，下拉晶体管的第一极连接至第二驱动信号线，下拉晶体管的第二极连接至移位寄存器单元的本级信号输出端。
另外，本发明还提供一种显示面板，包括上述阵列基板。
另外，本发明还提供一种显示装置，包括上述显示面板。
本发明实施例提供的阵列基板、显示面板与显示装置，包括栅极驱动电路，其级联走线的与自举电容的第一极板重叠设置的部分复用为所述自举电容的第二极板，从而无需再另外单独设置自举电容的第二极板，可以减小自举电容在阵列基板上所占的版图面积，从而可以减小整个栅极驱动电路的版图面积，有利于显示装置的窄边框设计。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例提供的一种阵列基板的示意图；
图2为本发明实施例提供的一种栅极驱动电路的示意图；
图3为本发明实施例提供的一种移位寄存器的示意图；
图4为本发明实施例提供的一种栅极驱动电路的示意图；
图5为本发明实施例提供的另一种栅极驱动电路的示意图；
图6为沿图5中A-A'的截面图；
图7为本发明实施例提供的另一种栅极驱动电路的部分结构的截面图；
图8为本发明实施例提供的又一种栅极驱动电路的示意图；
图9为沿图8中B-B'的截面图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
首先，本发明提供一种阵列基板，如图1所示，图1为本发明实施例提供的一种阵列基板的示意图。具体的，阵列基板100包括显示区101与围绕显示区设置的非显示区102，以及位于显示区101的像素阵列，所述像素阵列包括多条平行配置的数据线DL与多条平行配置的扫描线GL，多条数据线DL与多条扫描线GL交叉设置定义多个子像素P，每个子像素P包括显示驱动开关和像素电极等结构，其中显示驱动开关例如可以为具有栅极、源极、漏极三个端子的薄膜晶体管，像素电极与薄膜晶体管的源极(或者漏极)连接。所述像素阵列例如可以包括多行多列子像素P，每列子像素P内的薄膜晶体管的漏极(或者源极)例如可以连接至同一条数据线DL，由该条数据线DL为对应列的子像素P提供数据信号，每行子像素P内的薄膜晶体管的栅极例如可以连接至同一条扫描线GL，由该条扫描线GL为对应行的子像素P提供扫描信号，为了图示简介，突出本发明的内容，在图1中以简图示意了每一子像素的结构。
阵列基板100还包括数据驱动电路02与栅极驱动电路01，位于非显示区102，栅极驱动电路01包括至少两级移位寄存器单元，每一级移位寄存器单元与一行扫描线相连接，从而可以依次向扫描线输入扫描信号，以实现扫描线的逐行扫描。数据驱动电路02例如可以包括多个数据引脚，与多条数据线DL对应连接，可以依次向数据线DL输入数据信号，并在扫描信号的控制下实现预定图像的显示。
在图1所示的简图中，栅极驱动电路01位于显示区101一侧的非显示区102，全部扫描线GL都与该栅极驱动电路01内对应的移位寄存器单元连接。也可以为：栅极驱动电路01包括两部分，分别位于显示区101的两侧，其中一部分栅极驱动电路01内的移位寄存器单元与奇数行扫描线连接，另一部分栅极驱动电路01内的移位寄存器单元与偶数行扫描线连接；或者，每行扫描线的两端分别同时连接至两侧对应的移位寄存器单元，提高驱动能力，并减少信号延迟。
关于栅极驱动电路请参看图2所示，图2为本发明实施例提供的一种栅极驱动电路的示意图，在本实施例中，栅极驱动电路01包括多个级联的移位寄存器单元10与多条驱动信号总线(如图中DR1、DR2、CK1、CK2)，移位寄存器单元10的数量与显示区的扫描线的数量相等，该多个级联的移位寄存器单元10通过级联走线11电性连接，每一级移位寄存器单元10与显示区的一行扫描线连接，从而通过多级移位寄存器单元对输入的扫描信号进行移位，来实现对各行扫描线的逐行扫描。信号总线例如可以包括：第一驱动信号线DR1，为各级移位寄存器单元10提供第一驱动信号，根据扫描线驱动的需要，其可以为高电平信号也可以为低电平信号；第二驱动信号线DR2，为各级移位寄存器单元10提供第二驱动信号，同样的，根据扫描线驱动的需要，其可以为高电平信号也可以为低电平信号；第一时钟信号线CK1,为各级移位寄存器单元10提供第一时钟信号，以及第二时钟信号线CK2,为各级移位寄存器单元10提供第二时钟信号，等等。
在上述栅极驱动电路01中，除第一级移位寄存器单元外，其余每一级移位寄存器单元的第一信号输入端Input通过级联走线11与其相邻的上一级移位寄存器单元的本级信号输出端Gout(或者与上一级移位寄存器单元连接的扫描线)相连接，利用上一行扫描线输出的高电平信号对移位寄存器单元中的电容充电，以使本行扫描线输出高电平信号。第一级移位寄存器单元的第一信号输入端Input接收起始信号STP，对第一级移位寄存器单元中的电容充电，以使本行扫描线输出高电平信号。
除最后一级(倒数第一级)移位寄存器单元外，其余每一级移位寄存器单元的第二信号输入端Reset通过级联走线11与其相邻的下一级移位寄存器单元的本级信号输出端Gout(或者与下一级移位寄存器单元连接的扫描线)相连接，利用下一行扫描线输出的高电平信号实现复位。最后一级移位寄存器单元的第二信号输入端Reset可以输入复位信号。
上述栅极驱动电路可以从第一级移位寄存器单元开始，逐级扫描，当然，还可以根据起始信号STP输入位置的不同实现不同方向的扫描。
具体的，当上述栅极驱动电路的各级移位寄存器单元中的第一级移位寄存器单元的第一信号输入端Input接收起始信号STP，最后一级移位寄存器单元的第二信号输入端Reset输入复位信号时，各级移位寄存器单元的本级信号输出端Gout从上至下顺序地将扫描信号输出到与其相对应的扫描线，当上述栅极驱动电路的各级移位寄存器单元中的最后一级移位寄存器单的第二信号输入端Reset接收起始信号STV，第一级移位寄存器单的第一信号输入端Input输入复位信号时，各级的本级信号输出端Output从下至上顺序地将扫描信号输出到与其相对应的扫描线。
关于移位寄存器单元请参看图3所示，图3为本发明实施例提供的一种移位寄存器单元的示意图，在本实施例中，每个移位寄存器单元包括逻辑模块12、驱动晶体管T1和自举电容Cs。其中，驱动晶体管T1的栅极连接逻辑模块的驱动信号输出端Output，驱动晶体管T1的第一极连接栅极驱动电路的第一时钟信号线CK1，驱动晶体管T1的第二极连接至移位寄存器单元的本级信号输出端Gout，或者说连接至与本级移位寄存器单元连接的扫描线GL。自举电容Cs的第一端连接至驱动晶体管T1的栅极，自举电容Cs的第二端连接至驱动晶体管T1的第二极，或者说连接至移位寄存器单元的本级信号输出端Gout，或者说连接至与本级移位寄存器单元连接的扫描线GL。在驱动晶体管T1的栅极即将接收到逻辑模块的驱动信号输出端Output传输至栅极的驱动信号时，自举电容Cs的第二端处于悬空状态，随着驱动晶体管T1的栅极电位上升，自举电容Cs的第二端的电位上升，自举电容Cs的第一端的电压随之会被耦合上升，通常该第一端的电压会被耦合地很高，进而抬高了驱动晶体管T1的栅极电位，使驱动晶体管T1的等效电阻非常小，减少驱动晶体管的损耗，从而可以保持扫描线的电压尽可能接近于第一时钟信号线CK1给的信号电压，提高栅极驱动电路的驱动能力。
关于自举电容Cs的结构，请参考图4所示，图4为本发明实施例提供的另一种栅极驱动电路的示意图，当然，为了清楚的表明本发明实施例中自举电容Cs的连接方式，图4只是示出了栅极驱动电路的部分结构，本发明实施例提供的栅极驱动电路的组成并不限于图中所示的部分。
在本实施例中，请同时参考图2、3、4所示，栅极驱动电路01包括驱动信号总线(如CK1、CK2、DR1、DR2等)与多个级联的移位寄存器单元10，驱动信号总线包括第一时钟信号线CK1、第二时钟信号线CK2、第一驱动信号线DR1和第二驱动信号线DR2，移位寄存器单元10包括驱动晶体管T1、自举电容Cs和逻辑模块12，逻辑模块12至少包括充电晶体管T2和放电晶体管T3。
其中，驱动晶体管T1的第一极T11连接至第一时钟信号线CK1，用于接收第一时钟信号；驱动晶体管T1的第二极T12连接至移位寄存器单元的本级信号输出端Gout，或者说连接至与本级移位寄存器单元连接的扫描线GL。
对于第二级移位寄存器单元至倒数第二级移位寄存器单元：
充电晶体管T2的第一极T21连接至第一驱动信号线DR1，用于接收第一驱动信号，充电晶体管T2的第二极T22连接至驱动晶体管T1的栅极T10，充电晶体管T2的栅极T20通过级联走线11连接至与其相邻的上一级移位寄存器单元的本级信号输出端Gout。
放电晶体管T3的第一极T31连接至第二驱动信号线DR2，用于接收第二驱动信号，放电晶体管T3的第二极T32同时连接至充电晶体管T2的第二极T22与驱动晶体管T1的栅极T10，放电晶体管T3的栅极T30通过级联走线11连接至与其相邻的下一级移位寄存器单元的本级信号输出端Gout。
另外，对于第一级移位寄存器单元：充电晶体管T2的第一极T21连接至第一驱动信号线DR1，用于接收第一驱动信号，充电晶体管T2的第二极T22连接至驱动晶体管T1的栅极T10，充电晶体管T2的栅极T20接收起始信号；放电晶体管T3的第一极T31连接至第二驱动信号线DR2，用于接收第二驱动信号，放电晶体管T3的第二极T32同时连接至充电晶体管T2的第二极T22与驱动晶体管T1的栅极T10，放电晶体管T3的栅极T30通过级联走线11连接至第二级移位寄存器单元的本级信号输出端；
对于倒数第一级移位寄存器单元：充电晶体管T2的第一极T21连接至第一驱动信号线DR1，用于接收第一驱动信号，充电晶体管T2的第二极T22连接至驱动晶体管T1的栅极T10，充电晶体管T2的栅极T20通过级联走线11连接至倒数第二级移位寄存器单元的本级信号输出端；放电晶体管T3的第一极T31连接至第二驱动信号线DR2，用于接收第二驱动信号，放电晶体管T3的第二极T32同时连接至充电晶体管T2的第二极T22与驱动晶体管T1的栅极T10，放电晶体管T3的栅极T30接收复位信号。
其中，驱动晶体管、充电晶体管、放电晶体管例如为薄膜晶体管，包括栅极、半导体有源层、源漏极，其中半导体有源层的材料例如可以为非晶硅、低温多晶硅等。
具体的，现以第N级移位寄存器单元为例进行说明：多个级联的移位寄存器单元包括第(N-1)级移位寄存器单元、第N级移位寄存器单元与第(N+1)级移位寄存器单元，其中，N为正整数，且N≥2。
对于第N级移位寄存器单元：其充电晶体管T2的栅极T20通过级联走线11连接至第(N-1)级移位寄存器单元的驱动晶体管T1的第二极T12，或者说连接至与第(N-1)级移位寄存器单元连接的扫描线GL；其放电晶体管T3的栅极T30通过级联走线11连接至第(N+1)级移位寄存器单元的驱动晶体管T1的第二极T12，或者说连接至与第(N-1)级移位寄存器单元连接的扫描线GL；
自举电容Cs包括第一极板Cs1，与驱动晶体管T1的栅极T10连接，第一极板Cs1与级联走线11交叠设置，或者说至少有部分级联走线11与第一极板Cs1重叠设置，且级联走线11连接至移位寄存器单元的本级信号输出端Gout，其中，级联走线11的与第一极板Cs1重叠设置的部分复用为自举电容Cs的第二极板Cs2。从而无需再另外单独设置自举电容的第二极板，可以减小自举电容在阵列基板上所占的版图面积，从而可以减小整个栅极驱动电路的版图面积，有利于显示装置的窄边框设计。
进一步的，在本实施例中，逻辑模块12还包括下拉晶体管T4，具体的，下拉晶体管T4的栅极T40连接第二时钟信号线CK2，用于接收第二时钟信号，下拉晶体管T4的第一极T41连接至第二驱动信号线DR2，下拉晶体管T4的第二极T42连接至驱动晶体管T1的第二极T22，或者说连接至移位寄存器单元的本级信号输出端，用于保持本行扫描线的低电位。
在本实施例中，例如可以为:自举电容Cs的第一极板Cs1与充电晶体管T2的第二极T22同层形成，级联走线11与充电晶体管T2的栅极T20同层形成。
进一步的，在本实施例中，例如可以为：阵列基板包括第一金属层与第二金属层，第一金属层与第二金属层例如可以通过绝缘层或钝化层绝缘间隔设置。其中，第一金属层包括位于显示区的扫描线、显示驱动开关的栅极，以及位于非显示区的驱动信号总线(如CK1、CK2、DR1、DR2等)、级联走线、驱动晶体管的栅极、充电晶体管的栅极、放电晶体管的栅极与下拉晶体管的栅极；第二金属层包括位于显示区的数据线、显示驱动开关的源漏极，以及位于非显示区的自举电容的第一极板、驱动晶体管的第一极、驱动晶体管的第二极、充电晶体管的第一极、充电晶体管的第二极、放电晶体管的第一极、放电晶体管的第二极、下拉晶体管的第一极与下拉晶体管的第二极。此时，驱动晶体管、充电晶体管、放电晶体管的第一极例如可以通过过孔分别与第一时钟信号线CK1、第一驱动信号线DR1和第二驱动信号线DR2连接；充电晶体管和放电晶体管的第二极例如可以通过过孔与驱动晶体管的栅极连接；下拉晶体管的栅极例如可以通过跨线结构与第二时钟信号线CK2连接，下拉晶体管的第一极例如可以通过过孔与第二驱动信号线DR2连接。
当然，在其他实施方式中，也可以为：第二金属层包括位于显示区的扫描线、显示驱动开关的栅极，第一金属层包括位于显示区的数据线、显示驱动开关的源漏极，本发明实施例并不对此做特殊限定。
图5为本发明实施例提供的另一种栅极驱动电路的示意图，图6为沿图5中A-A'的截面图，图5与图6所提供的栅极驱动电路与图3提供的栅极驱动电路的结构类似，自举电容Cs包括第一极板Cs1，与驱动晶体管的栅极连接，至少有部分级联走线11与第一极板Cs1重叠设置，且级联走线11连接至移位寄存器单元的本级信号输出端，其中，级联走线11的与第一极板Cs1重叠设置的部分复用为自举电容Cs的第二极板Cs2。不同之处在于：自举电容Cs还包括第三极板Cs3，第三极板Cs3与第一极板Cs1交叠设置，第一极板Cs1、第二极板Cs2、第三极板Cs3通过绝缘层或钝化层绝缘间隔设置，且第三极板Cs3位于第一极板Cs1的远离级联走线11的一侧，第三极板Cs3通过第一过孔H1连接至移位寄存器单元的本级信号输出端，或者说连接至与本级信号输出端连接的扫描线GL，如此，将自举电容Cs设置为由第一极板Cs1、第二极板Cs2、第三极板Cs3与其间的绝缘层形成的三明治结构的电容，可以在不改变自举电容Cs的面积的情况下，提高自举电容Cs的耦合能力与自举能力，进一步减少驱动晶体管的损耗，提高栅极驱动电路的驱动能力。
进一步的，在本实施例中，例如可以为：阵列基板还包括公共电极，公共电极与像素电极之间可以形成电场，第三极板Cs3与阵列基板显示区的像素电极或者公共电极同层形成，如此在增加第三极板Cs3时不会增加阵列基板的制程步骤，降低成本。
图7为本发明实施例提供的另一种栅极驱动电路的部分结构的截面图，图7所提供的栅极驱动电路与图5提供的栅极驱动电路的结构类似，自举电容Cs包括第一极板Cs1、第二极板Cs2与第三极板Cs3，第三极板Cs3位于第一极板Cs1的远离第二极板Cs2的一侧，第三极板Cs3通过过孔连接至移位寄存器单元的本级信号输出端，或者说连接至与本级信号输出端连接的扫描线GL，形成三明治结构的电容，可以在不改变自举电容Cs的面积的情况下，提高自举电容Cs的耦合能力与自举能力，进一步减少驱动晶体管的损耗，提高栅极驱动电路的驱动能力。不同之处在于：第三极板Cs3通过第一过孔H1连接至移位寄存器单元的本级信号输出端，或者说连接至与本级信号输出端连接的扫描线GL，第一过孔H1贯穿第三极板Cs3与扫描线GL所在层之间的绝缘层或者钝化层；第三极板Cs3通过第二过孔H2连接至移位寄存器单元的级联走线11，或者说与第二极板Cs2相互连接，第二过孔H2贯穿第一极板Cs1与级联走线11所在层之间的至少两层绝缘层或者钝化层，由于级联走线11与移位寄存器单元的本级信号输出端相互连接，所以级联走线11其实与移位寄存器单元的本级信号输出端具有相同的电位。采用两个或者多个过孔将第三极板与移位寄存器单元的本级信号输出端连接，可以减小等效电阻，同时可以降低过孔不良引起的断路的风险。
图8为本发明实施例提供的又一种栅极驱动电路的示意图，图9为沿图8中B-B'的截面图，图8与图9所提供的栅极驱动电路与图5提供的栅极驱动电路的结构类似，第一极板Cs1、第二极板Cs2与第三极板Cs3，第三极板Cs3位于第一极板Cs1的远离第二极板Cs2的一侧，第三极板Cs3通过过孔连接至移位寄存器单元的本级信号输出端，或者说连接至与本级信号输出端连接的扫描线GL，形成三明治结构的电容。不同之处在于：自举电容Cs的第一极板Cs1包括相互连接的第一导电层Cs11与第二导电层Cs12，其中，第一导电层Cs11为遮光金属层，第二导电层Cs12与所述第三极板Cs2为透明导电层，且第二导电层Cs12与第三极板Cs3的重叠面积大于第一导电层Cs11与第三极板Cs3的重叠面积。
具体的，在本实施例中，阵列基板包括第一金属层M1与第二金属层M2，第一金属层M1与第二金属层M2例如可以通过钝化层绝缘间隔设置。其中，第一金属层M1包括位于显示区的扫描线、显示驱动开关的栅极，以及位于非显示区的驱动信号总线(如CK1、CK2、DR1、DR2等)、级联走线、驱动晶体管的栅极、充电晶体管的栅极、放电晶体管的栅极与下拉晶体管的栅极；第二金属层M2包括位于显示区的数据线、显示驱动开关的源漏极，以及位于非显示区的自举电容的第一极板、驱动晶体管的第一极、驱动晶体管的第二极、充电晶体管的第一极、充电晶体管的第二极、放电晶体管的第一极、放电晶体管的第二极、下拉晶体管的第一极与下拉晶体管的第二极。其中，第一极板Cs1的第一导电层Cs11与第二金属层M2同层形成。
当然，在其他实施方式中，也可以为：第二金属层M2包括位于显示区的扫描线、显示驱动开关的栅极，第一金属层M1包括位于显示区的数据线、显示驱动开关的源漏极，本发明实施例并不对此做特殊限定。
进一步的，在本实施例中，阵列基板还包括第一透明导电层I1与第二透明导电层I2，第一透明导电层I1包括像素电极与公共电极中的一者，以及第一极板Cs1的第二导电层Cs12，第二导电层Cs12与第一导电层Cs11相互连接，也可以为第二导电层Cs12与第一导电层Cs11直接接触，也就是说第二导电层Cs12与第一导电层Cs11之间不再设置具有绝缘特性的绝缘层或者钝化层；第二透明导电层I2包括像素电极与公共电极中的另一者，以及第三极板Cs3，第二导电层Cs12与第三极板Cs3的重叠面积大于第一导电层Cs11与第三极板Cs3的重叠面积。
例如可以为：第二导电层Cs12的在垂直于级联走线11的延伸方向上的宽度大于第一导电层Cs11的在垂直于级联走线11的延伸方向上的宽度，第三极板Cs3的在垂直于级联走线11的延伸方向上的宽度大于第一导电层Cs11的在垂直于级联走线11的延伸方向上的宽度；当然，考虑到栅极驱动电路内走线与晶体管的版图排布问题，也可以设置为，至少有部分第二导电层Cs12在垂直于级联走线11的延伸方向上的宽度大于第一导电层Cs11的在垂直于级联走线11的延伸方向上的宽度，至少有部分第三极板Cs3在垂直于级联走线11的延伸方向上的宽度大于第一导电层Cs11的在垂直于级联走线11的延伸方向上的宽度，且第二导电层Cs12的所述宽度较大的部分与第三极板Cs3的所述宽度较大的部分对应设置，以增大第二导电层Cs12与第三极板Cs3的重叠面积。
其中，第一透明导电层I1位于第二透明导电层I2的靠近第二金属层M2的一侧。在本发明的一个实施例中，第一透明导电层I1与第二透明导电层例如可以由ITO(氧化铟锡)材料或其它透明导电材料形成。
由于第一导电层Cs11与级联走线都是由遮光金属层形成，而阵列基板的对应于栅极驱动电路的位置后续后进行框胶涂布与紫外光固化，为了保证框胶的固化效果，此处需要具有一定的透光率，因此第一导电层的宽度或者说第一导电层的面积不宜做的过大，复用为第二极板的级联走线也不宜做的过宽。本发明实施例通过增大第二导电层Cs12与第三极板Cs3的重叠面积来提高自举电容Cs的耦合能力，由于第二导电层Cs12与第三极板Cs3为透明导电层，因此即使将第二导电层Cs12与第三极板Cs3的版图面积做大，也对非显示区的透光度没有影响，当在阵列基板的非显示区涂覆框胶后，既可以增大自举电容Cs的耦合能力，又可以保证其框胶固化效果。
而且，第二导电层与像素电路和公共电极中的一者同层形成，第三极板与像素电路和公共电极中的另一者同层形成，在增大自举电容的耦合能力的同时，不会增加阵列基板的制程步骤，降低成本。
综上，在本发明的一个实施例中，将级联走线的与第一极板重叠设置的部分复用为自举电容的第二极板，从而无需再另外单独设置自举电容的第二极板，可以减小自举电容在阵列基板上所占的版图面积，从而可以减小整个栅极驱动电路的版图面积，有利于显示装置的窄边框设计。在本发明的另一个实施例中，通过设置透明的第三极板、或者通过增加第三极板与第二导电层的重叠面积提高了自举电容Cs的耦合能力。
另外，本发明实施例还提供一种具有上述阵列基板的显示面板，该显示面板具有与上述实施例提供的阵列基板相同的结构和有益效果，由于前述实施例中已经将阵列基板的结构和有益效果进行了详细的描述，此处不再赘述。
另外，本发明实施例还提供一种显示装置，包括如上所述的显示面板。具有与上述实施例提供的阵列基板相同的结构和有益效果，由于前述实施例中已经将阵列基板的结构和有益效果进行了详细的描述，此处不再赘述。
在本发明实施例中，显示装置具体可以包括液晶显示装置，例如该显示装置可以为液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (13)

1.一种阵列基板，其特征在于，包括栅极驱动电路，所述栅极驱动电路包括第一时钟信号线与多个级联的移位寄存器单元，每一级移位寄存器单元与一行扫描线连接，其中，所述多个级联的移位寄存器单元通过级联走线电性连接；
每个所述移位寄存器单元包括逻辑模块、驱动晶体管和自举电容；
所述驱动晶体管的栅极连接所述逻辑模块的驱动信号输出端，所述驱动晶体管的第一极连接至所述第一时钟信号线，所述驱动晶体管的第二极连接所述移位寄存器单元的本级信号输出端；
所述自举电容包括第一极板，所述第一极板与所述级联走线交叠，所述自举电容的第一极板与所述驱动晶体管的栅极连接，所述级联走线的与所述第一极板重叠设置的部分复用为所述自举电容的第二极板。
2.根据权利要求1所述的阵列基板，其特征在于，所述栅极驱动电路还包括第一驱动信号线和第二驱动信号线，所述逻辑模块包括充电晶体管和放电晶体管，
所述充电晶体管的第一极连接所述第一驱动信号线，所述充电晶体管的第二极连接所述放电晶体管的第二极与所述驱动晶体管的栅极；所述放电晶体管的第一极连接所述第二驱动信号线；
从第二级移位寄存器单元至倒数第二级移位寄存器单元，所述充电晶体管的栅极通过所述级联走线连接至与其相邻的上一级移位寄存器单元的本级信号输出端；所述放电晶体管的栅极通过所述级联走线连接至与其相邻的下一级移位寄存器单元的本级信号输出端。
3.根据权利要求2所述的阵列基板，其特征在于，所述自举电容的第一极板与所述充电晶体管的第二极同层形成，所述级联走线与所述充电晶体管的栅极同层形成。
4.根据权利要求1所述的阵列基板，其特征在于，所述级联走线与所述移位寄存器单元的本级信号输出端连接，
所述自举电容还包括第三极板，所述第三极板位于所述第一极板的远离所述级联走线的一侧，所述第三极板与所述移位寄存器单元的本级信号输出端连接。
5.根据权利要求4所述的阵列基板，其特征在于，所述第三极板通过第一过孔与所述移位寄存器单元的本级信号输出端连接，且所述第三极板通过第二过孔与所述移位寄存器单元的级联走线连接。
6.根据权利要求4所述的阵列基板，其特征在于，所述自举电容的第一极板包括相互连接的第一导电层与第二导电层，所述第二导电层与所述第三极板为透明导电层；
所述阵列基板还包括第一金属层与第二金属层，所述第一金属层包括级联走线与所述充电晶体管的栅极，所述第二金属层包括第一导电层；
所述第二导电层与所述第三极板的重叠面积大于所述第一导电层与所述第三极板的重叠面积。
7.根据权利要求6所述的阵列基板，其特征在于，至少有部分所述第二导电层在垂直于级联走线的延伸方向上的宽度大于所述第一导电层在垂直于级联走线的延伸方向上的宽度，至少有部分所述第三极板在垂直于级联走线的延伸方向上的宽度大于所述第一导电层的在垂直于级联走线的延伸方向上的宽度，且所述第二导电层的宽度较大的部分与所述第三极板的宽度较大的部分对应设置。
8.根据权利要求6所述的阵列基板，其特征在于，所述阵列基板还包括第一透明导电层与第二透明导电层，所述第一透明导电层包括像素电极与公共电极中的一者，所述第二透明导电层包括像素电极与公共电极中的另一者，且所述第一透明导电层位于所述第二透明导电层的靠近所述第二金属层的一侧；
所述第一透明导电层还包括所述第二导电层，所述第二透明导电层还包括所述第三极板。
9.根据权利要求6所述的阵列基板，其特征在于，所述第一金属层还包括扫描线，所述第二金属层还包括数据线。
10.根据权利要求2所述的阵列基板，其特征在于，
对于第一级移位寄存器单元：所述充电晶体管的栅极接收起始信号，所述放电晶体管的栅极通过所述级联走线连接至第二级移位寄存器单元的本级信号输出端；
对于倒数第一级移位寄存器单元：所述充电晶体管的栅极通过级联走线连接倒数第二级移位寄存器单元的本级信号输出端，所述放电晶体管的栅极接收复位信号。
11.根据权利要求2所述的阵列基板，其特征在于，所述栅极驱动电路还包括第二时钟信号线，所述逻辑模块还包括下拉晶体管，
所述下拉晶体管的栅极连接所述第二时钟信号线，所述下拉晶体管的第一极连接所述第二驱动信号线，所述下拉晶体管的第二极连接至所述移位寄存器单元的本级信号输出端。
12.一种显示面板，包括如权利要求1-11任一项所述的阵列基板。
13.一种显示装置，包括如权利要求12所述的显示面板。
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