CN114938678B - 显示面板及电子设备 - Google Patents

Abstract

本公开涉及显示技术领域，尤其涉及一种显示面板及电子设备。该显示面板包括：Q行在列方向上依次排布的第一扫描线组；M列在行方向上依次排布的第二扫描线组；至少一个栅极驱动电路，位于第Q行第一扫描线组远离第Q‑1行第一扫描线组的一侧，且每个所述栅极驱动电路包括Q列级联的移位寄存器单元组；其中，第q级移位寄存器单元组通过至少一列所述第二扫描线组与第q行第一扫描线组连接；其中，M≥Q＞1，1≤q≤Q，且M、N、Q、q均为正整数。

Description

显示面板及电子设备

技术领域

本公开涉及显示技术领域，尤其涉及一种显示面板及电子设备。

背景技术

随着全面屏概念在中小尺寸显示产品上应用的普及，对于大尺寸显示产品(例如：电视)也在追求极致的时尚外观；其中，电视市场已向“无边框”时代迈进，全面屏已成为电视市场新的发展方向，但目前大尺寸全面屏显示产品存在Mura(亮度不均匀)等画质问题。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种显示面板及电子设备，能够改善产品存在的Mura等画质问题，提高产品质量。

本公开第一方面提供了一种显示面板，其包括：

Q行在列方向上依次排布的第一扫描线组；

M列在行方向上依次排布的第二扫描线组；

至少一个栅极驱动电路，位于第Q行第一扫描线组远离第Q-1行第一扫描线组的一侧，且每个所述栅极驱动电路包括Q列级联的移位寄存器单元组；其中，第q级移位寄存器单元组通过至少一列所述第二扫描线组与第q行第一扫描线组连接；

其中，M≥Q＞1，1≤q≤Q，且M、N、Q、q均为正整数。

在本公开的一种示例性实施例中，所述栅极驱动电路中第1级移位寄存器单元组、第2级移位寄存器单元组、……、第Q-1级移位寄存器单元组、第Q级移位寄存器单元组在所述行方向上依次排布。

在本公开的一种示例性实施例中，所述栅极驱动电路设置两个，分别为第一栅极驱动电路和第二栅极驱动电路；其中，所述第一栅极驱动电路的第Q级移位寄存器单元组与所述第二栅极驱动电路的第Q级移位寄存器单元组相邻设置或与所述第二栅极驱动电路的第1级移位寄存器单元组相邻设置。

在本公开的一种示例性实施例中，每列第二扫描线组包括一列第二扫描线；每行第一扫描线组包括一行第一扫描线；每个栅极驱动电路的每列移位寄存器单元组包括一列移位寄存器单元，一列所述移位寄存器单元通过一列所述第二扫描线与一行所述第一扫描线连接。

在本公开的一种示例性实施例中，每行第一扫描线组包括P行自远离所述栅极驱动电路的一侧向靠近所述栅极驱动电路的一侧依次排布的第一扫描线；

每列第二扫描线组包括P列在所述行方向上依次排布的第二扫描线；

每个栅极驱动电路的每列移位寄存器单元组包括P列级联的移位寄存器单元，且每个栅极驱动电路的每列移位寄存器单元组中第p级移位寄存器单元通过一列所述第二扫描线与每行第一扫描线组中第p行第一扫描线连接；

其中，P＞1，1≤p≤P，且P、p均为正整数。

在本公开的一种示例性实施例中，每个栅极驱动电路的每列移位寄存器单元组中P列所述移位寄存器单元在所述行方向上依次排布，且每个栅极驱动电路的每列移位寄存器单元组中至少一列移位寄存器单元为目标移位寄存器单元，所述目标移位寄存器单元的级数与列数不相等。

在本公开的一种示例性实施例中，每个栅极驱动电路的每列移位寄存器单元组的相邻两列移位寄存器单元中一列的列数与级数之间的差值与另一列的列数与级数之间的差值不相等。

在本公开的一种示例性实施例中，每个栅极驱动电路的各移位寄存器单元组的第p级移位寄存器单元对应的列数相等。

在本公开的一种示例性实施例中，在所述第一栅极驱动电路的第Q级移位寄存器单元组与所述第二栅极驱动电路的第Q级移位寄存器单元组相邻设置时，所述第一栅极驱动电路的第q级移位寄存器单元组与所述第二栅极驱动电路的第q级移位寄存器单元组呈轴对称设置。

在本公开的一种示例性实施例中，在所述第一栅极驱动电路的第Q级移位寄存器单元组与所述第二栅极驱动电路的第1级移位寄存器单元组相邻设置时，所述第一栅极驱动电路的第q级移位寄存器单元组的第p级移位寄存器单元的列数与所述第二栅极驱动电路的第q级移位寄存器单元组的第p级移位寄存器单元的列数相等。

在本公开的一种示例性实施例中，显示面板还包括：P行在所述列方向上依次排布的时钟信号线，每个栅极驱动电路的每列移位寄存器单元组中第p级移位寄存器单元与第p行时钟信号线连接。

在本公开的一种示例性实施例中，显示面板还包括：

多列在所述行方向上依次排布的数据线；

至少一个源极驱动电路，与所述栅极驱动电路位于所述显示面板的同一侧，且所述源极驱动电路与所述数据线连接；

多个像素单元，在所述行方向和列方向上阵列排布，每个所述像素单元包括多个在所述行方向上依次排布的子像素，所述子像素与所述数据线和所述第一扫描线连接；在所述行方向上任意相邻两列子像素之间设置至少一列所述数据线，在所述行方向上任意相邻所述像素单元之间设置至少一列所述第二扫描线，在所述列方向上任意相邻所述像素单元之间设置至少一行所述第一扫描线；

其中，所述第一扫描线与所述第二扫描线通过第一过孔结构连接。

在本公开的一种示例性实施例中，显示面板还包括：多行在所述列方向上依次排布的第一公共线和多列在所述行方向上依次排布的第二公共线，所述第一公共线和所述第二公共线分别通过第二过孔结构和第三过孔结构与所述子像素连接；

其中，在所述行方向上至少部分相邻所述像素单元之间设置一列所述第二公共线，在列方向上任意相邻所述像素单元之间设置一行所述第一公共线。

在本公开的一种示例性实施例中，在所述行方向上任意相邻两列子像素之间设置一列所述数据线，每列子像素中各子像素和与其相邻的一列所述数据线连接；

在列方向上任意相邻所述像素单元之间设置一行所述第一扫描线和一行所述第一公共线，每行子像素中各子像素和与其相邻的一列所述第一扫描线连接；

在所述行方向上部分相邻两列像素单元之间设置一列所述第二扫描线和一列所述第二公共线，在所述行方向上另一部分相邻两列像素单元之间设置两列所述第二扫描线。

在本公开的一种示例性实施例中，所述显示面板具有多列第一布线区，在所述列方向上任意相邻所述像素单元之间设置所述第一布线区；所述多列第一布线区中一部分为第一子布线区，另一部分为第二子布线区，每列所述第一子布线区上设置有两列第二扫描线，且同一所述第一子布线区上的两列第二扫描线分别与不同行第一扫描线通过过孔结构连接；每列所述第二子布线区设置有一列第二扫描线；

其中，所述多列第一布线区划分成多列第一布线区组，每列所述第一布线区组包括在所述行方向上依次排布的8列第一布线区，每列所述第一布线区组中第n列第一布线区为所述第一子布线区，其余7列第一布线区为所述第二子布线区，其中，1≤n≤8，且n为正整数。

在本公开的一种示例性实施例中，所述子像素包括：

子像素电极，具有多个在所述行方向间隔排布的第一电极条；

公共电极，与子像素电极同层设置，子像素电极子像素电极所述公共电极具有多个在所述行方向上间隔排布的第二电极条，所述第二电极条与所述第一电极条在所述行方向上交替排布；且所述公共电极分别通过第三过孔结构和第二过孔结构与所述第二公共线和所述第一公共线连接；

晶体管，包括栅极、有源层及同层设置的第一极和第二极，所述栅极与所述第一扫描线同层设置且相连接；所述第一极与所述有源层的一端连接，且所述第一极与所述数据线同层设置且连接；所述第二极与所述有源层的另一端连接，并通过第四过孔结构与所述子像素电极连接。

在本公开的一种示例性实施例中，各所述子像素的公共电极相互连接。

在本公开的一种示例性实施例中，多个所述第一过孔结构分为第一组和第二组，所述第一组中第一过孔结构的数量与所述第一栅极驱动电路中移位寄存器单元的数量相等，并一一对应连接；所述第二组中第一过孔结构的数量与所述第二栅极驱动电路中移位寄存器单元的数量相等，并一一对应连接；其中，

所述第一组与所述第二组呈轴对称；或者，

所述第一组和所述第二组中位于同行的第一过孔结构之间的间距为过孔间距，且各个行的过孔间距相等。

在本公开的一种示例性实施例中，每个所述像素单元包括三个子像素，分别为在所述行方向上依次排布的红色子像素、绿色子像素和蓝色子像素，其中，在所述行方向上相邻两所述像素单元中一者的红色子像素与另一者的蓝色子像素相邻。

本公开第二方面提供了一种电子设备，其特征在于，包括上述任一项所述的显示面板。

附图说明

通过参照附图详细描述其示例实施方式，本公开的上述和其它特征及优点将变得更加明显。

图1为常规大尺寸显示面板的结构示意图；

图2为相关技术中的一种超窄边框显示面板的结构示意图；

图3为本公开一实施例所述的显示面板的局部结构示意图；

图4为本公开一实施例所述的显示面板的结构示意图；

图5为本公开另一实施例所述的显示面板的局部结构示意图；

图6为本公开另一实施例所述的显示面板的结构示意图；

图7示出了图6中所示的R部的放大结构示意图；

图8示出了本公开实施例一显示面板中移位寄存器单元组与时钟信号线的连接关系示意图；

图9示出了本公开实施例一显示面板中各移位寄存器单元组的级联关系示意图；

图10为本公开一实施例所述的阵列基板的结构示意图；

图11为图6中所示的阵列基板的C部的放大结构示意图；

图12为图11中所示的阵列基板沿Z-Z线的剖视结构示意图；

图13为图11中所示的阵列基板沿L-L线的剖视结构示意图；

图14为图10中所示的阵列基板中第一电极条的结构示意图；

图15为图10中所示的阵列基板中第二电极条的结构示意图；

图16为本公开又一实施例所述的阵列基板的结构示意图；

图17为图11中所示的阵列基板与黑矩阵的位置关系示意图。

图10至图17的附图标记：

20、第一衬底；200、子像素区；201、第一子布线区；202、第二子布线区；203、第三布线区；204、第二布线区；21a、红色子像素电极；21b、蓝色子像素电极；21c、绿色子像素电极；210、第一电极条；211、第一导电连接部；22、公共电极；220、第二电极条；221、第二导电连接部；23、第一扫描线；230、镂空孔；24、第二扫描线；25、数据线；26、第一公共线；27、第二公共线；28、晶体管；280、栅极；281、有源层；282、第一极；283、第二极；29a、栅绝缘层；29b、钝化层；30、金属线；31、存储电容；310、第一极板；311、第二极板；32、黑矩阵；33、第一覆盖部；34、第二覆盖部。

具体实施方式

现为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。

在附图中，有时为了明确起见，夸大表示了各构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。

目前，大尺寸显示面板由于其尺寸较大，使得面内电阻电容(简称：RC)对充电率影响增大，其充电率均一性较差；尤其是对全面屏来说，由于其内部布线复杂，RC较多，因此这一点尤为明显。具体地，影响面内充电率均一性的RC主要包括：时钟信号线带来的RC(简称：CLK RC)、扫描线带来的RC(简称：Gate RC)；数据线带来的RC(简称：Data RC)。

如图1所示，对于常规大尺寸显示面板(即：Normal面板)，其时钟信号(CLK信号)由DP(通常将设置源极驱动器的一侧叫做DP侧)侧COF(覆晶薄膜)引入，并沿着列方向Y进入面板，即：自DP侧至DPO侧(与DP侧在列方向Y上相对的一侧)，其CLK RC影响逐渐增大，对充电率的影响表现为DP侧至DPO侧，充电率逐渐下降；且大尺寸显示面板通常为双驱，如图1所示，栅极驱动电路(通常在栅极驱动电路位于阵列基板上时可简称为GOA电路)分布于面板的在行方向X上的相对两侧(即：图1中所示的左右两侧)，每行中扫描信号(Gate信号)自面板在行方向X上的相对两侧向面板的中心传输，即：每行中Gate信号的起始端位于面板在行方向X上的相对两侧，末端位于面板的中心，因而在Gate RC的影响下，像素(Pixel)的充电率由行方向X上的两侧向其中心逐渐降低。而对于数据信号(Data信号)，由DP侧的COF端接入，向DPO侧延伸，其Pixel充电率在Data RC的影响下逐渐下降。

基于前述内容可知，图1中示出的①位置CLK RC小、Gate RC大、Data RC小，此①位置综合影响较小，经模拟测试此①位置充电率为优；图1中示出的②位置CLK RC大、Gate RC大、Data RC大，此②位置综合影响大，经模拟测试此②位置充电率为差；图1中示出的③位置CLK RC大、Gate RC小、Data RC大，此③位置综合影响较大，经模拟测试此③位置充电率为良，具体如下表1所示；也就是说，图1中示出的②位置，CLK RC、Gate RC以及Data RC影响均是最大的，使其成为充电率最差的一点；这种Normal面板的面内设计，其RC分布极其不均匀，这使得面内Pixel的充电率差异较大，严重影响面板画质，尤其是对于全面屏而言，由于其充电率较差，这种差异会更加明显。

如图2所示，为进一步提高全面屏，相关技术中提出了一种超窄边框显示面板，GOA电路放置在面板的DP侧，相对于前述提到Normal面板，多了一条在列方向Y上延伸的竖向扫描线(V Gate)穿过显示区域的像素，并通过过孔结构(通常将此过孔结构所在位置为图2中所示的接驳点A)转接以与在行方向X上延伸的横向扫描线(H Gate)连接，从而实现行驱动，进而实现了行方向X上的相对两侧及DPO侧都能实现超窄边框；对于此面板，其CLK信号由在面板的行方向X上相对两侧的COF引入，并由DP侧GOA电路引入面内，GOA扫描方向由DP侧向DPO侧扫描，而对于Data信号，由DP侧的COF端接入，向DPO侧延伸，应当理解的是，此Gate信号接入方式可理解为采用V型线(如图2中所示得细单点划线)接入方式，此超窄边框显示面板可定义为V型面板，需要说明的是，V型线指的是将面板中各接驳点A按顺序依次连接的线。如图2所示，Date RC自DP侧向DPO侧表现为逐渐增大，且CLK RC自在行方向X上的相对两侧向中心表现为逐渐增大，而V Gate RC由接驳处向行方向X上的相对两侧表现为逐渐增大。

基于前述内容可知，图2中示出的①位置CLK RC小、H Gate RC小、V Gate RC大、Data RC小，此①位置综合影响较小，经模拟测试此①位置充电率为良；图1中示出的②位置CLK RC大、H Gate RC大、V Gate RC小、Data RC大，此②位置综合影响较大，经模拟测试此②位置充电率为良；图1中示出的③位置CLK RC大、H Gate RC大、V Gate RC大、Data RC大，此③位置综合影响大，经模拟测试此③位置充电率为差，参考下表1所示；也就是说，对于图2中示出的V型面板这种设计，虽然改善了②位置的像素充电率，但③位置会成为RC影响最大的点，使其成为充电率最差的一点，严重影响面板画质，Mura、Crosstalk(串扰)等现象将更加严重。

表1

综上可知，Normal面板和V型面板内由于CLK、Gate以及Data等电阻电容在面内不同位置大小不同的原因，使得其Pixel充电率差异较大，这种差异在大尺寸全面屏中影响更大，严重影响了面板画质。为了改善这一情况，本公开实施例提供了一种显示面板；结合图3和图4所示，本公开实施例的显示面板可包括第二扫描线组(简称：V Gate组)、第一扫描线组(简称：H Gate组)及至少一个栅极驱动电路(简称：GOA电路)；其中：

第一扫描线组可位于显示面板的显示区，且第一扫描线组可设置有Q行，需要说明的是，1＜Q，且Q为正整数，换言之，第一扫描线组可设置有多行；其中，Q行第一扫描线组在列方向Y上依次排布。应当理解的是，本公开实施例中提到的Q行第一扫描线组在列方向Y上依次排布指的是第1行第一扫描线组、第2行第一扫描线组、……、第Q-1行第一扫描线组、第Q行第一扫描线组在列方向Y上依次排布。

第二扫描线组可位于显示面板的显示区，且第二扫描线组设置有M列，需要说明的是，1＜Q≤M，且M为正整数，换言之，第二扫描线组可设置有多列；其中，M列第二扫描线组在行方向X上依次排布。应当理解的是，本公开实施例中提到的M列第二扫描线组在行方向X上依次排布指的是第1列第二扫描线组、第2列第二扫描线组、……、第M-1列第二扫描线组、第M列第二扫描线组在行方向X上依次排布。

栅极驱动电路设置有至少一个，此栅极驱动电路可集成在显示面板中位于非显示区的阵列基板上，但不限于此，也可集成在一柔性电路板上并与阵列基板连接。

在本公开的实施例中，结合图3和图4所示，栅极驱动电路可位于第Q行第一扫描线组远离第Q-1行第一扫描线组的一侧。举例而言，如图3和图4所示，显示面板可具有在行方向X上相对的左侧和右侧以及在列方向Y上相对的上侧和下侧，Q行第一扫描线组自下侧向靠近上侧的方向依次排布，即：第一行第一扫描线组靠近下侧设置，第Q行第一扫描线组靠近上侧设置，也就是说，前述提到栅极驱动电路可位于第Q行第一扫描线组靠近上侧的一侧。

其中，每个栅极驱动电路包括Q列级联的移位寄存器单元组(简称：GOA单元组)，即：每个栅极驱动电路中移位寄存器单元组的列数与第一扫描线组中第一扫描线的行数相等。需要说明的是，本公开实施例中提到的Q列级联的移位寄存器单元组指的是第1级移位寄存器单元组中所有移位寄存器单元输出栅极驱动信号后第2级移位寄存器单元组中移位寄存器单元开始输出栅极驱动信号，第2级移位寄存器单元组中所有移位寄存器单元输出栅极驱动信号后第3级移位寄存器单元组中移位寄存器单元开始输出栅极驱动信号，……，第Q-1级移位寄存器单元组中所有移位寄存器单元输出栅极驱动信号后第Q级移位寄存器单元组中移位寄存器单元开始输出栅极驱动信号。

需要说明的是，第q级移位寄存器单元组通过至少一列第二扫描线组与第q行第一扫描线组连接，此连接点如图3中所示B点，其中，1≤q≤Q，且q均为正整数；也就是说，本公开实施例自远离栅极驱动电路的一侧向靠近栅极驱动电路的一侧逐行扫描，相比于前述提到的Normal面板和V型面板，本公开实施例改变了扫描信号的方向，这样可实现CLK RC、Gate RC以及Data RC之间的相互补偿，即：相比于前述提到的Normal面板和V型面板，在实现全面屏显示的同时还可提高显示区像素充电率的均一性。

具体地，本公开实施例的栅极驱动电路中第1级移位寄存器单元组、第2级移位寄存器单元组、……、第Q-1级移位寄存器单元组、第Q级移位寄存器单元组在行方向X上依次排布；例如：栅极驱动电路中第1级移位寄存器单元组、第2级移位寄存器单元组、……、第Q-1级移位寄存器单元组、第Q级移位寄存器单元组自显示面板的左侧向显示面板的右侧依次排布；或者，栅极驱动电路中第1级移位寄存器单元组、第2级移位寄存器单元组、……、第Q-1级移位寄存器单元组、第Q级移位寄存器单元组自显示面板的右侧向显示面板的左侧依次排布。

进一步地，为了适配大尺寸显示面板，栅极驱动电路可设置两个，如图3和图4所示，分别为第一栅极驱动电路(简称：第一GOA电路)和第二栅极驱动电路(简称：第二GOA电路)；其中，第一栅极驱动电路的第Q级移位寄存器单元组与第二栅极驱动电路的第Q级移位寄存器单元组相邻设置，即：此第一栅极驱动电路中第1级移位寄存器单元组、第2级移位寄存器单元组、……、第Q-1级移位寄存器单元组、第Q级移位寄存器单元组自显示面板的左侧向显示面板的中心依次排布，第二栅极驱动电路中第1级移位寄存器单元组、第2级移位寄存器单元组、……、第Q-1级移位寄存器单元组、第Q级移位寄存器单元组自显示面板的右侧向显示面板的中心依次排布。

需要说明的是，本公开不限于第一栅极驱动电路的第Q级移位寄存器单元组与第二栅极驱动电路的第Q级移位寄存器单元组相邻设置；也可第一栅极驱动电路的第Q级移位寄存器单元组与第二栅极驱动电路的第1级移位寄存器单元组相邻设置，即：此第一栅极驱动电路中第1级移位寄存器单元组、第2级移位寄存器单元组、……、第Q-1级移位寄存器单元组、第Q级移位寄存器单元组自显示面板的左侧向显示面板的中心依次排布，第二栅极驱动电路中第1级移位寄存器单元组、第2级移位寄存器单元组、……、第Q-1级移位寄存器单元组、第Q级移位寄存器单元组自显示面板的中心向其右侧依次排布。

基于前述内容，在本公开的第一栅极驱动电路的第Q级移位寄存器单元组与第二栅极驱动电路的第Q级移位寄存器单元组相邻设置时，整个显示面板中各第二扫描线组与各第一扫描线组的连接点B按照图3中所示显示面板的左侧至右侧的方向依次连接可形成倒V型线(如图3所示的虚线)，也就是说，本公开实施例的显示面板整体采用倒V型接驳方式，即：本公开实施例的显示面板可定义为倒V型面板。

在本公开的实施例中，显示面板还可包括至少一个源极驱动电路和多列在行方向X上依次排布并与源极驱动电路连接的数据线，此源极驱动电路可与前述提到的栅极驱动电路位于显示面板的同一侧，即：在栅极驱动电路位于图3中所示的显示面板的上侧时，源极驱动电路也可位于显示面板的上侧，这样可进一步实现全面屏显示；需要说明的是，源极驱动电路可直接集成在位于非显示区的阵列基板上，也可通过COF方式与阵列基板连接，即：源极驱动电路可设置在图4中所示的COF上；数据线可位于显示面板的显示区，图3和图4中未示出数据线。

此外，CLK信号可通过图4中所示的显示面板上侧的COF引入，即：显示面板上侧的COF可通过一条或多条CLK走线与一栅极驱动电路中各移位寄存器单元组连接，并由上侧各移位寄存器单元组接入面板内(即：具有像素的显示区内)，移位寄存器单元组的级联方向为自显示面板的左、右两侧指向中心的方向，且扫描方向表现为由显示面板的下侧向其上侧扫描，即：扫描方向自显示面板的下侧指向其上侧。

在本公开的实施例中，如图4所示，Gate RC由接驳处(即：连接点B处)向左、右两侧表现为逐渐增大；Data RC则由上侧至下侧逐渐增大；CLK RC自在行方向X上的相对两侧向中心表现为逐渐增大，这种信号接入方式使得RC得到一定的补偿，使面内充电率均一性得到优化。

具体地，图4中示出的①位置CLK RC大、H Gate RC小、V Gate RC小、Data RC小，此①位置综合影响较小，经模拟测试此①位置充电率为优；图4中示出的②位置CLK RC小、HGate RC大、V Gate RC大、Data RC大，此②位置综合影响较大，经模拟测试此②位置充电率为良；图4中示出的③位置CLK RC小、H Gate RC大、V Gate RC小、Data RC大，此③位置综合影响较大，经模拟测试此③位置充电率为优，参考下表2所示；也就是说，对于图4中示出的倒V型面板这种设计，CLK RC、Gate RC以及Data RC相互补偿，使得各位置充电率不会出现两极分化，面内充电率差异降低，极大得改善面内画质问题。

表2

在本公开的一实施例中，前述提到的每列第二扫描线组可包括一列第二扫描线(简称：V Gate)，每行第一扫描线组包括一行第一扫描线(简称：H Gate)；每列移位寄存器单元组包括一列移位寄存器单元(简称：GOA单元)，其中，一列移位寄存器单元通过一列第二扫描线与一行第一扫描线连接，具体可如图5所示，图5中B点为第二扫描线和第一扫描线的连接点。

应当理解的是，第一扫描线与第二扫描线位于显示面板的不同层，第一扫描线与第二扫描线之间具有绝缘层，因此，为了实现第一扫描线与第二扫描线连接，可在第一扫描线与第二扫描线之间的绝缘层上形成过孔结构，即：第一扫描线可通过过孔结构与第二扫描线连接，此过孔结构所在位置即为图5中B点处。

在本公开的另一实施例中，每列第二扫描线组包括P列在行方向X上依次排布的第二扫描线；每行第一扫描线组包括P行自远离栅极驱动电路的一侧向靠近栅极驱动电路的一侧依次排布的第一扫描线；每个栅极驱动电路的每列移位寄存器单元组包括P列级联的移位寄存器单元，其中，P＞1，且P为正整数；换言之，每列第二扫描线组中第二扫描线的列数、每行第一扫描线组中第一扫描线的行数、每列移位寄存器单元组中移位寄存器单元的列数均为多个且相等。具体地，每个栅极驱动电路的每列移位寄存器单元组中第p级移位寄存器单元通过一列第二扫描线与每行第一扫描线组中第p行第一扫描线连接；其中，1≤p≤P，且p为正整数。

需要说明的是，本公开实施例中提到的每列移位寄存器单元仅包括一个移位寄存器单元。

在本公开的实施例中，每个栅极驱动电路的每列移位寄存器单元组中P列移位寄存器单元在行方向X上依次排布，换言之，每列移位寄存器单元组中第1列移位寄存器单元、第2列移位寄存器单元、……、第P-1列移位寄存器单元、第P列移位寄存器单元可沿显示面板的左侧向右侧方向或沿显示面板的右侧向左侧依次排布。具体地，以第一栅极驱动电路的第q列移位寄存器单元组为例进行详细说明，第q列移位寄存器单元组中第1列移位寄存器单元可通过一列第二扫描线与第q行第一扫描线组中第1行第一扫描线连接。

其中，每个栅极驱动电路的每列移位寄存器单元组中至少一列移位寄存器单元为目标移位寄存器单元，此目标移位寄存器单元的级数与列数不相等，以每列移位寄存器单元组中位于第2列的移位寄存器单元(即：与第二扫描线组中第2列第二扫描线连接的移位寄存器单元)为目标移位寄存器单元为例进行说明，即：每个移位寄存器单元组中位于第2列的移位寄存器单元可为每个移位寄存器单元组中除第2级以外的其他级移位寄存器单元，例如，结合图6和图7所示，每个移位寄存器单元组中位于第2列的移位寄存器单元可为每个移位寄存器单元组中第4级移位寄存器单元；本公开实施例通过打乱每列移位寄存器单元组内各移位寄存器单元的级联时序，使得每组内各第二扫描线和各第一扫描线之间连接点(图中7所示的C点)在面内呈乱序排布，如图6和图7所示，即：使得每组内各第二扫描线和各第一扫描线之间连接点处Mosaic(马赛克)化，这样在减小整个面板中mura对画质的影响的同时，还可提高全面屏的开口率。

可选地，每个移位寄存器单元组的相邻两列移位寄存器单元中一列的列数与级数之间的差值与另一列的列数与级数之间的差值不相等，如图6所示，以位于第1列和第2列的移位寄存器单元为例，位于第1列的移位寄存器单元为第2级移位寄存器单元，此列数与级数之间的差值为负1；位于第2列的移位寄存器单元为第4级移位寄存器单元，此列数与级数之间的差值为负2；这样设计对应到面内情况，可使每组各第二扫描线和各第一扫描线之间连接点C(如图7所示)在面内呈乱序排布，以避免每组中各连接点C沿一个方向集中排布从而导致mura严重的情况，即：改善了mura对画质的影响，提高产品质量。

进一步地，每个移位寄存器单元组中任意相邻两列移位寄存器单元中一列的列数与级数之间的差值与另一列的列数与级数之间的差值不相等。

需要说明的是，每个栅极驱动电路的各移位寄存器单元组中各级移位寄存器单元的排列顺序相同，换言之，每个栅极驱动电路中各移位寄存器单元组的第p级移位寄存器单元对应的列数相等。

以第一栅极驱动电路中第1级移位寄存器单元组、第2级移位寄存器单元组、……、第Q-1级移位寄存器单元组、第Q级移位寄存器单元组在行方向X上依次排布为例进行说明，此第一栅极驱动电路中第1级移位寄存器单元组、第2级移位寄存器单元组、……、第Q-1级移位寄存器单元组、第Q级移位寄存器单元组的各级移位寄存器单元的排列顺序可如图7所示，但应当理解的是，移位寄存器单元组中的移位寄存器单元不限于图7中所示的8个，也可更多或跟少，且排列顺序也不限于图7中所示的顺序，也可为更多排布顺序，只要保证每个移位寄存器单元组中任意相邻两列移位寄存器单元中一列的列数与级数之间的差值与另一列的列数与级数之间的差值不相等即可。

其中，在第一栅极驱动电路的第Q级移位寄存器单元组与第二栅极驱动电路的第Q级移位寄存器单元组相邻设置时，第一栅极驱动电路的第q级移位寄存器单元组与第二栅极驱动电路的第q级移位寄存器单元组呈轴对称设置；即：以各级移位寄存器单元组包括8级移位寄存器单元为例进行说明，第一栅极驱动电路的第q级移位寄存器单元组中第2级移位寄存器单元、第4移位寄存器单元、第8移位寄存器单元、第3移位寄存器单元、第6移位寄存器单元、第7移位寄存器单元、第5移位寄存器单元、第1移位寄存器单元可沿图7所示的左侧至右侧的方向依次排布；而第二栅极驱动电路的第q级移位寄存器单元组中第2级移位寄存器单元、第4移位寄存器单元、第8移位寄存器单元、第3移位寄存器单元、第6移位寄存器单元、第7移位寄存器单元、第5移位寄存器单元、第1移位寄存器单元可沿图7所示的右侧至左侧的方向依次排布。

此外，在第一栅极驱动电路的第Q级移位寄存器单元组与第二栅极驱动电路的第1级移位寄存器单元组相邻设置时，第一栅极驱动电路的第q级移位寄存器单元组的第p级移位寄存器单元的列数与第二栅极驱动电路的第q级移位寄存器单元组的第p级移位寄存器单元的列数相等；即：以各级移位寄存器单元组包括8级移位寄存器单元为例进行说明，第一栅极驱动电路的第q级移位寄存器单元组中第2级移位寄存器单元、第4移位寄存器单元、第8移位寄存器单元、第3移位寄存器单元、第6移位寄存器单元、第7移位寄存器单元、第5移位寄存器单元、第1移位寄存器单元可沿图7所示的左侧至右侧的方向依次排布；且第二栅极驱动电路的第q级移位寄存器单元组中第2级移位寄存器单元、第4移位寄存器单元、第8移位寄存器单元、第3移位寄存器单元、第6移位寄存器单元、第7移位寄存器单元、第5移位寄存器单元、第1移位寄存器单元也可沿图7所示的左侧至右侧的方向依次排布。

在本公开的一实施例中，显示面板还包括P行在列方向Y上依次排布的时钟信号线(即：CLK)；此时钟信号线可设置在栅极驱动电路远离第一扫描线的一侧，即：时钟信号线相比于栅极驱动电路更靠近显示面板的上侧设置。应当理解的是，本公开实施例中提到的P行在列方向Y上依次排布的时钟信号线指的是第1行时钟信号线(CLK 1)、第2行时钟信号线(CLK 2)、……、第P-1行时钟信号线(CLK P-1)、第P行时钟信号线(CLK P)在沿显示面板的上侧至下侧的方向或沿显示面板的下侧至上侧的方向依次排布，但不限于此，各行时钟信号线也可乱序排布。

其中，每个栅极驱动电路的每列移位寄存器单元组中第p级移位寄存器单元通与第p行时钟信号线连接，即：如图8所示，第1级移位寄存器单元与第1行时钟信号线连接、第2级移位寄存器单元与第2行时钟信号线连接、……、第7级移位寄存器单元与第7行时钟信号线连接、第8级移位寄存器单元与第8行时钟信号线连接。

需要说明的是，在本公开的实施例中，每列移位寄存器单元组与CLK走线的连接关系不变，保证充电时序不会混乱，仅仅是每列移位寄存器单元组中各级移位寄存器单元的顺序打乱排布；如图8所示，以8CLK全面屏为例，每个栅极驱动电路对应8行CLK，分别为CLK1、CLK2、CLK3、CLK4、CLK5、CLK6、CLK7、CLK8，其中，每个栅极驱动电路中每列移位寄存器单元组(即：如图8中示出的第q-1列移位寄存器单元组或第q列移位寄存器单元组)的第1级移位寄存器单元与CLK1连接、第2级移位寄存器单元与CLK2连接、……、第7级移位寄存器单元与CLK7连接、第8级移位寄存器单元与CLK8连接。

此外，在本公开的实施例中，在将每列移位寄存器单元组中各级移位寄存器单元的顺序打乱后，其级联方式会变得相对复杂；如图9所示，以全面屏8CLK为例，在每个栅极驱动电路中第q-1级移位寄存器单元组中第p1-4级移位寄存器单元的输出端与第p级移位寄存器单元的输入端连接，需要说明的是，5≤p1≤P，且P等于8，即：第q-1级移位寄存器单元组中第1级移位寄存器单元的输出端与第5级移位寄存器单元的输入端连接，第q-1级移位寄存器单元组中第2级移位寄存器单元的输出端与第6级移位寄存器单元的输入端连接，第q-1级移位寄存器单元组中第3级移位寄存器单元的输出端与第7级移位寄存器单元的输入端连接，第q-1级移位寄存器单元组中第4级移位寄存器单元的输出端与第8级移位寄存器单元的输入端连接，如图9中所示的D1虚线框所示；且第q-1级移位寄存器单元组中第(n1+4)级移位寄存器单元的输出端与第q级移位寄存器单元组中第n1级移位寄存器单元的输入端连接，需要说明的是，1≤n1≤4，且n1为正整数；即：第q-1级移位寄存器单元组中第5级移位寄存器单元的输出端与第q级移位寄存器单元组中第1级移位寄存器单元的输入端连接；第q-1级移位寄存器单元组中第6级移位寄存器单元的输出端与第q级移位寄存器单元组中第2级移位寄存器单元的输入端连接，第q-1级移位寄存器单元组中第7级移位寄存器单元的输出端与第q级移位寄存器单元组中第3级移位寄存器单元的输入端连接；第q-1级移位寄存器单元组中第8级移位寄存器单元的输出端与第q级移位寄存器单元组中第4级移位寄存器单元的输入端连接；如图9中所示的D1虚线框所示。

而在每个栅极驱动电路中第q-1级移位寄存器单元组中第p2级移位寄存器单元的输出端与第p2-6级移位寄存器单元的复位端连接；需要说明的是，7≤p2≤P，且P等于8，即：第q-1级移位寄存器单元组中第7级移位寄存器单元的输出端与第1级移位寄存器单元的复位端连接，第q-1级移位寄存器单元组中第8级移位寄存器单元的输出端与第2级移位寄存器单元的复位端连接，如图9中所示的D2虚线框所示；且第q级移位寄存器单元组中第n2级移位寄存器单元的输出端与第q-1级移位寄存器单元组中第n2+2级移位寄存器单元的复位端连接；需要说明的是，1≤n2≤6，且n2为正整数；即：第q级移位寄存器单元组中第1级移位寄存器单元的输出端与第q-1级移位寄存器单元组中第3级移位寄存器单元的复位端连接，第q级移位寄存器单元组中第2级移位寄存器单元的输出端与第q-1级移位寄存器单元组中第4级移位寄存器单元的复位端连接，第q级移位寄存器单元组中第3级移位寄存器单元的输出端与第q-1级移位寄存器单元组中第5级移位寄存器单元的复位端连接，第q级移位寄存器单元组中第4级移位寄存器单元的输出端与第q-1级移位寄存器单元组中第6级移位寄存器单元的复位端连接，第q级移位寄存器单元组中第5级移位寄存器单元的输出端与第q-1级移位寄存器单元组中第7级移位寄存器单元的复位端连接，第q级移位寄存器单元组中第6级移位寄存器单元的输出端与第q-1级移位寄存器单元组中第8级移位寄存器单元的复位端连接；如图9中所示的D2虚线框所示。

需要说明的是，本公开实施例的CLK不限于图中所示的8行，也可为更少或更多，视具体情况而定；且每个移位寄存器单元组中的移位寄存器单元不限于8个，也可为更少或更多，视具体情况而定；以及各移位寄存器单元的级联关系也不限于上述提到的关系，也可为其他关系，视具体情况而定。

应当理解的是，本公开实施例的显示面板不限于前述提到的第二扫描线、第一扫描线、数据线、栅极驱动电路和源极驱动电路，还可包括位于显示区内的多个像素单元、第二公共线和第一公共线。

举例而言，本公开实施例的显示面板可为液晶显示面板，其主要包括对盒设置的阵列基板和对置基板以及位于阵列基板和对置基板之间的液晶分子；其中，前述提到的栅极驱动电路、源极驱动电路可集成在阵列基板的非显示区，或通过COF与阵列基板的非显示区连接。而前述提到的像素单元、第二扫描线、第一扫描线、数据线、第二公共线和第一公共线可位于阵列基板的显示区内。

下面可结合附图对本公开实施例的阵列基板的结构进行详细说明。

在本公开的实施例中，阵列基板可包括第一衬底20和设置在第一衬底20上的像素单元、第一扫描线23和第二扫描线24，数据线25、第一公共线26、第二公共线27；需要说明的是，此像素单元、第一扫描线23、第二扫描线24、数据线25、第一公共线26、第二公共线27为位于阵列基板的显示区上的结构。此外，应当理解的是，此处提到的第一扫描线23为前述提到的H Gate；第二扫描线24可为前述提到的V Gate。

其中，结合图10至图13所示，第一衬底20可为单层结构，举例而言，此第一衬底20可为玻璃基板，但不限于此，也可为其他材质基板；此外，第一衬底20也可为多层结构，视具体情况而定。

在本公开的实施例中，结合图10至图13所示，第一衬底20可具有多个在行方向X和列方向Y上阵列排布的像素区、多列在行方向X上排布的第一布线区和多行在列方向Y上排布的第二布线区204；其中，每个像素区包括至少两个在行方向X上间隔排布的子像素区200；且每列第一布线区与每列像素区在行方向X上交替排布，多列第一布线区中一部分定义为第一子布线区201，另一部分定义为第二子布线区202；每行第二布线区204与每行像素区在列方向Y上交替排布；需要说明的是，每列像素区中相邻两列子像素区200之间还可设置有第三布线区203，应当理解的是，第一子布线区201、第二子布线区202及第三布线区203整体为在列方向Y上延伸，而第二布线区204整体为在行方向X上延伸，因此可知，第一子布线区201、第二子布线区202及第三布线区203与第二布线区204之间存在交叠区域。

如图10所示，像素单元可设置多个，多个像素单元可沿行方向X和列方向Y阵列排布在第一衬底上。需要说明的是，每个像素单元可包括至少两个在行方向X上排布的子像素，每个像素单元中子像素的个数与子像素区200的个数相等，每个像素单元中各子像素与每个像素区中各子像素区200一一对应。此外，像素单元的列数可与第一布线区的列数相等，像素单元的行数可与第二布线区204的行数相等。

举例而言，每个像素单元可包括三个子像素，分别为在行方向X上依次排布的红色子像素、绿色子像素和蓝色子像素之间；其中，在行方向X上相邻两像素单元中一组的红色子像素与另一组的蓝色子像素相邻。

应当理解的是，本公开实施例提到的红色子像素指的是与红色滤光单元相对应的子像素，即：此子像素可用于驱动与红色滤光单元对应的液晶分子发生偏转，使得背光源发出的光线可通过红色滤光单元射出。同理，蓝色子像素指的是与蓝色滤光单元相对应的子像素，即：此子像素可用于驱动与蓝色滤光单元对应的液晶分子发生偏转，使得背光源发出的光线可通过蓝色滤光单元射出。绿色子像素指的是与绿色滤光单元相对应的子像素，即：此子像素可用于驱动与绿色滤光单元对应的液晶分子发生偏转，使得背光源发出的光线可通过绿色滤光单元射出。

也就是说，每个像素单元可包括至少两个在行方向X上间隔的子像素；具体可包括分别与红色、绿色、蓝色滤光单元对应的三个子像素，但值得说明的是，本公开实施例的像素单元不限于前述提到的三个子像素，也可设置更多，例如：四个等等，且子像素对应的颜色不限于前述提到的红色、绿色，蓝色，也可为其他颜色，例如：白色、黄色等等，视具体情况而定。

在本公开的一实施例中，每个子像素可包括子像素电极21a、21b、21c、公共电极22和晶体管28，其中：

子像素电极21a、21b、21c可具有多个在行方向X间隔排布的第一电极条210，此第一电极条210可设置在子像素区200上；应当理解的是，子像素电极21a、21b、21c还可包括位于各第一电极条210的同一侧并与各第一电极条210连接的第一导电连接部211，也就是说，子像素电极21a、21b、21c整体可呈类似“梳子”的形状，此第一导电连接部211可设置在第二布线区204处。

结合图10、图11及图14所示，第一电极条210整体可呈弯折状，其弯折角度α1为150°至170°，具体地，第一电极条210可包括两部分结构，这两部分结构之间的夹角α1为150°至160°；比如：150°、156°、162°、166°、170°等等；换言之，这两部分结构的延伸方向与列方向Y之间的夹角α2、α3分别为5°至15°，比如：5°、7°、9°、12°、15°等等。

需要说明的是，红色子像素中的子像素电极可定义为红色子像素电极21a，蓝色子像素中的子像素电极可定义为蓝色子像素电极21b，绿色子像素中的子像素电极可定义为绿色子像素电极21c，此红色子像素电极21a、蓝色子像素电极21b及绿色子像素电极21c均具有多个在行方向X间隔排布的第一电极条210，应当理解的是，红色子像素电极21a、蓝色子像素电极21b和绿色子像素电极21c的结构相同，例如：第一电极条210的条数、尺寸、形状、间隙等都相同，第一导电连接部211的形状和尺寸及其与第一电极条210的相对位置均相同。

如图10和图11所示，公共电极22可与子像素电极21a、21b、21c同层设置；举例而言，前述提到的公共电极22和子像素电极21a、21b、21c可为透明电极，且公共电极22和子像素电极21a、21b、21c可采用ITO(氧化铟锡)材料制作而成，但不限于此，也可为IZO(氧化铟锌)等材料。应当理解的是，公共电极22与子像素电极21a、21b、21c之间具有间隙(即：不接触)。

具体地，公共电极22可具有多个第二电极条220，此第二电极条220可位于子像素区200；且公共电极22还可具有第二导电连接部221，以将各第二电极条220连接，此第二导电连接部221可位于第二布线区204。其中，公共电极22的第二电极条220与第一电极条210在行方向X上交替排布，即：子像素电极与公共电极22可呈相互插合状态，也就是说，本公开实施例的阵列基板可为IPS(In-Plane Switching，平面转换)模式，这样设计可减小子像素电极与公共电极之间产生的寄生电容，从而可提升像素充电率及开口率；但不限于此，公共电极22与子像素电极也可位于阵列基板的不同层并相对设置，且公共电极22与子像素电极中一者为具有缝隙的狭缝电极，另一者为不具有狭缝的板状电极，也就是说，本公开实施例的阵列基板也可为FFS(Fringe Field Switching，边缘场开关技术)模式，视具体情况而定。

需要说明的是，各子像素的公共电极22可相互连接形成为一个整体。

在本公开的实施例中，结合图10、图11及图15所示，第二电极条220可呈弯折状，其弯折角度β1为150°至170°，具体地，第二电极条220可包括两部分结构，这两部分结构之间的夹角β1为150°至160°；比如：150°、156°、162°、166°、170°等等；换言之，这两部分结构的延伸方向与列方向Y之间的夹角β2、β3分别为5°至15°，比如：5°、7°、9°、12°、15°等等。

其中，第二电极条220与第一电极条210可基本平行，也就是说，第二电极条220的弯折角度β1可与第一电极条210的弯折角度α1相同。

基于前述内容，通过将子像素电极的第一电极条210和公共电极22的第二电极条220设置成弯折状，并将其弯折角度设计为150°至170°，这样可减小色偏，提高显示效果。

需要说明的是，每个子像素中第一电极条210和第二电极条220不限于前述提到的在行方向X上交替排布，还可在列方向Y上交替排布，具体视实际需求而定。

此外，还需要说明的是，在第一电极条210和第二电极条220呈前述提到的弯折状时，子像素区200整体的形状也可呈与第一电极条210相同的弯折状，且第一子布线区201、第二子布线区202和第三布线区203整体的形状也可呈与第一电极条210相同的弯折状，以使得阵列基板中子像素电极能够排布的更加密集。而第二布线区204整体形状可与其上信号线(例如：第一扫描线23、第一公共线26)的形状相适配。

结合图10、图11和图13可知，每个子像素的晶体管28可位于第二布线区204。应当理解的是，此晶体管28整体可位于子像素电极21a、21b、21c和公共电极22靠近第一衬底20的一侧，也就是说，晶体管28可先于子像素电极和公共电极22制作在第一衬底20上。如图10和图11所示，每个晶体管28可与一子像素电极连接，但不限于此，也可一个晶体管28与多个子像素电极连接，或一个子像素电极与多个晶体管28连接等等，视具体情况而定。

具体地，结合图10、图11和图13所示，晶体管28包括栅极280、有源层281及同层设置的第一极282和第二极283；此第一极282与有源层281的一端连接；第二极283与有源层281的另一端连接；且第二极283可通过第四过孔结构K4与子像素电极连接，具体可通过第四过孔结构K4与子像素电极的第一导电连接部211连接。应当理解的是，第一极282和第二极283中的一者可为源极，另一者可为漏极；且第四过孔结构K4可位于第二布线区204。

在本公开的实施例中，前述提到的栅极280、第一极282和第二极283可采用金属材料制作而成，例如：可采用铝、钼等金属材料制作而成；此栅极280、第一极282和第二极283可为复合层结构，也可为单层结构，视具体情况而定。

如图13所示，本公开实施例的晶体管28可为底栅型，即：有源层281位于栅极280远离第一衬底20的一侧，应当理解的是，有源层281与栅极280之间可形成有栅绝缘层29a。也就是说，在制作阵列基板的过程中，可先在第一衬底20上形成栅极280；之后，再形成覆盖栅极280的栅绝缘层29a；然后，在栅绝缘层29a上形成与栅极280正对的有源层281。需要说明的是，此栅绝缘层29a整层设置在第一衬底20上，也就是说，栅绝缘层29a不仅覆盖栅极280，还可覆盖先于栅绝缘层29a制作的其他结构。应当理解的是，此栅绝缘层29a可采用无机材料制作而成，例如：氧化硅、氮氧化硅等材料。

其中，前述提到晶体管28可先于子像素电极制作在第一衬底20上，也就是说，在制作阵列基板的过程中，可先在第一衬底20上形成晶体管28；之后，再形成子像素电极和公共电极22；需要说明的是，在第一衬底20上形成晶体管28的第一极282和第二极283之后，以及形成子像素电极和公共电极22之前，还可形成一层钝化层29b，如图13所示，此钝化层29b覆盖第一极282和第二极283，而子像素电极的第一导电连接部211可经贯穿钝化层29b上的第四过孔结构K4与第二极283连接。

其中，此钝化层29b整层设置在第一衬底20的各区域上，也就是说，钝化层29b不仅覆盖第一极282和第二极283，还可覆盖先于钝化层29b制作在第一衬底20上的其他结构。应当理解的是，此钝化层29b可采用无机材料制作而成，例如：氧化硅、氮氧化硅等材料。

在钝化层29b与子像素电极之间还可形成有机绝缘层(图中未示出)，也就是说，在制作阵列基板的过程中，可先在第一衬底20上形成钝化层29b；之后，再在钝化层29b上形成有机绝缘层；然后，再在有机绝缘层上形成子像素电极；其中，子像素电极的第一导电连接部211可经贯穿有机绝缘层和钝化层29b上的第四过孔结构K4与第二极283连接。

在本公开的实施例中，通过设置有机绝缘层在实现平坦化，以在利于后续涂覆子像素电极材料的同时，还可增加子像素电极与第二极283所在层的距离，从而可避免第二极283所在层上的信号线对子像素电极产生干扰。

需要说明的是，本公开实施例的阵列基板也可不设置有机绝缘层。

在钝化层29b与有机绝缘层之间还可形成彩色滤光层(图中未示出)，也就是说，在制作阵列基板的过程中，可先在第一衬底20上形成钝化层29b；之后，再在钝化层29b上形成彩色滤光层；然后，再在彩色滤光层上形成有机绝缘层；其中，子像素电极的第一导电连接部211可经贯穿有机绝缘层、彩色滤光层、钝化层29b上的第四过孔结构K4与第二极283连接；举例而言，彩色滤光层可包括前述提到的红色、绿色、蓝色等滤光单元。

需要说明的是，本公开实施例的阵列基板也可不设置彩色滤光层，此彩色滤光层可设置在对置基板中。

此外，本公开实施例的晶体管28不限于底栅型，也可为顶栅型，视具体情况而定。

如图10所示，第一扫描线23可设置多行，并沿列方向Y依次排布在第一衬底20上；此第一扫描线23可位于第二布线区204。其中，第一扫描线23可形成在第一衬底20与公共电极22之间，也就是说，在制作阵列基板的过程中，可先在第一衬底20上形成第一扫描线23，然后再形成公共电极22和子像素电极。举例而言，此第一扫描线23可与晶体管28的栅极280同层设置且相连接，应当理解的是，晶体管28的栅极280与第一扫描线23可为一体式结构。

在本公开的实施例中，每行第二布线区204上可设置至少一行第一扫描线23，换言之，每行像素单元在列方向Y上的一侧设置至少一行第一扫描线23。举例而言，每行第二布线区204可设置一行第一扫描线23，其中，同一行第一扫描线23与同一行中各子像素的晶体管的栅极连接，也就是说，一行第一扫描线23可为一行像素单元中各子像素提供扫描信号；但不限于此，每行第二布线区204之间也可设置两行第一扫描线23，视具体情况而定。

如图10所示，第一公共线26可设置多行，并沿列方向Y上依次排布在第一衬底上。此第一公共线26与子像素连接，用于为子像素提供给公共信号。此第一公共线26可形成在第一衬底20与公共电极22之间，也就是说，在制作阵列基板的过程中，可先在第一衬底20上形成第一公共线26，然后再形成公共电极22和子像素电极。举例而言，此第一公共线26可与第一扫描线23同层设置，此第一公共线26可通过第二过孔结构K2与公共电极22连接，以能够为公共电极22提供公共信号；具体地，第一公共线26可通过第二过孔结构K2与公共电极22的第二导电连接部221连接，需要说明的是，此第二过孔结构K2可位于第二布线区204。

在本公开的实施例中，每行第二布线区204上可设置至少一行第一公共线26，换言之，每行像素单元在列方向Y上的一侧设置至少一行第一公共线26。举例而言，每行第二布线区204可设置一行第一公共线26。其中，同一行第一公共线26与同一行中同种颜色的子像素的公共电极通过第二过孔结构K2连接，例如：同一行第一公共线26均与同一行中红色子像素的公共电极22的第二导电连接部221通过第二过孔结构K2连接。

在第一公共线26通过第二过孔结构K2与公共电极22连接时，此处提到的第二过孔结构K2可至少贯穿前述提到的栅绝缘层29a和钝化层29b；可选地，在阵列基板包括前述提到的有机绝缘层和彩色滤光层时，此处提到的第二过孔结构K2还可贯穿有机绝缘层和彩色滤光层。

基于前述可知，每行第二布线区204上可设置一行第一扫描线23和一行第一公共线26，应当理解的是，第一公共线26与第一扫描线23之间无连接。

如图10所示，第二公共线27可设置多列，并沿行方向X依次排布在第一衬底20上。此第二公共线27可形成在第一衬底20与公共电极22之间。也就是说，在制作阵列基板的过程中，可先在第一衬底20上形成第二公共线27，然后再形成公共电极22和子像素电极，此第二公共线27与公共电极22和子像素电极之间形成有前述提到的钝化层29b。

举例而言，此第二公共线27可与晶体管28的第一极282和第二极283同层设置，其中，前述提到第一公共线26可与第一扫描线23同层设置，且第一扫描线23可与晶体管28的栅极280同层设置，因此可知，本公开实施例的第二公共线27在第一公共线26之后制作而成，需要说明的是，第二公共线27与第一公共线26之间形成有前述提到的栅绝缘层29a。

在本公开的实施例中，此第二公共线27可通过第三过孔结构K3与公共电极22连接。具体地，如图10所示，在第二公共线27通过第三过孔结构K3与公共电极22连接时，此处提到的第三过孔结构K3可至少贯穿前述提到的钝化层29b，进一步地，在阵列基板包括前述提到的有机绝缘层和彩色滤光层时，此处提到的第三过孔结构K3还可贯穿有机绝缘层和彩色滤光层，需要说明的是，第三过孔结构K3可位于第二布线区204，第二公共线27可通过第三过孔结构K3与公共电极22的第二导电连接部221连接。

其中，第一公共线26和第二公共线27中至少一者具有公共信号输入端，以为公共电极22提供公共信号；可选地，第二公共线27具有公共信号输入端，第二公共线27可将接收到的公共信号传输至第一公共线26和公共电极22，但不限于此，也可第一公共线26和第二公共线27均具有公共信号输入端。

在本公开的实施例中，每列第二子布线区202可设置一列第二公共线27。举例而言，第二公共线27中与第一电极条210在行方向X上相对的部位的形状可与第一电极条210的形状相匹配，即：在第一电极条210呈弯折状时，第二公共线27中与第一电极条210在行方向X上相对的部位也可呈弯折状，并可与第一电极条210基本平行。

应当理解的是，本公开实施例中也可仅设置第一公共线26，或仅设置第二公共线27，视具体情况而定。

如图10所示，第二扫描线24可设置多列，并沿行方向X依次排布在第一衬底20上。举例而言，此第二扫描线24可形成在第一衬底20与公共电极22之间，也就是说，在制作阵列基板的过程中，可先在第一衬底20上形成第二扫描线24，然后再形成公共电极22和子像素电极。举例而言，此第二扫描线24可与晶体管28的第一极282和第二极283同层设置，应当理解的是，第二扫描线24与晶体管28的第一极282和第二极283之间具有间隙(即：不接触)。

其中，如图10所示，每列第一布线区设置至少一列第二扫描线24，换言之，每行像素单元在行方向X上的一侧设置至少一列第二扫描线24。需要说明的是，前述提到在行方向X上相邻两像素单元中一组的红色子像素与另一组的蓝色子像素相邻，因此可知，本公开实施例的第二扫描线24可位于相邻两列红色子像素与蓝色子像素之间。

举例而言，第二扫描线24中与第一电极条210在行方向X相对的部位的形状可与第一电极条210的形状相匹配，即：在第一电极条210呈弯折状时，第二扫描线24中与第一电极条210在行方向X相对的部位也可呈弯折状，并可与第一电极条210相平行。

在本公开的实施例中，第二扫描线24通过第一过孔结构K1与一行第一扫描线23连接，此第二扫描线24具有扫描信号输入端，此第二扫描线24接收到的扫描信号可依次经第一过孔结构K1、第一扫描线23传输至对应晶体管28的栅极280，以控制此晶体管28的开、关。

其中，本公开实施例的多个第一过孔结构K1可分为第一组和第二组，第一组中第一过孔结构K1的数量与前述提到的第一栅极驱动电路中移位寄存器单元的数量相等，并一一对应连接；第二组中第一过孔结构K1的数量与前述提到的第二栅极驱动电路中移位寄存器单元的数量相等，并一一对应连接。

需要说明的是，第一组和第二组中位于同行的第一过孔结构K1之间的间距为过孔间距；其中，第一组和第二组中位于同行的第一过孔结构指的是第一组中和第二组中与同一行第一扫描线23连接的第一过孔结构K1.

可选地，第一组与第二组可呈轴对称，以降低设计难度；其中，以前述提到的每列第二扫描线组包括一列第二扫描线；每行第一扫描线组包括一行第一扫描线；每个栅极驱动电路的每列移位寄存器单元组包括一列移位寄存器单元，且一列移位寄存器单元通过一列第二扫描线与一行第一扫描线连接为例进行说明，自显示面板的下侧至上侧的方向上，第一组和第二组中各个行的过孔间距逐渐减小。

但需要说明的是，本公开实施例中第一组和第二组不限于呈轴对称，也可使得第一组和第二组中各个行的过孔间距可相等，这样设计也可降低设计难度。

可选地，此第一过孔结构K1可包括第一过孔部K11及连接部K12，此连接部K12与第二扫描线24位于阵列基板的不同层，且连接部K12的部分与第一扫描线23连接，连接部K12的部分通过第一过孔部K11与第二扫描线24连接。

进一步地，连接部K12与公共电极22和子像素电极同层设置，并与公共电极22和子像素电极之间具有间隙(即：不接触)，在此情况下，第一过孔结构K1还可包括第二过孔部K13，连接部K12可通过第二过孔部K13与第一扫描线23连接；也就是说，连接部K12的部分可通过第二过孔部K13与第一扫描线23连接，且连接部K12的部分通过第一过孔部K11与第二扫描线24连接。

需要说明的是，在连接部K12与公共电极22和子像素电极同层设置时，此第一过孔部K11可至少贯穿钝化层29b，进一步地，在阵列基板包括前述提到的有机绝缘层和彩色滤光层时，此处提到的第一过孔部K11还可贯穿有机绝缘层和彩色滤光层；而第二过孔部K13可至少贯穿栅绝缘层29a和钝化层29b，进一步地，在阵列基板包括前述提到的有机绝缘层和彩色滤光层时，此处提到的第二过孔部K13还可贯穿有机绝缘层和彩色滤光层。

在本公开的实施例中，第一扫描线23可设有多个镂空孔230，前述提到的第二过孔部K13在第一衬底20上的正投影与第一扫描线23在第一衬底20上的正投影部分重合，且第二过孔部K13在第一衬底20上的正投影与镂空孔230在第一衬底20上的正投影部分重合，这样设计可减小连接部K12与第一扫描线23之间产生的寄生电容。

需要说明的是，前述提到的第一过孔结构K1可位于第二布线区204，其中，第一公共线26可在此第一过孔结构K1处做避让设计，即：前述提到的第一过孔结构K1在第一衬底20上的正投影不与第一公共线26在第一衬底20上的正投影重合。

应当理解的是，连接部K12不限于与公共电极22同层设置，例如：连接部K12可与第一扫描线23同层设置并直接连接，即：不需要设置前述提到的第二过孔部K13。其中，在连接部K12可与第一扫描线23同层设置时，此连接部K12整体可在列方向上延伸，且其可位于在行方向X上相邻两像素单元之间的第一布线区上。

可选地，每行第一扫描线23可与两列第二扫描线24连接，换言之，两列第二扫描线24分别通过一第一过孔结构K1与同一行第一扫描线23连接，也就是说，每行可通过两组扫描信号进行驱动，这样可加强扫描信号，以提高显示效果。但不限于此，每行第一扫描线23也可与一列第二扫描线24连接或与三列或更多列第二列扫描线连接。需要说明的是，为了保证显示均一性，每行第一扫描线23连接的第二扫描线24的数量需一致。

基于前述内容可知，本公开实施例通过将第二扫描线24设置在第一布线区，相比于将竖向扫描线从子像素中间引出的方案，可减小第二扫描线24与子像素电极的交叠面积，从而可减小第二扫描线24与子像素电极之间产生的耦合电容，以改善第二扫描线处扫描信号对像素电极的拉动，从而改善Mura现象，提高产品质量。需要说明的是，本公开实施例中第二扫描线24与子像素电极之间产生的耦合电容小到忽略不计。

此外，由于负责感知颜色的视锥细胞中用于感知绿红蓝三种视锥细胞的数量比例为40：20：1，因此，人眼目前对绿色最敏感；也就是说，在实际应用中，红色和蓝色相比于绿色对液晶显示面板的透过率影响较小，基于此，本公开进一步将第二扫描线24设计在相邻的红色子像素与蓝色子像素之间，即使第二扫描线24导致红色子像素和蓝色子像素处出现漏光，人眼也不易察觉，影响比较小，因此，可减小此处黑矩阵的宽度或可省略此处黑矩阵的设计，以提高像素开口率。

在本公开的实施例中，由于第二扫描线24提供的扫描信号较强，因此，为了保证显示均一性，如图10所示，每列第一子布线区201上设置第二扫描线24，即：第一子布线区201和第二子布线区202上均设置第二扫描线24；具体地，第一子布线区201和第二子布线区202中一者上设置至少一列第二扫描线24，而另一者上设置一列第二扫描线24。

可选地，每列第一子布线区201上设置有两列第二扫描线24，且每列第二子布线区202均设置有一列第二扫描线24；其中，同一第一子布线区201上的两列第二扫描线24分别与不同行第一扫描线23通过第一过孔结构K1连接，这样在保证显示效果的同时，可降低加工难度。

需要说明的是，为进一步保证显示均一性，可使得第一子布线区201上信号线的数量与第二子布线区202上信号线的数量相等；其中，前述提到第一子布线区201设置有两列第二扫描线24，而第二子布线区202设置有一列第二扫描线24，为了使得第二子布线区202上信号线的数量与第一子布线区201上信号线的数量一致，还可在每列第二子布线区202上设置一列前述提到的第二公共线27。

以4K分辨率的显示面板为例，4K分辨率的显示面板中像素单元具有3840列和2160行，其中，每个像素单元包括在行方向上依次排布的红色子像素、绿色子像素和蓝色子像素，因此，4K分辨率的显示面板中子像素具有3840×3列和2160行，也就是说，第一布线区具有3840列，第二布线区204具有2160行。其中，前述提到每行第二布线区204设置一行第一扫描线23，即：第一扫描线具有2160行；且前述提到两列第二扫描线24与一行第一扫描线23连接，也就是说，第二扫描线24具有为2160×2列。其中，第一布线区的列数与第二扫描线24的列数为8:9；也就是说，每8列第一布线区为一组，一共设置9列第二扫描线24；即：每组第一布线区中1列第一布线区为第一子布线区201，此第一子布线区201设置两列第二扫描线24；而其余7列第一布线区为第二子布线区202，每列第二子布线区202设置一列第二扫描线24和一列第二公共线27。

换言之，本公开实施例中多列第一布线区划分成多列第一布线区组，每列第一布线区组包括在行方向X上依次排布的8列第一布线区，即：每列第一布线区组中第1列第一布线区、第2列第一布线区、第3列第一布线区、第4列第一布线区、第5列第一布线区、第6列第一布线区、第7列第一布线区、第8列第一布线区在行方向X上依次排布，需要说明的是，各列第一布线区组中第一布线区的排列方向相同；其中，每列第一布线区组中第n列第一布线区为第一子布线区201，其余7列第一布线区为第二子布线区202，其中，1≤n≤8，且n为正整数，也就是说，各列第一布线区组中第一布线区201位于相同列数。

需要说明的是，本公开实施例的显示面板不限于前述提到的4K分辨率；也可为其他分辨率，因此，第一布线区的总数量、第一子布线区201和第二子布线区202的占比及位置关系不限于前述提到内容，也可根据具体情况而定，只要能够保证整个面板显示均一性即可。

此外，还需要说明的是，多列第二子布线区202中部分第二子布线区202也可不设置第二公共线27，其中，不设置第二公共线27的第二子布线区202可均匀排布在显示面板中，具体视实际需求而定。

如图10和图11所示，数据线25设置多列，并沿行方向X上依次排布在第一衬底20上，数据线25与子像素连接，用于为子像素提供数据信号。举例而言，数据线25形成在第一衬底20与公共电极22之间，也就是说，在制作阵列基板的过程中，可先在第一衬底20上形成数据线25，然后再形成公共电极22和子像素电极。其中，数据线25具有数据信号输入端，数据线25与晶体管28的第一极282连接，即：数据线25可将其接收到的数据信号传输至晶体管28的第一极282。可选地，此数据线25可与晶体管28的第一极282同层设置。

在本公开的实施例中，第一子布线区201、第二子布线区202及第三布线区203均可设置至少一列数据线25，换言之，每列子像素在行方向X上的至少一侧设置数据线25。

一可选实施例中，如图10所示，每列子像素在行方向X上的一侧设置一列数据线25，每列数据线25与每列子像素在行方向X上交替排布，换言之，第一子布线区201、第二子布线区202及第三布线区203上可设置一列数据线25，其中，每列数据线25和与其相邻的一列子像素中各子像素连接。

另一可选实施例中，如图16所示，每列子像素在行方向X上的相对两侧均设置一列数据线25，也就是说，位于相邻两列子像素之间的第一子布线区201、第二子布线区202、第三布线区203上设置两列数据线25；其中，每列子像素中位于偶数行的各子像素和位于其一侧并与之相邻的一列数据线25连接，位于奇数行的各子像素和位于其另一侧并与之相邻的另一列数据线25连接，即：每列子像素都匹配连接两列数据线25，且这两列数据线25分别位于每列子像素在行方向X上的相对两侧，这样可提升充电时间。

应当理解的是，子像素两侧的两列数据线25与子像素之间的间距可相等，这样使得子像素两侧受到数据信号拉动一致，从而在亮度为L0时子像素两侧基本无有数据信号产生的压差，继而使得第一子布线区201、第二子布线区202和第三布线区203处可以不需要考虑漏光问题。

需要说明的是，无论第一子布线区201、第二子布线区202上设置一列数据线25，还是两列数据线25，此数据线25相比于第二公共线27、第二扫描线24更靠近与其连接的一列子像素处。

在本公开的实施例中，数据线25中与第二电极条220在行方向X上相对的部位的形状可与第二电极条220的形状相匹配，即：在第二电极条220呈弯折状时，数据线25中与第二电极条220在行方向上相对的部位也可呈弯折状，并可与第二电极条220基本平行。

在本公开的一实施例中，第二扫描线24在行方向X上的宽度可大于数据线25行方向X上的宽度；可选地，第二扫描线24在行方向X上的宽度与数据线25在行方向X上的宽度之比可为1.1至2，比如：1.1、1.3、1.5、1.7、2等等，举例而言，数据线25在行方向X上的宽度可为6μm左右，第二扫描线24的宽度在行方向X上的宽度可为10μm左右，但不限于此，也可为其他数值，视具体情况而定。

可选地，第二公共线27在行方向X上的宽度可与第二扫描线24的宽度相等。

在本公开的一实施例中，前述提到的第一子布线区201在行方向X上的宽度可为W1，第二子布线区202在行方向X上的宽度可为W2，而子像素区200在行方向X上的宽度可为W3；其中，0≤(W1-W2)/(2×W3)≤4％，且W1、W2和W3为正数；这样设计可避免第二扫描线24处出现竖纹Mura的风险。

可选地，第一子布线区201的宽度W1与第二子布线区202的宽度W2可相等，以降低设计难度。

在本公开的一实施例中，阵列基板还可包括第一覆盖部33，此第一覆盖部33在第一衬底20上的正投影与位于相邻两像素区之间的第一布线区完全重合，此第一覆盖部33与子像素的公共电极22同层设置并连接，也就是说，第一覆盖部33可将位于相邻像素区之间的各信号线(例如：第二扫描线24、数据线25、第二公共线27)覆盖，以起到屏蔽信号作用，从而缓解和消除此处信号对子像素区200处电场的影响，从而改善或消除相邻像素区之间的位置漏光的问题，以减小此处黑矩阵BM的面积或无需设计黑矩阵，以提高像素开口率。

需要说明的是，此第一覆盖部33在第一衬底20上的正投影与第二布线区204不交叠；此第一覆盖部33在列方向Y上的相对两侧分别与相邻两行子像素的公共电极22的第二导电连接部221相接。

此外，阵列基板还可包括第二覆盖部34，此第二覆盖部34在第一衬底20上的正投影与位于每个像素区中相邻两子像素区200之间的第三布线区203完全重合，此第二覆盖部34与子像素的公共电极22同层设置并连接，也就是说，第二覆盖部34可将位于每个像素区的相邻两子像素区200之间的信号线(例如：数据线25)覆盖，以起到屏蔽信号作用，从而缓解和消除此处信号对子像素区200处电场的影响，从而改善或消除每个像素区中相邻两子像素区200之间的位置漏光的问题，以减小此处黑矩阵BM的面积或无需设计黑矩阵，以提高像素开口率。

需要说明的是，此第二覆盖部34在第一衬底20上的正投影与第二布线区204不交叠；此第二覆盖部34在列方向Y上的相对两侧分别与相邻两行子像素的公共电极22的第二导电连接部221相接。

应当理解的是，在行方向X相邻子像素的公共电极22的第二导电连接部221相接，此第二导电连接部221可覆盖部分第二布线区204，虽然公共电极22的第二导电连接部221覆盖部分第二布线区204，可起到屏蔽第一扫描线23上扫描信号的作用，但子像素电极与第一扫描线23之间存在的耦合电场在显示过程中会导致液晶排布紊乱，因此，第二布线区204处还需要黑矩阵32进行遮盖。

其中，每个子像素在行方向X上的相对两侧还可设置金属线30，此金属线30相比于数据线25更靠近子像素设置；其中，本公开实施例的金属线30可与第一公共线26同层设置并与第一公共线26相接，此金属线30可起到屏蔽信号的作用，以缓解和消除数据信号和扫描信号对子像素区200处电场的影响，提高显示效果。

在本公开的实施例中，前述提到的第二扫描线24的扫描信号输入端、第二公共线27的公共信号输入端和数据线25的数据信号输入端可位于第一衬底20的同一侧，例如：第一衬底20具有在列方向Y上相对设置的第一侧和第二侧；第二扫描线24的扫描信号输入端、第二公共线27的公共信号输入端和数据线25的数据信号输入端均靠近第一侧或均靠近第二侧，这样可使第一衬底20的其他侧没有第二扫描线24的扫描信号输入端、第二公共线27的公共信号输入端和数据线25的数据信号输入端，因此，其他侧可以做的很窄，从而可以提高显示区占比，以实现全面屏显示。

此外，还需要说明的是，本公开中提到的各过孔结构或过孔部可为孔内填充有导电材料的结构。

其中，本公开实施例的阵列基板还可包括存储电容31，此存储电容31可包括在阵列基板的厚度方向上相对的第一极板310和第二极板311，此第一极板310可与第一公共线26同层设置并相连，第二极板311可与晶体管28的第一极282和第二极283同层设置，且第二极板311可与晶体管28的第二极283连接；需要说明的是，子像素电极的第一导电连接部211可通过第四过孔结构K4与第二极板311连接，以实现子像素电极的第一导电连接部211与晶体管28的第二极283连接。

基于前述内容，在本公开一实施例的阵列基板中，第一子布线区201设置两列第二扫描线24和一列数据线25，第二子布线区202设置一列第二扫描线24、一列第二公共线27和一列数据线25；第三布线区203设置一列数据线25，且每行第一扫描线23与两列第二扫描线24通过第一过孔结构K1连接；此阵列基板可用于4K 60Hz的显示面板中。

在本公开另一实施例的阵列基板中，第一子布线区201设置两列第二扫描线24和两列数据线25，第二子布线区202设置一列第二扫描线24、一列第二公共线27和两列数据线25；第三布线区203设置两列数据线25，且每行第一扫描线23与两列第二扫描线24通过第一过孔结构K1连接；此阵列基板可用于4K 120Hz或8K 60Hz的显示面板中。

需要说明的是，前述提到的4K和8K指的是显示面板的分辨率，60Hz和120Hz指的是显示面板的刷新率。

本公开实施例还提供了一种显示面板，其包括上述任一实施例所描述的阵列基板；应当理解的是，此显示面板可为液晶面板，因此，显示面板还可包括与阵列基板对盒设置的对置基板和位于对置基板和阵列基板之间的液晶分子。

其中，在阵列基板中具有前述提到的彩色滤光层时，对置基板中可不需要再设置彩色滤光层，此时，对置基板中可包括第二衬底(图中未示出)和设置在第二衬底面向阵列基板一侧的黑矩阵32，如图17所示。

应当理解的是，在阵列基板中不具有前述提到的彩色滤光层时，可在对置基板中设置彩色滤光层。

本公开实施例还提供了一种电子设备，其包括前述所描述的显示面板。

在本公开的实施例中，电子设备的具体类型不受特别的限制，本领域常用的电子设备类型均可，具体例如液晶电视、手机、电脑、手表等等，本领域技术人员可根据该电子设备的具体用途进行相应地选择，在此不再赘述。

需要说明的是，该电子设备除了显示面板以外，还包括其他必要的部件和组成，以显示器为例，具体例如外壳、电路板、电源线，等等，本领域善解人意可根据该电子设备的具体使用要求进行相应地补充，在此不再赘述。

在本公开中，除非另有说明，所采用的术语“同层设置”指的是两个层、部件、构件、元件或部分可以通过同一构图工艺形成，并且，这两个层、部件、构件、元件或部分一般由相同的材料形成。

在本公开中，除非另有说明，表述“构图工艺”一般包括光刻胶的涂布、曝光、显影、刻蚀、光刻胶的剥离等步骤。表述“一次构图工艺”意指使用一块掩模板形成图案化的层、部件、构件等的工艺。

本说明书中的“第一”、“第二”、“第三”、“第四”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。

在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (16)

1.一种显示面板，其中，包括：

Q行在列方向上依次排布的第一扫描线组；

M列在行方向上依次排布的第二扫描线组；

至少一个栅极驱动电路，位于第Q行第一扫描线组远离第Q-1行第一扫描线组的一侧，且每个所述栅极驱动电路包括Q列级联的移位寄存器单元组；其中，第q级移位寄存器单元组通过至少一列所述第二扫描线组与第q行第一扫描线组连接；

其中，M≥Q＞1，1≤q≤Q，且M、N、Q、q均为正整数；

所述栅极驱动电路中第1级移位寄存器单元组、第2级移位寄存器单元组、……、第Q-1级移位寄存器单元组、第Q级移位寄存器单元组在所述行方向上依次排布；

所述栅极驱动电路设置两个，分别为第一栅极驱动电路和第二栅极驱动电路；其中，所述第一栅极驱动电路的第Q级移位寄存器单元组与所述第二栅极驱动电路的第Q级移位寄存器单元组相邻设置或与所述第二栅极驱动电路的第1级移位寄存器单元组相邻设置；

每行第一扫描线组包括P行自远离所述栅极驱动电路的一侧向靠近所述栅极驱动电路的一侧依次排布的第一扫描线；

每列第二扫描线组包括P列在所述行方向上依次排布的第二扫描线；

每个栅极驱动电路的每列移位寄存器单元组包括P列级联的移位寄存器单元，且每个栅极驱动电路的每列移位寄存器单元组中第p级移位寄存器单元通过一列所述第二扫描线与每行第一扫描线组中第p行第一扫描线连接；

其中，P＞1，1≤p≤P，且P、p均为正整数；

每个栅极驱动电路的每列移位寄存器单元组中P列所述移位寄存器单元在所述行方向上依次排布，且每个栅极驱动电路的每列移位寄存器单元组中至少一列移位寄存器单元为目标移位寄存器单元，所述目标移位寄存器单元的级数与列数不相等。

2.根据权利要求1所述的显示面板，其中，每列第二扫描线组包括一列第二扫描线；每行第一扫描线组包括一行第一扫描线；每个栅极驱动电路的每列移位寄存器单元组包括一列移位寄存器单元，一列所述移位寄存器单元通过一列所述第二扫描线与一行所述第一扫描线连接。

3.根据权利要求1所述的显示面板，其中，每个栅极驱动电路的每列移位寄存器单元组的相邻两列移位寄存器单元中一列的列数与级数之间的差值与另一列的列数与级数之间的差值不相等。

4.根据权利要求3所述的显示面板，其中，每个栅极驱动电路的各移位寄存器单元组的第p级移位寄存器单元对应的列数相等。

5.根据权利要求4所述的显示面板，其中，在所述第一栅极驱动电路的第Q级移位寄存器单元组与所述第二栅极驱动电路的第Q级移位寄存器单元组相邻设置时，所述第一栅极驱动电路的第q级移位寄存器单元组与所述第二栅极驱动电路的第q级移位寄存器单元组呈轴对称设置。

6.根据权利要求4所述的显示面板，其中，在所述第一栅极驱动电路的第Q级移位寄存器单元组与所述第二栅极驱动电路的第1级移位寄存器单元组相邻设置时，所述第一栅极驱动电路的第q级移位寄存器单元组的第p级移位寄存器单元的列数与所述第二栅极驱动电路的第q级移位寄存器单元组的第p级移位寄存器单元的列数相等。

7.根据权利要求1所述的显示面板，其中，还包括：P行在所述列方向上依次排布的时钟信号线，每个栅极驱动电路的每列移位寄存器单元组中第p级移位寄存器单元与第p行时钟信号线连接。

8.根据权利要求1或2所述的显示面板，其中，还包括：

多列在所述行方向上依次排布的数据线；

至少一个源极驱动电路，与所述栅极驱动电路位于所述显示面板的同一侧，且所述源极驱动电路与所述数据线连接；

多个像素单元，在所述行方向和列方向上阵列排布，每个所述像素单元包括多个在所述行方向上依次排布的子像素，所述子像素与所述数据线和所述第一扫描线连接；在所述行方向上任意相邻两列子像素之间设置至少一列所述数据线，在所述行方向上任意相邻所述像素单元之间设置至少一列所述第二扫描线，在所述列方向上任意相邻所述像素单元之间设置至少一行所述第一扫描线；

其中，所述第一扫描线与所述第二扫描线通过第一过孔结构连接。

9.根据权利要求8所述的显示面板，其中，还包括：多行在所述列方向上依次排布的第一公共线和多列在所述行方向上依次排布的第二公共线，所述第一公共线和所述第二公共线分别通过第二过孔结构和第三过孔结构与所述子像素连接；

其中，在所述行方向上至少部分相邻所述像素单元之间设置一列所述第二公共线，在列方向上任意相邻所述像素单元之间设置一行所述第一公共线。

10.根据权利要求9所述的显示面板，其中，

在所述行方向上任意相邻两列子像素之间设置一列所述数据线，每列子像素中各子像素和与其相邻的一列所述数据线连接；

在列方向上任意相邻所述像素单元之间设置一行所述第一扫描线和一行所述第一公共线，每行子像素中各子像素和与其相邻的一列所述第一扫描线连接；

在所述行方向上部分相邻两列像素单元之间设置一列所述第二扫描线和一列所述第二公共线，在所述行方向上另一部分相邻两列像素单元之间设置两列所述第二扫描线。

11.根据权利要求10所述的显示面板，其中，所述显示面板具有多列第一布线区，在所述列方向上任意相邻所述像素单元之间设置所述第一布线区；所述多列第一布线区中一部分为第一子布线区，另一部分为第二子布线区，每列所述第一子布线区上设置有两列第二扫描线，且同一所述第一子布线区上的两列第二扫描线分别与不同行第一扫描线通过过孔结构连接；每列所述第二子布线区设置有一列第二扫描线；

其中，所述多列第一布线区划分成多列第一布线区组，每列所述第一布线区组包括在所述行方向上依次排布的8列第一布线区，每列所述第一布线区组中第n列第一布线区为所述第一子布线区，其余7列第一布线区为所述第二子布线区，其中，1≤n≤8，且n为正整数。

12.根据权利要求9所述的显示面板，其中，所述子像素包括：

子像素电极，具有多个在所述行方向间隔排布的第一电极条；

公共电极，与子像素电极同层设置，子像素电极子像素电极所述公共电极具有多个在所述行方向上间隔排布的第二电极条，所述第二电极条与所述第一电极条在所述行方向上交替排布；且所述公共电极分别通过第三过孔结构和第二过孔结构与所述第二公共线和所述第一公共线连接；

晶体管，包括栅极、有源层及同层设置的第一极和第二极，所述栅极与所述第一扫描线同层设置且相连接；所述第一极与所述有源层的一端连接，且所述第一极与所述数据线同层设置且连接；所述第二极与所述有源层的另一端连接，并通过第四过孔结构与所述子像素电极连接。

13.根据权利要求12所述的显示面板，其中，各所述子像素的公共电极相互连接。

14.根据权利要求8所述的显示面板，其中，多个所述第一过孔结构分为第一组和第二组，所述第一组中第一过孔结构的数量与所述第一栅极驱动电路中移位寄存器单元的数量相等，并一一对应连接；所述第二组中第一过孔结构的数量与所述第二栅极驱动电路中移位寄存器单元的数量相等，并一一对应连接；其中，

所述第一组与所述第二组呈轴对称；或者，

所述第一组和所述第二组中位于同行的第一过孔结构之间的间距为过孔间距，且各个行的过孔间距相等。

15.根据权利要求8所述的显示面板，其中，每个所述像素单元包括三个子像素，分别为在所述行方向上依次排布的红色子像素、绿色子像素和蓝色子像素，其中，在所述行方向上相邻两所述像素单元中一者的红色子像素与另一者的蓝色子像素相邻。

16.一种电子设备，其特征在于，包括权利要求1至15中任一项所述的显示面板。