CN108074982B - 增进效能的垂直装置及其形成方法 - Google Patents

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Abstract

本发明涉及增进效能的垂直装置及其形成方法，揭示数种增进效能的垂直装置(例如，垂直场效晶体管(FET)或并入垂直FET的互补金属氧化物半导体(CMOS)装置)及形成此类装置的方法。带应变介电层横向毗邻垂直FET的栅极，这增加该通道区内的电荷载子移动率且改善效能。在垂直n型FET(NFET)中，应变为压缩型以改善垂直NFET内的电流方向所给定的电子移动率；然而，在垂直p型FET(PFET)中，应变为拉伸型以改善在垂直PFET内的电流方向所给定的空穴移动率。可选择地，垂直FET相对于它形成于其上的半导体晶圆的表面平面的取向也针对最佳电荷载子移动率加以预先计画成为FET的类型(亦即，NFET或PFET)的函数，且从而增强效能。

Description

增进效能的垂直装置及其形成方法
技术领域
本发明有关于数种垂直装置(例如，垂直场效晶体管(FET)或并入此类垂直FET的互补金属氧化物半导体(CMOS)装置)及形成所述装置的方法以便有改良电荷载子移动率，且从而改善效能。
背景技术
积体电路设计决策常被装置可缩放性、制造效率及成本驱策。最近，已开发出垂直装置(例如，垂直场效晶体管(FET)或并入此类垂直FET的互补金属氧化物半导体(CMOS)装置)，其允许提高装置密度(亦即，在给定面积内有更多装置)。尽管可在对制造效率及成本的冲击最小下制造此类装置，然而仍需要改善所述装置及形成所述装置的方法以增强效能。
发明内容
鉴于上述，本文揭示增进效能垂直装置(例如，垂直场效晶体管(FET)或并入此类垂直FET的互补金属氧化物半导体(CMOS)装置)及形成此类装置的方法的具体实施例。具体言之，在所述具体实施例中，带应变(strained)介电层可横向毗邻垂直FET的栅极以便增加该通道区内的电荷载子移动率，且从而改善效能。在垂直n型FET(NFET)的情形下，应变可为压缩型(compressive)以改善垂直NFET内的电流方向所给定的电子移动率；然而，在p型FET(PFET)的情形下，应变可为拉伸型(tensile)以改善在垂直PFET内的电流方向所给定的空穴移动率(hole mobility)。可选择地，在所述具体实施例中，垂直FET相对于它形成于其上的半导体晶圆的表面平面的取向也可针对最佳电荷载子移动率加以预先计画成为FET的类型(亦即，NFET或PFET)的函数，且从而增强效能。
更特别的是，在此揭示一种半导体结构，其具有有给定类型导电率的至少一增进效能垂直FET。具体言之，该半导体结构可包括一半导体本体，以及在该半导体本体内的一下源极/漏极区、在下源极/漏极区上方的一通道区、以及在该通道区上方的一上源极/漏极区。该半导体结构更可包括毗邻该下源极/漏极区的一第一介电层(例如，毗邻在该下源极/漏极区与该通道区的界面处的半导体本体)、以及在该第一介电层上方且横向毗邻该通道区的一栅极。增强该垂直FET的效能通过使用一第二介电层，特别是，在该第一介电层上方且横向毗邻该栅极的一带应变介电层。例如，在垂直n型FET(NFET)的情形下，此层的应变可为压缩型，从而在通过该通道区的电流方向产生拉伸应力以及改善电子移动率；然而，在p型FET(PFET)的情形下，此层的应变可为拉伸型，从而在通过该通道区的电流方向产生压缩应力以及改善空穴移动率。可选择地，该垂直FET相对于它形成于其上的半导体晶圆的表面平面的取向也可针对最佳电荷载子移动率加以预先计画成为FET导电类型(亦即，NFET或PFET)的函数，且从而增强效能。
在此揭示另一种半导体结构(例如，互补金属氧化物半导体(CMOS)结构)，其具有包括至少一增进效能垂直NFET及至少一增进效能垂直PFET的多个增进效能垂直FET。具体言之，该半导体结构可包括一第一半导体本体，以及在该第一半导体本体内且用于该垂直NFET的一第一下源极/漏极区、在该第一下源极/漏极区上方的一第一通道区，以及在该第一通道区上方的一第一上源极/漏极区。该半导体结构也可包括一第二半导体本体，以及在该第二半导体本体且用于该垂直PFET的一第二下源极/漏极区、在该第二下源极/漏极区上方的一第二通道区、以及在该第二通道区上方的一第二上源极/漏极区。该半导体结构更可包括一第一介电层，其毗邻该第一下源极/漏极区(例如，在该第一下源极/漏极区与该第一通道区的界面处毗邻该第一半导体本体)，且更毗邻该第二下源极/漏极区(例如，在该第二下源极/漏极区与该第二通道区的界面处毗邻该第二半导体本体)。用于该垂直NFET的一第一栅极可在该第一介电层上方且横向毗邻该第一通道区。同样，用于该垂直PFET的一第二栅极可在该第一介电层上方且横向毗邻该第二通道区。一第二介电层，特别是，一带应变介电层，可形成于该第一介电层上方且可包括横向毗邻该垂直NFET的第一栅极的一压缩部分以及横向毗邻该垂直PFET的第二栅极的一拉伸部分。该压缩部分在通过该垂直NFET的第一通道区的电流方向产生拉伸应力，从而改善电子移动率以及增强该垂直NFET的效能；然而，该拉伸部分在通过该垂直PFET的第二通道区的电流方向产生压缩应力，从而改善空穴移动率以及增强该垂直PFET的效能。可选择地，该垂直NFET与该垂直PFET的相对取向以及相对于它形成于其上的半导体晶圆的表面平面的取向也可针对最佳电荷载子移动率加以预先计画，且从而增强该垂直NFET及该垂直PFET两者的效能。
在此也揭示形成如上述具有一或更多增进效能垂直FET的半导体结构的数种方法。在所述方法中，可形成至少一垂直FET。各个垂直FET可具有一半导体本体，以及在该半导体本体内的一下源极/漏极区、在下源极/漏极区上方的一通道区、以及在该通道区上方的一上源极/漏极区。一第一介电层可毗邻该下源极/漏极区(例如，在该下源极/漏极区与该通道区的界面处毗邻该半导体本体)，以及一栅极可在该第一介电层上方且横向毗邻该通道区。在所述方法中，增强此垂直FET的效能可通过形成第二介电层，特别是，于该第一介电层上方的带应变介电层，使得它横向毗邻该栅极。在垂直n型FET(NFET)的情形下，此层的应变可为压缩型，从而在通过该通道区的电流方向产生拉伸应力以及改善电子移动率；然而，在p型FET(PFET)的情形下，此层的应变可为拉伸型，从而在通过该通道区的电流方向产生压缩应力以及改善空穴移动率。可选择地，在形成该垂直FET的前，该垂直FET相对于它形成于其上的半导体晶圆的表面平面的取向可针对最佳电荷载子移动率加以预先计画成为FET的类型(亦即，NFET或PFET)的函数，且从而增强效能。
附图说明
由以下参考附图的详细说明可更加了解本发明，附图不一定是按比例绘制。
图1A及图1B各自为图示包括至少一增进效能垂直场效晶体管(FET)的半导体结构的垂直及水平横截面图；
图2A及图2B各自为图示包括至少一增进效能垂直FET的另一半导体结构的垂直及水平横截面图；
图3为图示包括至少一增进效能垂直场效FET的又一半导体结构的垂直横截面图；
图4的表格图示以应变工程及/或不同半导体本体取向为函数的垂直NFET与垂直PFET的示范移动率响应因数；
图5为图示并入垂直NFET(s)与垂直PFET(s)的组合的半导体结构的垂直横截面图，其中垂直NFET(s)及/或垂直PFET(s)的效能均增进；
图6为图示并入垂直NFET(s)与垂直PFET(s)的组合的半导体结构的垂直横截面图，其中垂直NFET(s)及垂直PFET(s)的效能均增进；
图7A及图7B各自为图示并入垂直NFET(s)与垂直PFET(s)的组合的又一半导体结构的垂直及水平横截面图，其中垂直NFET(s)及垂直PFET(s)的效能均增进；
图8的流程图图示形成各种半导体结构的方法；
图9为图示根据图8的流程图形成的部分完成半导体结构的垂直横截面图；
图10A及图10B各自为图示根据图8的流程图形成的部分完成半导体结构的垂直及水平横截面图；
图11A及图11B各自为图示根据图8的流程图形成的部分完成半导体结构的垂直及水平横截面图；
图12为图示根据图8的流程图形成的部分完成半导体结构的垂直横截面图；
图13为图示根据图8的流程图形成的部分完成半导体结构的垂直横截面图；
图14为图示根据图8的流程图形成的部分完成半导体结构的垂直横截面图；
图15为图示根据图8的流程图形成的部分完成半导体结构的垂直横截面图；以及
图16为图示根据图8的流程图形成的部分完成半导体结构的垂直横截面图。
主要组件符号说明：
1001、1002、1003 半导体结构
101、501、901 半导体基板
102、502、902 绝缘体层
104、104' 半导体本体
105 水平部分
106a、106b 垂直部分
110 垂直FET
111 下源极/漏极区
112 通道区
113 上源极/漏极区
115 栅极
116 栅极介电层
117 栅极导体层
191、591、991 第一介电层
192、592、992 第二介电层
193、593、993 第三介电层
5001、5002、5003 互补金属氧化物半导体(CMOS)结构
504 第一半导体本体
510 NFET或垂直NFET
511、911 第一下源极/漏极区
512、912 第一通道区
513、913 第一上源极/漏极区
515、915 第一栅极
544 第二半导体本体
550 PFET或垂直PFET
551、951 第二下源极/漏极区
552、952 第二通道区
553、953 第二上源极/漏极区
555、955 第二栅极
592a、992a 压缩部分
592b、992b 拉伸部分
802-812 制程步骤
903 半导体层
910 NFET或垂直NFET
904 第一半导体本体或NFET半导体本体
944 第二半导体本体或PFET半导体本体
950 PFET或垂直PFET。
具体实施方式
如上述，积体电路设计决策常被装置可缩放性、制造效率及成本驱策。最近，已开发出允许增加装置密度(亦即，在给定面积内有更多装置)的垂直装置(例如，垂直场效晶体管(FET)或并入此类垂直FET的互补金属氧化物半导体(CMOS)装置)。尽管可在对制造效率及成本的冲击最小下制造此类装置，然而为了增强效能仍需要改善所述装置及形成所述装置的方法。
鉴于上述，本文揭示增进效能垂直装置(例如，垂直场效晶体管(FET)或并入此类垂直FET的互补金属氧化物半导体(CMOS)装置)及形成此类装置的方法的具体实施例。具体言之，在所述具体实施例中，带应变介电层可横向毗邻垂直FET的栅极以便增加通道区内的电荷载子移动率，且从而改善效能。在垂直n型FET(NFET)的情形下，应变可为压缩型以改善垂直NFET内的电流方向所给定的电子移动率；然而，在p型FET(PFET)的情形下，应变可为拉伸型以改善在垂直PFET内的电流方向所给定的空穴移动率。可选择地，在所述具体实施例中，垂直FET相对于它形成于其上的半导体晶圆的表面平面的取向也可针对最佳电荷载子移动率加以预先计画成为FET的类型(亦即，NFET或PFET)的函数，且从而增强效能。
更特别的是，应变工程常使用于现有平面式FET及现有非平面式多栅极FET(例如，鳍形场效晶体管(finFET)或三栅极FET)以增强FET通道区内的电荷载子移动率，且从而改善效能。具体言之，为了本揭示内容的目的，现有平面式FET及现有非平面式多栅极FET为相对于基板的顶面有横向位在源极/漏极区之间的通道区的FET。此类FET与垂直FET明显不同，其中下源极/漏极区、通道区及上源极/漏极区相对于基板的顶面垂直地堆迭。在任何情形下，熟谙此艺者会认识到，FET的效能与电荷载子在该FET的通道区内的移动率成正比。因此，n型场效晶体管(NFET)的效能与电子在NFET通道区中的移动率成正比，然而p型场效晶体管(PFET)的效能与空穴在PFET通道区中的移动率成正比。带应变介电层常形成于现有平面式FET及现有非平面式多栅极FET上面以增强电荷载子移动率，且从而改善效能。例如，已经证明，增加在现有平面式NFET或现有非平面式多栅极NFET的通道区内的电子移动率可通过用拉伸介电层覆盖该FET，然而增加在现有平面式PFET或现有非平面式多栅极PFET的通道区内的空穴移动率可通过用压缩介电层覆盖该FET。可惜，在拉伸介电层形成于垂直NFET上面时或在压缩介电层形成于垂直PFET上面时，电荷载子移动率未显示这种增加。反而，本发明人已发现，垂直NFET的情形正好相反。亦即，在拉伸介电层形成于垂直NFET上面时或在压缩介电层形成于垂直PFET上面时，电荷载子移动率显示减少。
因此，在此揭示半导体结构1001(参考图1A至图1B)、1002(参考图2A至图2B)的具体实施例，其包括有给定类型导电率(例如，至少一增进效能垂直n型场效晶体管(NFET)或至少一增进效能垂直p型场效晶体管(PFET))的至少一增进效能垂直FET 110。如图1A至图1B所示，各个垂直FET 110可为离散(discrete)结构。替换地，如图2A至图2B所示，每对垂直FET 110可共享源极/漏极区111。
更特别的是，如图1A至图1B所示，半导体结构1001可包括用于各个垂直FET 110的离散半导体本体104，然而，如图2A至图2B所示，半导体结构1002可包括用于每对垂直FET110的单一半导体本体104’。在任何情形下，在半导体基板101(例如，硅基板或任何其他合适半导体基板)上，可从在绝缘体层102(例如，埋藏氧化物(buried oxide；BOX)层或其他合适绝缘体层)上方且与其紧邻的半导体层图案化成各个半导体本体104、104’，如图示。替换地，可从块材(bulk)半导体基板(例如，块硅基板或任何其他合适块材半导体基板)的上半部图案化成各个半导体本体104、104’以及通过埋藏井区(未图示)与块材半导体基板的下半部电气隔离。
如图1A至图1B所示，半导体结构1001中的各个半导体本体104可为鳍形半导体本体。亦即，半导体本体104可为从绝缘体层102的顶面(或埋藏井区，若适用)垂直向上延伸的相对薄半导体本体。半导体本体104可为实质矩形(如图示)，或替换地，半导体本体的下半部可比其他部分宽(未图示)。垂直FET 110在各个鳍形半导体本体104内的区域可包括在绝缘体层102(或埋藏井区，若适用)上方且与其紧邻的下源极/漏极区111，在下源极/漏极区111上方的通道区112以及在通道区112上方的上源极/漏极区113。
替换地，如图2A至图2B所示，半导体结构1002中的各个半导体本体104’可为实质U形(横截面)半导体本体。亦即，半导体本体104’可具有水平部分105与从水平部分105在相反两端垂直伸出的垂直部分106a-b(也被称为鳍形部分)。每对垂直FET 110在半导体本体104’内的区域可包括在位于绝缘体层102(或埋藏井区，若适用)上方且与其紧邻的水平部分105内的下源极/漏极区111。此下源极/漏极区111可为该对垂直FET 110的共享源极/漏极区。另外，半导体本体104’的垂直部分106a-106b可各自包括用于各个垂直FET 110的通道区112与在通道区112上方的上源极/漏极区113。
因此，在图1A至图1B的半导体结构1001与图2A至图2B的半导体结构1002中，各个垂直FET 110包括相对于半导体基板101的顶面垂直地堆迭的下源极/漏极区111、通道区112及上源极/漏极区113。熟谙此艺者会认识到，上述通道和源极/漏极区的导电类型及位准会随着给定垂直FET是NFET还是PFET而有所不同。参考以下关于NFET或PFET的不同区域的适当掺杂的更详细讨论。
再参考图1A至图1B和图2A至图2B，半导体结构1001、1002可进一步包括毗邻下源极/漏极区111的第一介电层191。如图1A至图1B所示，在半导体结构1001中，第一介电层191可横向包围各个垂直FET 110的下源极/漏极区111。第一介电层191的顶面大约与在各个半导体本体104中的下源极/漏极区111与通道区112的界面在相同的位准。换言之，第一介电层191的高度可大约等于各个垂直FET 110的各个下源极/漏极区111的高度。如图2A至图2B所示，在半导体结构1002中，第一介电层191可横向包围U形半导体本体104’的水平部分105且可进一步包括在水平部分105上方且在垂直部分106a-b之间横向延伸的相对薄区段。第一介电层191可为例如二氧化硅层或其他合适介电层。
半导体结构1001、1002可进一步包括用于各个垂直FET 110的在第一介电层191上方且横向毗邻通道区112的栅极115。栅极115可包括横向紧邻各个半导体本体104、104’在各个通道区112的侧壁的栅极介电层116。栅极115可进一步包括在第一介电层191上方且与其紧邻和横向毗邻栅极介电层116的栅极导体层117。可选择地，各个栅极115可横向包围毗邻通道区112。亦即，在半导体结构1001中，各个栅极115可横向包围在通道区112的半导体本体104，或在半导体结构1002中，栅极115可横向包围在通道区112的U形半导体本体104’的各个垂直部分106a-b。参考以下关于要使用于NFET或PFET的栅极介电层及栅极导体层的适当材料的更详细讨论。
通过使用第二介电层192(特别是带应变介电层)可增强该(等)垂直FET 110在半导体结构1001、1002中的效能。此第二介电层192可在第一介电层191的顶面上方，具体言之，与各个垂直FET 110的栅极115横向毗邻。因此，各个垂直FET 110的栅极115横向位在FET110的第二介电层192与通道区112之间。应注意，为了图解说明，第二介电层192图示成为就在第一介电层191上方且完全填充在毗邻垂直FET 110的栅极115之间的空间的毯覆层(blanket layer)。不过，应了解，预期此第二介电层有其他组态，只要各个垂直FET 110的栅极115横向位在第二介电层192(亦即，带应变介电层)与FET 110的通道区112之间。例如，替换地，如图3所示，可将各个垂直FET的第二介电层192组配成为横向毗邻垂直FET的栅极115的离散侧壁间隔体(spacer)。在任何情形下，如图示，毗邻各个垂直FET110的各个栅极115的第二介电层192的高度大约等于该栅极115的高度，且从而垂直FET 110的通道区112的对应长度(沿着电流的实质垂直方向)。如果各个垂直FET 110为NFET，此层192的应变可为压缩型，从而在通过通道区的实质垂直电流的方向产生拉伸应力且改善电子移动率。反之，如果各个垂直FET 110为PFET，此层192的应变可为拉伸型，从而在通过通道区的实质垂直电流的方向产生压缩应力且改善空穴移动率。第二介电层192例如可为带应变氮化硅层、带应变二氧化硅层或可带应变(例如，可为拉伸型或压缩型)的任何其他合适介电层。
可选择地，各个垂直FET 110相对于半导体晶圆的表面平面(亦即，相对于图案化成该半导体本体的半导体层或块材半导体基板的顶面的表面平面)的取向(亦即，各个半导体本体的取向)也可针对最佳电荷载子移动率加以预先计画成为垂直FET 110的导电类型的函数，且从而增强效能。例如，如果用来图案化半导体本体的半导体层(或块材半导体基板)有具有(110)表面平面的顶面，使得通过各个垂直FET 110的通道区112的实质垂直方向在<110>电流方向，则用于各个垂直NFET的各个半导体本体能改善通道区中的电子移动率的最佳取向是在通道区有(001)通道平面时的取向。亦即，在图1A至图1B的半导体结构1001中的各个半导体本体104或图2A至图2B的半导体结构1002的各个半导体本体104’的各个垂直部分106a-b应有南北取向。反之，如果用来图案化半导体本体的半导体层(或块材半导体基板)有具有(110)表面平面的顶面使得通过各个垂直FET 110的通道区112的电流的实质垂直方向在<110>电流方向，则用于各个垂直PFET的各个半导体本体能改善通道区中的空穴移动率的最佳取向是在通道区有
Figure BDA0001408982530000081
通道平面时的取向。亦即，在图1A至图1B的半导体结构1001中的各个半导体本体104或图2A至图2B半导体结构1002的各个半导体本体104’的各个垂直部分106a-b应有东西取向。
半导体结构1001、1002更可包含在第二介电层192上方且进一步横向延伸越过(over)各个垂直FET 110的各个栅极115以便横向紧邻各个垂直FET 110的上源极/漏极区113的第三介电层193。应注意，如果第二介电层192被组配成为毗邻各个栅极115的离散侧壁间隔体，如图3所示，第三介电层193可填充在所述侧壁间隔体之间的空间。在任何情形下，第三介电层193可包括一或更多合适的层间介电(interlayer dielectric；ILD)材料层，例如，二氧化硅或任何其他合适ILD材料，例如硼磷硅玻璃(borophosphosilicateglass，BPSG)、正硅酸乙酯(tetraethyl orthosilicate；TEOS)、氟化正硅酸乙酯(fluorinated tetraethyl orthosilicate；FTEOS)等等。
图4的表格图示在有(110)表面平面的半导体晶圆上以应变工程及/或不同半导体本体取向为函数的垂直NFET与垂直PFET的示范移动率响应因数。如图示，压缩介电层会增加垂直NFET的移动率因数不论半导体本体的取向如何，但是在该垂直NFET的半导体本体有南北取向而不是东西取向时增量较大。另外，相同的压缩介电层会减少垂直PFET的移动率因数不论半导体本体的取向如何，但是在该垂直PFET的半导体本体有南北取向而不是东西取向时减量较大。反之，拉伸介电层会增加垂直PFET的移动率因数不论半导体本体的取向如何，但是在该垂直PFET的半导体本体有东西取向而不是南北取向时增量较大。另外，相同的拉伸介电层会减少垂直PFET的移动率因数不论半导体本体的取向如何，但是在该垂直PFET的半导体本体有东西取向而不是南北取向时减量较大。此类移动率响应因数可与在制造并入垂直NFET(s)及垂直PFET(s)两者的互补金属氧化物半导体(CMOS)结构时进行应变工程及/或用于选择性半导体本体取向的图案化关联的成本及/或处理时间(turn aroundtime，TAT)的任何增加保持平衡。
在此也揭示互补金属氧化物半导体(CMOS)结构5001(参考图5)、5002(参考图6)及5003(参考图7A至图7B)的各种具体实施例，它们都并入垂直NFET(s)510与垂直PFET(s)550的组合，其中垂直NFET(s)510及/或垂直PFET(s)550增进效能的方式与以上在详细说明FET110及图示于图1A至图1B、图2A至图2B或图3时所述的相同。应注意，为了图解说明，每个垂直NFET 510与每个垂直PFET 550在附图中图示成具有离散鳍形半导体本体(如同图1A至图1B的FET 110)；不过，应了解，替换地，毗邻垂直NFET或毗邻垂直PFET可共享U形半导体本体(用与图2A至图2B的FET 110相同的方式)。
更特别的是，如图5、图6与图7A至图7B所示，CMOS结构5001、5002及5003各自可包括用于各个垂直NFET 510的第一半导体本体504与第二半导体本体544。半导体本体504、544可为鳍形半导体本体，它们各有实质矩形(如图示)，或替换地，鳍形半导体本体的下半部可比其他部分宽(未图示)。替换地，CMOS结构5001、5002、5003可包括用于每对毗邻NFET或PFET的U形(横截面)半导体本体(未图示)。在任何情形下，在半导体基板501(例如，硅基板或任何其他合适半导体基板)上，可从在绝缘体层502(例如，埋藏氧化物(BOX)层或其他合适绝缘体层)上方且与其紧邻的半导体层图案化成各个半导体本体(如图示)。替换地，CMOS结构5001、5002、5003可包括已从块材半导体基板(例如，块硅基板或任何其他合适块材半导体基板)的上半部图案化而成以及通过埋藏井区(未图示)与块材半导体基板的下半部电气隔离的半导体本体。
垂直NFET 510在各个第一半导体本体504内的区域可包括在绝缘体层502(或埋藏井区，若适用)上方且与其紧邻的第一下源极/漏极区511，在第一下源极/漏极区511上方的第一通道区512，以及在第一通道区512上方的第一上源极/漏极区513。垂直PFET 550在各个第二半导体本体544内的区域可包括在绝缘体层502(或埋藏井区，若适用)上方且与其紧邻的第二下源极/漏极区551，在第二下源极/漏极区551上方的第二通道区552，以及在第二通道区552上方的第二上源极/漏极区553。应了解，如果上述半导体本体为实质U形(横截面)半导体本体(未图示)，则每对垂直NFET或PFET的区域可包括在U形半导体本体的水平部分内的下源极/漏极区(亦即，共享源极/漏极区)，以及在U形半导体本体的每个垂直部分内用于各个垂直FET的通道区及上源极/漏极区。熟谙此艺者会认识到，上述通道和源极/漏极区的导电类型及位准会随着给定垂直FET是NFET还是PFET而有所不同。参考以下关于NFET或PFET的不同区域的适当掺杂的更详细讨论。
CMOS半导体结构5001、5002、5003可进一步包括毗邻各个垂直NFET 510的第一下源极/漏极区511以及毗邻各个垂直PFET 550的第二下源极/漏极区551的第一介电层591。具体言之，此第一介电层591可横向包围各个垂直NFET 510的第一下源极/漏极区511以及也横向包围各个垂直PFET的第二下源极/漏极区551。第一介电层591的顶面可与各个FET上方的各个下源极/漏极区和通道区之间的界面大约在相同的位准。换言之，第一介电层591的高度可大约等于各个下源极/漏极区的高度。第一介电层591例如可为二氧化硅层或其他合适介电层。
CMOS半导体结构5001、5002、5003可进一步包括用于垂直NFET(s)510在第一介电层591上方且横向毗邻第一通道区512的的第一栅极515，以及用于垂直PFET(s)550在第一介电层591上方且横向毗邻第二通道区552的第二栅极555。各个栅极可包括横向紧邻半导体本体的侧壁的栅极介电层、以及在第一介电层上方且与其紧邻和横向毗邻栅极介电层的栅极导体层。可选择地，在CMOS半导体结构5001、5002、5003中，各个第一栅极515可横向包围第一通道区512，以及各个第二栅极555可横向包围第二通道区552。参考以下关于要使用于NFET或PFET的栅极介电层及栅极导体层的适当材料的更详细讨论。
通过使用第二介电层592(特别是带应变介电层)，可增强垂直NFET(s)510及/或垂直PFET(s)550的效能。此第二介电层592可在第一介电层591的顶面上方，具体言之，横向毗邻垂直FET 510、550中的每一者的栅极515、555。应注意，为了图解说明，将第二介电层592图示成为在第一介电层591正上方且完全填充相邻垂直FET的相邻栅极间的空间的毯覆层。不过，应了解，预期此第二介电层有其他组态，只要各个垂直FET的栅极横向位在第二介电层(亦即，带应变介电层)与FET的通道区之间。例如，替换地，可将各个垂直FET的第二介电层592组配成为横向毗邻该垂直FET的栅极的离散侧壁间隔体(例如，如图3所示)。在任何情形下，如图示，毗邻各个垂直FET的各个栅极的第二介电层592的高度可大约等于该栅极的高度，从而垂直FET的通道区的对应长度(沿着电流的实质垂直方向)。第二介电层592例如可为带应变氮化硅层、带应变二氧化硅层或可带应变的任何其他合适介电层(例如，可为拉伸型或压缩型)。
在图5的CMOS半导体结构5001的具体实施例中，第二介电层592可具有经选定成可增强NFET(s)510或者是PFET(s)550的效能的单一应变。例如，此层592的应变可为压缩型，从而在通过垂直NFET(s)510及垂直PFET(s)550的通道区的实质垂直电流的方向产生拉伸应力。结果，电子移动率在各个垂直NFET 510的通道区512中会增加，从而增强NFET效能；不过，空穴移动率在各个垂直PFET 550的第二通道区552会减少(例如，如图4的表格所示)。反之，此层592的应变可为拉伸型，从而在通过垂直NFET(s)510及垂直PFET(s)550的通道区的实质垂直电流的方向产生压缩应力。结果，空穴移动率在各个垂直PFET 550的第二通道区552中会增加，从而增强PFET效能；不过，电子移动率在各个垂直NFET 510的通道区512中会减少(例如，如图4的表格所示)。
在图6的CMOS半导体结构5002及图7A至图7B的CMOS半导体结构5003的具体实施例中，第二介电层592可具有毗邻垂直NFET(s)510的压缩部分592a与毗邻垂直PFET(s)550的拉伸部分592b。结果，在各个垂直NFET 510的通道区512中的电子移动率与在各个垂直PFET550的通道区552中的空穴移动率会增加(例如，如图4的表格所示)，从而增强NFET及PFET两者的效能。应注意，不同部分592a-b可为带有不同应变的相同材料，或替换地，不同材料。
可选择地，垂直NFET(s)510及垂直PFET(s)550相对于半导体晶圆(亦即，相对于半导体本体从它图案化而成的半导体层或块材半导体基板的顶面的表面平面)的取向也可针对最佳电荷载子移动率加以预先计画，且从而增强效能。因此，在图7A至图7B的CMOS半导体结构5003的具体实施例中，选择性地使NFET(s)510与PFET(s)550的取向不同以便进一步增强在各个垂直NFET 510的通道区512中的电子移动率以及在各个垂直PFET 550的通道区552中的空穴移动率。例如，如果用来图案化半导体本体的半导体层(或块材半导体基板)有带有(110)表面平面的顶面，使得各自通过NFET(s)510及PFET(s)550的第一通道区512及第二通道区552的电流的实质垂直方向会在<110>电流方向，则用于各个垂直NFET 510的各个半导体本体能改善第一通道区512中的电子移动率的最佳取向是在通道区有(001)通道平面时的取向，以及用于各个垂直PFET 550的各个半导体本体能改善第二通道区552中的空穴移动率的最佳取向是在通道区有
Figure BDA0001408982530000111
通道平面时的取向。因此，为了最佳效能，NFET(s)510有南北取向且带应变介电层的压缩部分横向毗邻第一栅极515，以及PFET(s)550有东西取向且带应变介电层的拉伸部分横向毗邻第二栅极555。
再参考图5与图7A至图7B，CMOS半导体结构5001、5002、5003更可包含第三介电层593，其在第二介电层592上方且进一步横向延伸越过各个垂直NFET 510的各个第一栅极515与各个垂直PFET 550的各个第二栅极555。因此，第三介电层593横向紧邻各个垂直NFET510的第一上源极/漏极区513与各个垂直PFET 550的第二上源极/漏极区553。应注意，如果第二介电层592被组配成为毗邻各个栅极的离散侧壁间隔体，如图3所示，第三介电层593可填充在所述侧壁间隔体之间的空间。在任何情形下，第三介电层593可包括一或更多合适的层间介电(ILD)材料层，例如，二氧化硅或任何其他合适ILD材料，例如硼磷硅玻璃(BPSG)、正硅酸乙酯(TEOS)、氟化正硅酸乙酯(FTEOS)等等。
请参考图8流程图，在此也揭示形成如上述有一或更多增进效能垂直FET的各种半导体结构的方法。在所述方法中，可提供半导体晶圆。此半导体晶圆例如可为绝缘体上覆半导体(semiconductor-on-insulator；SOI)晶圆，如图9所示，其包括半导体基板901(例如，硅基板)，绝缘体层902(例如，在半导体基板上的埋藏氧化物(BOX)层或其他合适绝缘体层)，以及在绝缘体层上的半导体层903(例如，硅层或其他合适半导体层)。替换地，可使用块材半导体晶圆(例如，块硅晶圆或其他合适块材半导体晶圆)。在任何情形下，半导体晶圆可具有已知表面平面(例如，(110)表面平面)。
在所述方法中，至少一垂直FET可形成于此半导体晶圆上(802)。详述于下文的示范制程步骤803至805可用来形成此类垂直FET(s)。
具体言之，可从SOI晶圆的半导体层903(或替换地，从块材半导体基板的上半部)图案化及蚀刻成一或更多半导体本体(803)。例如，如图10A至图10B所示，可形成用于各个垂直NFET 910的第一半导体本体904(例如，鳍形半导体本体)、以及用于各个垂直PFET 950的第二半导体本体944(例如，鳍形半导体本体)(如图示)。所述鳍形半导体本体可呈实质矩形(如图示)，或替换地，鳍形半导体本体的下半部可比其他部分宽(未图示)。不过，应了解，替换地，在制程步骤803处，可形成与图示于图2A者类似的U形(横截面)半导体本体(亦即，有水平部分与在水平部分的相反两端的一对垂直部分)用于每一对相邻垂直NFET或相邻垂直PFET。形成鳍形及/或U形(横截面)半导体本体的技术在本技艺为众所周知，因此，本专利说明书省略这些技术的细节让读者聚焦在所揭示的具体实施例的最重要方面。
在所述方法中，在制程步骤803形成半导体本体的前及/或的后，可进行各种掺杂制程使得垂直NFET 910在各个第一半导体本体904内的区域包括第一下源极/漏极区911、在第一下源极/漏极区911上方的第一通道区912、以及在第一通道区912上方的第一上源极/漏极区913，并使得垂直PFET 950在各个第二半导体本体944内的区域包括第二下源极/漏极区951、在第二下源极/漏极区951上方的第二通道区952、以及在第二通道区952上方的第二上源极/漏极区953。应注意，如果半导体本体为U形，则进行掺杂制程以形成共享下源极/漏极区于水平部分内，以及于各个垂直部分内，在共享下源极/漏极区上方的通道区以及在通道区上方的上源极/漏极区。为了图解说明，图示这些区域的指定位置，然而应了解，在后续的一些时间点可发生形成所述区域中的一或更多(例如，上源极/漏极区)的掺杂。
可选择地，在制程步骤803处，可针对最佳电荷载子移动率使各自用于垂直NFET(s)910及垂直PFET(s)950的半导体本体904及944相对于半导体晶圆的表面平面(亦即，相对于半导体本体从它图案化而成的半导体层或块材半导体基板的顶面的表面平面)的取向不同，且从而增强效能(参考图11A至图11B)。例如，如果表面平面为(110)表面平面使得通过各个垂直FET 910的通道区的电流的实质垂直方向在<110>电流方向，则各个垂直NFET半导体本体904能改善在NFET通道区内的电子移动率的最佳取向是在通道区有(001)通道平面时的取向。此外，各个PFET半导体本体944能改善在PFET通道区内的空穴移动率的最佳取向是在通道区有
Figure BDA0001408982530000121
通道平面时的取向。因此，如图10A至图10B所示，为了最佳效能，NFET半导体本体904有南北取向以及PFET半导体本体944有东西取向，使得它们实质垂直于NFET半导体本体904。
为了图解说明，以下用图10A至图10B的部分完成结构描述及图示所述方法具体实施例，其中NFET半导体本体904及PFET半导体本体944均为鳍形半导体本体，以及其中NFET半导体本体904的取向与PFET半导体本体944不同。不过，应了解，对于使用于NFET或PFET中的任一的U形半导体本体及/或对于不论FET导电类型如何取向全在同一个方向的半导体本体，实质上可进行相同的制程。
接下来，可形成毗邻各个垂直FET 910、950的下源极/漏极区的第一介电层991(804，参考图12)。例如，可沉积第一介电层991于半导体本体904、944上面。可选择性蚀刻例如可为二氧化硅层或其他合适介电层的第一介电层991。然后，可选择性回蚀第一介电层991，而暴露各个垂直FET 910的上源极/漏极区913及通道区912、以及各个垂直PFET 950的上源极/漏极区953及通道区952，但是在暴露下源极/漏极区的前停止。因此，如图示，第一介电层991横向包围各个垂直FET910、950的各个下源极/漏极区。应注意，在U形半导体本体的情形下，第一介电层仍会覆盖在垂直部分之间的水平部分的顶面(例如，如图2A所示)。
在第一介电层991形成后，可形成在第一介电层991上方且横向毗邻各个垂直FET910、950的各个通道区的栅极(805，参考图13)。例如，对于垂直NFET(s)910，可形成在第一介电层991上方且横向毗邻第一通道区912的第一栅极915，以及对于垂直PFET(s)950，可形成在第一介电层991上方且横向毗邻第二通道区952的第二栅极955。各个栅极可包括横向紧邻半导体本体的侧壁的栅极介电层、以及在第一介电层上方且与其紧邻和横向毗邻栅极介电层的栅极导体层。可各自形成栅极介电层与栅极导体层，例如，使用现有侧壁间隔体形成技术。替换地，可使用用于形成栅极的任何其他合适技术。
在所述方法中，如上述，垂直NFET(s)910及/或垂直PFET(s)950的效能增强可通过形成第二介电层992，特别是，在第一介电层991上方的带应变介电层，使得它横向毗邻各个栅极(806，参考图14或图15)。
例如，可沉积毯覆带应变介电层，然后选择性回蚀，而暴露上源极/漏极区(例如，各个垂直NFET 910的第一上源极/漏极区913以及各个垂直PFET 950的第二上源极/漏极区953)。因此，第二介电层992完全填充在相邻垂直FET的相邻栅极之间的空间。替换地，任何其他合适技术可用来形成第二介电层991。例如，可使用现有侧壁间隔体形成技术使得在所得结构中，将用于各个垂直FET的第二介电层组配成为横向毗邻对应栅极的离散侧壁间隔体(例如，如图3所示)。在任何情形下，如图示，可形成第二介电层992使得第二介电层992的高度大约等于该栅极的高度，从而垂直FET的通道区的对应长度(沿着电流的实质垂直方向)。第二介电层992例如可为带应变氮化硅层、带应变二氧化硅层或可带应变的任何其他合适介电层(例如，可为拉伸型或压缩型)。
如上述，在晶圆的NFET及PFET区域上有单一实质均匀应变的带应变介电层可用来增强垂直NFET(s)910及/或垂直PFET(s)950的效能(参考图14)。例如，第二介电层992可沉积于NFET及PFET区域上以便具有压缩应变，从而在通过垂直NFET(s)910及垂直PFET(s)950的通道区的实质垂直电流的方向产生拉伸应力(807)。结果，电子移动率在各个垂直NFET910的通道区912中会增加，但是空穴移动率在各个垂直PFET 950的通道区952中会减少(例如，如图4的表格所示)。替换地，第二介电层992可沉积于NFET及PFET区域上以便具有拉伸应变，从而在通过垂直NFET(s)910及垂直PFET(s)950的通道区的实质垂直电流的方向产生压缩应力(808)。结果，在各个垂直PFET 950的通道区952中的空穴移动率会增加，但是在各个垂直NFET 910的通道区912中的电子移动率会减少(例如，如图4的表格所示)。
替换地，独立的沉积制程可用来沉积第二介电层992的不同部分于在晶圆上的NFET及PFET区域上面，使得所述不同部分有不同的应变(809，参考图15)。例如，第二介电层992的第一部分，特别是，压缩部分992a，在一遮罩沉积制程期间可沉积于NFET区域上面(但不是PFET区域)，然而第二介电层992的第二部分，特别是，拉伸部分992b，在另一遮罩沉积制程期间可沉积于PFET区域上面(但不是NFET区域)。结果，在各个垂直NFET 910的通道区912中的电子移动率与在各个垂直PFET 950的通道区952中的空穴移动率会增加(例如，如图4的表格所示)，从而增强NFET(s)910及PFET(s)950两者的效能。应注意，不同部分992a-b可为带有不同应变的相同材料，或替换地，不同材料。
用于沉积介电层以便在该介电层上赋予给定应变(例如，拉伸或压缩)的技术在本技艺为众所周知。因此，本专利说明书省略这些技术的细节让读者聚焦在所揭示的方法的最重要方面。
随后，可形成(例如，沉积)在第二介电层992上方的第三介电层993，使得第三介电层993横向延伸越过各个栅极到毗邻上源极/漏极区(例如，越过各个垂直NFET 910的各个第一栅极915到彼的对应上源极/漏极区913及/或越过各个垂直PFET 950的各个第二栅极955到彼的对应上源极/漏极区953)(810)。应注意，如果第二介电层992被组配成为毗邻各个栅极的离散侧壁间隔体，如图3所示，第三介电层993会填充在所述侧壁间隔体之间的空间(未图示)。在任何情形下，第三介电层993可包括一或更多合适的层间介电(ILD)材料层，例如，二氧化硅或任何其他合适ILD材料，例如硼磷硅玻璃(BPSG)、正硅酸乙酯(TEOS)、氟化正硅酸乙酯(FTEOS)等等。
可进一步进行附加制程步骤以便完成垂直NFET(s)910及/或垂直PFET(s)950(812)。这些制程步骤可包括但不限于：形成硅化物，在FET之间形成局部互连，形成接触等等。
如以上所详述的，揭示于本文的半导体结构及方法并入NFET(s)及/或PFET(s)。熟谙此艺者会认识到，这些FET的不同区域(包括但不限于：源极/漏极区及通道区)的导电类型及位准会随着FET的类型而有所不同。例如，在垂直NFET中，源极/漏极区可具有在相对高导电位准的N型导电率(例如，N+源极/漏极区)，以及通道区可具有在相对低导电位准的P型导电率(亦即，P-通道区)。反之，在垂直PFET中，源极/漏极区可具有在相对高导电位准的P型导电率(亦即，P+源极/漏极区)，以及通道区可具有在相对低导电位准的N型导电率(亦即，N-通道区)。另外，熟谙此艺者会认识到，不同掺杂物可用来在掺杂区域中实现不同的导电类型以及掺杂物可随着所使用的不同半导体材料而有所不同。例如，有N型导电率的硅基半导体材料(例如，硅、硅锗、碳化硅锗等等)通常掺杂N型掺杂物(例如，第五族掺杂物，例如砷(As)、磷(P)或锑(Sb))，然而有P型导电率的硅基半导体材料通常掺杂P型掺杂物(例如，第三族掺杂物，例如硼(B)或铟(In))。替换地，基于氮化镓(GaN)具有P型导电率的半导体材料通常掺杂镁(Mg)，然而基于氮化镓(GaN)具有N型导电率的半导体材料通常掺杂硅(Si)。熟谙此艺者也会认识到，不同导电位准会取决于掺杂物的相对浓度位准。
另外，如上述，各个垂直FET包括栅极，以及该栅极包括栅极介电层与栅极导体层。该栅极介电层可为例如二氧化硅层、氮化硅层、氮氧化硅层、或任何其他合适栅极介电层，包括但不限于：高K栅极介电层，例如铪(Hf)基栅极介电层(例如，氧化铪、氧化硅铪、氮氧化铪硅、氧化铪铝等等)或一些其他合适高K介电材料(例如，氧化铝、氧化钽、氧化锆等等)。该栅极导体层可为例如掺杂多晶硅栅极导体层、金属栅极导体层、或任何其他合适栅极导体层。熟谙此艺者会认识到，栅极导体层的掺杂及/或材料会取决于FET的导电类型而有所不同。例如，对于NFET，栅极导体层可为N+多晶硅栅极导体层、或可为由有N型功函数(亦即，在3.9eV至约4.2eV之间的功函数)的金属或金属合金形成的金属栅极导体层。此类金属或金属合金包括但不限于：铪、锆、钛、钽、铝及彼等的合金，例如碳化铪、碳化锆、碳化钛、碳化钽及碳化铝。对于PFET，栅极导体层可为P型多晶硅层或可为有P型功函数(例如，在约4.9eV至约5.2eV之间的功函数)的金属栅极导体层。此类金属或金属合金包括但不限于：钌、钯、铂、钴及镍，以及金属氧化物(铝碳氧化物、铝钛碳氧化物等等)和金属氮化物(例如，氮化钛、氮化硅钛、氮化硅钽、氮化钛铝、氮化钽铝等等)。应了解，尽管图示单一栅极介电层与单一栅极导体层，然而栅极介电层可包括多个不同栅极介电材料层，以及栅极导体层同样可包括多个不同栅极导体材料层。
上述该(等)方法使用于积体电路芯片的制造。所得积体电路芯片可由制造者以原始晶圆形式(raw wafer form)(也就是具有多个未封装芯片的单一晶圆)、作为裸晶粒(bare die)或已封装的形式来销售。在后一情形下，芯片装在单芯片封装体中(例如，塑胶载体(plastic carrier)，具有固定至主机板或其他更高层载体的引脚(lead))，或多芯片封装体中(例如，具有表面互连件(surface interconnection)或内嵌互连件(buriedinterconnection)任一或两者兼具的陶瓷载体)。然后，在任一情形下，芯片与其他芯片、离散电路元件及/或其他信号处理装置整合成为(a)中间产品(例如，主机板)，或(b)最终产品中的任一者的一部分。该最终产品可为包括积体电路芯片的任何产品，从玩具及其他低端应用到有显示器、键盘或其他输入装置及中央处理器的先进电脑产品不等。
应了解，用于本文的术语是只为了要描述所述揭示结构及方法而非旨在限制。例如，如本文所使用的，单数形式“一”和“该”旨在也包括复数形式，除非上下文中另有明确指示。另外，如本文所使用的，用语“包含(comprises)”及/或“包含(comprising)”、或者“包括(includes)”及/或“包括(including)”具体描述提及的特征、整数、步骤、操作、元件及/或组件的存在，但不排除存在或加入一或更多其他特征、整数、步骤、操作、元件及/或彼等的群组的存在或添加。此外，如本文所使用的，诸如“右”、“左”、“垂直”、“水平”、“顶部”、“底部”、“上”、“下”、“底下”、“下面”、“下层”、“上面”，“上覆”、“平行”、“垂直”的类的用语旨在描述相对位置，因为彼等在图纸中取向及图示(除非另有明示)，以及诸如“接触”、“在…上”、“直接接触”、“抵靠”、“直接毗邻”的类的用语旨在表示至少一元件实体接触另一元件(没有其他元件隔开所述元件)。随附的权利要求中所有手段或步骤加上功能元件的对应结构、材料、动作及等效物旨在包括与如权利要求所主张的其他元件结合用以完成功能的任何结构、材料或动作。
为了图解说明已呈现本揭示内容的各种具体实施例的描述，但是并非旨在穷尽或限定于所揭示的具体实施例。本领域技术人员明白仍有许多修改及变体而不脱离所述具体实施例的范畴及精神。使用于本文的术语经选定成可最好地解释具体实施例的原理、实际应用或优于在市上可找到的技术的技术改善，或使得本领域技术人员能够了解揭示于本文的具体实施例。
因此，以上所揭示的是增进效能垂直装置(例如，垂直场效晶体管(FET)或并入此类垂直FET的互补金属氧化物半导体(CMOS)装置)的具体实施例及形成此类装置的方法。具体言之，在所述具体实施例中，带应变介电层可横向毗邻垂直FET的栅极以便增加该通道区内的电荷载子移动率，且从而改善效能。在垂直n型FET(NFET)的情形下，应变可为压缩型以改善垂直NFET内的电流方向所给定的电子移动率；然而，在p型FET(PFET)的情形下，应变可为拉伸型以改善在垂直PFET内的电流方向所给定的空穴移动率。可选择地，在所述具体实施例中，垂直FET相对于它形成于其上的半导体晶圆的表面平面的取向也可针对最佳电荷载子移动率加以预先计画成为FET的类型(亦即，NFET或PFET)的函数，且从而增强效能。

Claims (20)

1.一种半导体结构，其包含：
一垂直场效晶体管，包含：一半导体本体，其包含：一下源极/漏极区，在该下源极/漏极区上方的一通道区，以及在该通道区上方的一上源极/漏极区；
横向毗邻该下源极/漏极区的一第一介电层；
在该第一介电层上方且横向毗邻该通道区的一栅极，该栅极具有一第一高度；
在该第一介电层上方且横向毗邻该栅极的一第二介电层，该第二介电层为一带应变介电层；
该第二介电层具有一第二高度；以及
从该第一介电层的顶面测量，该第一高度大约等于该第二高度，以使该第二介电层与该栅极的顶面大约在该通道区与该上源极/漏极区之间的界面的位准，
该第二介电层成为一毯覆层以完全填充在该栅极与一毗邻垂直场效晶体管的一毗邻栅极之间的空间，且该上源极/漏极区从该第二介电层暴露。
2.如权利要求1所述的半导体结构，其中，该半导体结构更包含在该第二介电层的该顶面上方且紧邻该第二介电层的该顶面且横向紧邻该上源极/漏极区的一第三介电层。
3.如权利要求1所述的半导体结构，其中，该下源极/漏极区是由一毗邻垂直场效晶体管共享的一源极/漏极区。
4.如权利要求1所述的半导体结构，其中，该垂直场效晶体管为一垂直n型场效晶体管，以及该带应变介电层为一压缩介电层。
5.如权利要求4所述的半导体结构，其中，从具有一(110)表面平面的一半导体晶圆图案化成该半导体本体，以及其中，该半导体本体进一步经图案化成该通道区有具有一<110>电流方向的一(001)通道平面。
6.如权利要求1所述的半导体结构，其中，该垂直场效晶体管为一垂直p型场效晶体管，以及该带应变介电层为一拉伸介电层。
7.如权利要求6所述的半导体结构，其中，从具有一(110)表面平面的一半导体晶圆图案化成该半导体本体，以及其中，该半导体本体进一步经图案化成该通道区有具有一<110>电流方向的一
Figure FDA0003169015870000011
通道平面。
8.一种半导体结构，其包含：
一垂直n型场效晶体管，包含：一第一半导体本体，其包含：一第一下源极/漏极区，在该第一下源极/漏极区上方的一第一通道区，以及在该第一通道区上方的一第一上源极/漏极区；
一垂直p型场效晶体管，包含：一第二半导体本体，其包含：一第二下源极/漏极区，在该第二下源极/漏极区上方的一第二通道区，以及在该第二通道区上方的一第二上源极/漏极区；
毗邻该第一下源极/漏极区及该第二下源极/漏极区的一第一介电层，该垂直n型场效晶体管更包含在该第一介电层上方且横向毗邻该第一通道区的一第一栅极，以及该垂直p型场效晶体管更包含在该第一介电层上方且横向毗邻该第二通道区的一第二栅极，该第一栅极及该第二栅极具有一第一高度；
在该第一介电层上方的一第二介电层，该第二介电层包含一带应变介电层，其具有横向毗邻该第一栅极的一压缩部分与横向毗邻该第二栅极的一拉伸部分；
该第二介电层具有一第二高度；以及
从该第一介电层的顶面测量，该第一高度大约等于该第二高度，以使该第二介电层、该第一栅极及该第二栅极的顶面大约在该第一通道区与该第一上源极/漏极区之间的第一界面及该第二通道区与该第二上源极/漏极区之间的第二界面的位准，
该第二介电层成为一毯覆层以完全填充在该第一栅极与该第二栅极之间的空间，且该第一及第二上源极/漏极区从该第二介电层暴露。
9.如权利要求8所述的半导体结构，其中，该半导体结构更包含在该第二介电层上方且紧邻该第二介电层且横向紧邻该第一上源极/漏极区及该第二上源极/漏极区的一第三介电层。
10.如权利要求8所述的半导体结构，其中，该第一下源极/漏极区为用于包括该垂直n型场效晶体管及一附加垂直n型场效晶体管的一对垂直n型场效晶体管的一共享源极/漏极区。
11.如权利要求8所述的半导体结构，其中，该第二下源极/漏极区是由该垂直p型场效晶体管及一附加垂直p型场效晶体管共享的一源极/漏极区。
12.如权利要求8所述的半导体结构，其中，从具有一(110)表面平面的一半导体晶圆图案化成该第一半导体本体及该第二半导体本体，以及其中，该第一半导体本体及该第二半导体本体进一步经图案化成该第一通道区及该第二通道区各有具有一<110>电流方向的一(001)通道平面。
13.如权利要求8所述的半导体结构，其中，从具有一(110)表面平面的一半导体晶圆图案化成该第一半导体本体及该第二半导体本体，以及其中，该第一半导体本体及该第二半导体本体进一步经图案化成该第一通道区及该第二通道区各有具有一<110>电流方向的一
Figure FDA0003169015870000031
通道平面。
14.如权利要求8所述的半导体结构，其中，从具有一(110)表面平面的一半导体晶圆图案化成该第一半导体本体及该第二半导体本体，其中，该第一半导体本体进一步经图案化成该第一通道区有具有一<110>电流方向的一(001)通道平面，以及其中，该第二半导体本体进一步经图案化成该第二通道区有具有一<110>电流方向的一
Figure FDA0003169015870000032
通道平面。
15.一种形成半导体结构的方法，该方法包含：
形成至少一垂直场效晶体管，该垂直场效晶体管的该形成包含：
形成一半导体本体，其包含一下源极/漏极区，在该下源极/漏极区上方的一通道区，以及在该通道区上方的一上源极/漏极区；
形成毗邻该下源极/漏极区的一第一介电层；以及
形成在该第一介电层上方且横向毗邻该通道区的一栅极，该栅极具有一第一高度；
形成在该第一介电层上方且横向毗邻该栅极的一第二介电层，该第二介电层为一带应变介电层；
该第二介电层具有一第二高度；以及
从该第一介电层的顶面测量，该第一高度大约等于该第二高度，以使该第二介电层与该栅极的顶面大约在该通道区与该上源极/漏极区之间的界面的位准，
该第二介电层的形成包含沉积介电材料的一毯覆层及凹陷该介电材料以暴露该上源极/漏极区，以使该第二介电层的该第二高度大约等于该栅极的该第一高度，并使得该第二介电层完全填充在该栅极与一毗邻垂直场效晶体管的一毗邻栅极之间的空间。
16.如权利要求15所述的方法，其中，该方法更包含形成在该第二介电层的该顶面上方且紧邻该第二介电层的该顶面且横向紧邻该上源极/漏极区的一第三介电层。
17.如权利要求15所述的方法，其中，该垂直场效晶体管为一垂直n型场效晶体管，以及该带应变介电层包含一压缩介电层。
18.如权利要求17所述的方法，该半导体本体的该形成包含：从具有一(110)表面平面的一半导体晶圆图案化成该半导体本体，进行该图案化使得该通道区有具有一<110>电流方向的一(001)通道平面。
19.如权利要求15所述的方法，其中，该垂直场效晶体管为一垂直p型场效晶体管，以及该带应变介电层包含一拉伸介电层。
20.如权利要求19所述的方法，该半导体本体的该形成包含：从具有一(110)表面平面的一半导体晶圆图案化成该半导体本体，进行该图案化使得该通道区有具有一<110>电流方向的一
Figure FDA0003169015870000041
通道平面。
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