TWI615967B - 增進效能之垂直裝置及其形成方法 - Google Patents

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Abstract

揭示數種增進效能之垂直裝置(例如，垂直場效電晶體(FET)或併入垂直FET的互補金屬氧化物半導體(CMOS)裝置)及形成此類裝置的方法。帶應變介電層橫向毗鄰垂直FET的閘極，這增加該通道區內的電荷載子移動率且改善效能。在垂直n型FET(NFET)中，應變為壓縮型以改善垂直NFET內之電流方向所給定的電子移動率；然而，在垂直p型FET(PFET)中，應變為拉伸型以改善在垂直PFET內之電流方向所給定的電洞移動率。可選擇地，垂直FET相對於它形成於其上之半導體晶圓之表面平面的取向也針對最佳電荷載子移動率加以預先計畫成為FET之類型(亦即，NFET或PFET)的函數，且從而增強效能。

Description

增進效能之垂直裝置及其形成方法
本發明係有關於數種垂直裝置(例如，垂直場效電晶體(FET)或併入此類垂直FET的互補金屬氧化物半導體(CMOS)裝置)及形成該等裝置的方法以便有改良電荷載子移動率，且從而改善效能。
積體電路設計決策常被裝置可縮放性、製造效率及成本驅策。最近，已開發出垂直裝置(例如，垂直場效電晶體(FET)或併入此類垂直FET的互補金屬氧化物半導體(CMOS)裝置)，其允許提高裝置密度(亦即，在給定面積內有更多裝置)。儘管可在對製造效率及成本的衝擊最小下製造此類裝置，然而仍需要改善該等裝置及形成該等裝置之方法以增強效能。
鑑於上述，本文揭示增進效能垂直裝置(例如，垂直場效電晶體(FET)或併入此類垂直FET的互補金屬氧化物半導體(CMOS)裝置)及形成此類裝置之方法的具體實施例。具體言之，在該等具體實施例中，帶應變(strained) 介電層可橫向毗鄰垂直FET的閘極以便增加該通道區內的電荷載子移動率，且從而改善效能。在垂直n型FET(NFET)的情形下，應變可為壓縮型(compressive)以改善垂直NFET內之電流方向所給定的電子移動率；然而，在p型FET(PFET)的情形下，應變可為拉伸型(tensile)以改善在垂直PFET內之電流方向所給定的電洞移動率。可選擇地，在該等具體實施例中，垂直FET相對於它形成於其上之半導體晶圓之表面平面的取向也可針對最佳電荷載子移動率加以預先計畫成為FET之類型(亦即，NFET或PFET)的函數，且從而增強效能。
更特別的是，在此揭示一種半導體結構，其具有有給定類型導電率的至少一增進效能垂直FET。具體言之，該半導體結構可包括一半導體本體，以及在該半導體本體內的一下源極/汲極區、在下源極/汲極區上方的一通道區、以及在該通道區上方的一上源極/汲極區。該半導體結構更可包括毗鄰該下源極/汲極區的一第一介電層(例如，毗鄰在該下源極/汲極區與該通道區之介面處的半導體本體)、以及在該第一介電層上方且橫向毗鄰該通道區的一閘極。增強該垂直FET的效能係通過使用一第二介電層，特別是，在該第一介電層上方且橫向毗鄰該閘極的一帶應變介電層。例如，在垂直n型FET(NFET)的情形下，此層的應變可為壓縮型，從而在通過該通道區的電流方向產生拉伸應力以及改善電子移動率；然而，在p型FET(PFET)的情形下，此層的應變可為拉伸型，從而在通過該通道區 的電流方向產生壓縮應力以及改善電洞移動率。可選擇地，該垂直FET相對於它形成於其上之半導體晶圓之表面平面的取向也可針對最佳電荷載子移動率加以預先計畫成為FET導電類型(亦即，NFET或PFET)的函數，且從而增強效能。
在此揭示另一種半導體結構(例如，互補金屬氧化物半導體(CMOS)結構)，其具有包括至少一增進效能垂直NFET及至少一增進效能垂直PFET的多個增進效能垂直FET。具體言之，該半導體結構可包括一第一半導體本體，以及在該第一半導體本體內且用於該垂直NFET的一第一下源極/汲極區、在該第一下源極/汲極區上方的一第一通道區，以及在該第一通道區上方的一第一上源極/汲極區。該半導體結構也可包括一第二半導體本體，以及在該第二半導體本體且用於該垂直PFET的一第二下源極/汲極區、在該第二下源極/汲極區上方的一第二通道區、以及在該第二通道區上方的一第二上源極/汲極區。該半導體結構更可包括一第一介電層，其毗鄰該第一下源極/汲極區(例如，在該第一下源極/汲極區與該第一通道區之介面處毗鄰該第一半導體本體)，且更毗鄰該第二下源極/汲極區(例如，在該第二下源極/汲極區與該第二通道區之介面處毗鄰該第二半導體本體)。用於該垂直NFET的一第一閘極可在該第一介電層上方且橫向毗鄰該第一通道區。同樣，用於該垂直PFET的一第二閘極可在該第一介電層上方且橫向毗鄰該第二通道區。一第二介電層，特別是，一帶應 變介電層，可形成於該第一介電層上方且可包括橫向毗鄰該垂直NFET之第一閘極的一壓縮部份以及橫向毗鄰該垂直PFET之第二閘極的一拉伸部份。該壓縮部份在通過該垂直NFET之第一通道區的電流方向產生拉伸應力，從而改善電子移動率以及增強該垂直NFET的效能；然而，該拉伸部份在通過該垂直PFET之第二通道區的電流方向產生壓縮應力，從而改善電洞移動率以及增強該垂直PFET的效能。可選擇地，該垂直NFET與該垂直PFET的相對取向以及相對於它形成於其上之半導體晶圓之表面平面的取向也可針對最佳電荷載子移動率加以預先計畫，且從而增強該垂直NFET及該垂直PFET兩者的效能。
在此也揭示形成如上述具有一或更多增進效能垂直FET之半導體結構的數種方法。在該等方法中，可形成至少一垂直FET。各個垂直FET可具有一半導體本體，以及在該半導體本體內的一下源極/汲極區、在下源極/汲極區上方的一通道區、以及在該通道區上方的一上源極/汲極區。一第一介電層可毗鄰該下源極/汲極區(例如，在該下源極/汲極區與該通道區之介面處毗鄰該半導體本體)，以及一閘極可在該第一介電層上方且橫向毗鄰該通道區。在該等方法中，增強此垂直FET的效能可藉由形成第二介電層，特別是，於該第一介電層上方之帶應變介電層，使得它橫向毗鄰該閘極。在垂直n型FET(NFET)的情形下，此層的應變可為壓縮型，從而在通過該通道區的電流方向產生拉伸應力以及改善電子移動率；然而，在p型FET(PFET) 的情形下，此層的應變可為拉伸型，從而在通過該通道區的電流方向產生壓縮應力以及改善電洞移動率。可選擇地，在形成該垂直FET之前，該垂直FET相對於它形成於其上之半導體晶圓之表面平面的取向可針對最佳電荷載子移動率加以預先計畫成為FET之類型(亦即，NFET或PFET)的函數，且從而增強效能。
1001、1002、1003‧‧‧半導體結構
101、501、901‧‧‧半導體基板
102、502、902‧‧‧絕緣體層
104、104'‧‧‧半導體本體
105‧‧‧水平部份
106a、106b‧‧‧垂直部份
110‧‧‧垂直FET
111‧‧‧下源極/汲極區
112‧‧‧通道區
113‧‧‧上源極/汲極區
115‧‧‧閘極
116‧‧‧閘極介電層
117‧‧‧閘極導體層
191、591、991‧‧‧第一介電層
192、592、992‧‧‧第二介電層
193、593、993‧‧‧第三介電層
5001、5002、5003‧‧‧互補金屬氧化物半導體(CMOS)結構
504‧‧‧第一半導體本體
510‧‧‧NFET或垂直NFET
511、911‧‧‧第一下源極/汲極區
512、912‧‧‧第一通道區
513、913‧‧‧第一上源極/汲極區
515、915‧‧‧第一閘極
544‧‧‧第二半導體本體
550‧‧‧PFET或垂直PFET
551、951‧‧‧第二下源極/汲極區
552、952‧‧‧第二通道區
553、953‧‧‧第二上源極/汲極區
555、955‧‧‧第二閘極
592a、992a‧‧‧壓縮部份
592b、992b‧‧‧拉伸部份
802-812‧‧‧製程步驟
903‧‧‧半導體層
910‧‧‧NFET或垂直NFET
904‧‧‧第一半導體本體或NFET半導體本體
944‧‧‧第二半導體本體或PFET半導體本體
950‧‧‧PFET或垂直PFET
由以下參考附圖的詳細說明可更加了解本發明，附圖不一定是按比例繪製。
第1A圖及第1B圖各自為圖示包括至少一增進效能垂直場效電晶體(FET)之半導體結構的垂直及水平橫截面圖；第2A圖及第2B圖各自為圖示包括至少一增進效能垂直FET之另一半導體結構的垂直及水平橫截面圖；第3圖為圖示包括至少一增進效能垂直場效FET之又一半導體結構的垂直橫截面圖；第4圖的表格圖示以應變工程及/或不同半導體本體取向為函數的垂直NFET與垂直PFET之示範移動率響應因數；第5圖為圖示併入垂直NFET(s)與垂直PFET(s)之組合之半導體結構的垂直橫截面圖，其中垂直NFET(s)及/或垂直PFET(s)的效能均增進；第6圖為圖示併入垂直NFET(s)與垂直 PFET(s)之組合之半導體結構的垂直橫截面圖，其中垂直NFET(s)及垂直PFET(s)的效能均增進；第7A圖及第7B圖各自為圖示併入垂直NFET(s)與垂直PFET(s)之組合之又一半導體結構的垂直及水平橫截面圖，其中垂直NFET(s)及垂直PFET(s)的效能均增進；第8圖的流程圖圖示形成各種半導體結構之方法；第9圖為圖示根據第8圖之流程圖形成之部份完成半導體結構的垂直橫截面圖；第10A圖及第10B圖各自為圖示根據第8圖之流程圖形成之部份完成半導體結構的垂直及水平橫截面圖；第11A圖及第11B圖各自為圖示根據第8圖之流程圖形成之部份完成半導體結構的垂直及水平橫截面圖；第12圖為圖示根據第8圖之流程圖形成之部份完成半導體結構的垂直橫截面圖；第13圖為圖示根據第8圖之流程圖形成之部份完成半導體結構的垂直橫截面圖；第14圖為圖示根據第8圖之流程圖形成之部份完成半導體結構的垂直橫截面圖；第15圖為圖示根據第8圖之流程圖形成之部份完成半導體結構的垂直橫截面圖；以及 第16圖為圖示根據第8圖之流程圖形成之部份完成半導體結構的垂直橫截面圖。
如上述，積體電路設計決策常被裝置可縮放性、製造效率及成本驅策。最近，已開發出允許增加裝置密度(亦即，在給定面積內有更多裝置)的垂直裝置(例如，垂直場效電晶體(FET)或併入此類垂直FET的互補金屬氧化物半導體(CMOS)裝置)。儘管可在對製造效率及成本的衝擊最小下製造此類裝置，然而為了增強效能仍需要改善該等裝置及形成該等裝置之方法。
鑑於上述，本文揭示增進效能垂直裝置(例如，垂直場效電晶體(FET)或併入此類垂直FET的互補金屬氧化物半導體(CMOS)裝置)及形成此類裝置之方法的具體實施例。具體言之，在該等具體實施例中，帶應變介電層可橫向毗鄰垂直FET的閘極以便增加通道區內的電荷載子移動率，且從而改善效能。在垂直n型FET(NFET)的情形下，應變可為壓縮型以改善垂直NFET內之電流方向所給定的電子移動率；然而，在p型FET(PFET)的情形下，應變可為拉伸型以改善在垂直PFET內之電流方向所給定的電洞移動率。可選擇地，在該等具體實施例中，垂直FET相對於它形成於其上之半導體晶圓之表面平面的取向也可針對最佳電荷載子移動率加以預先計畫成為FET之類型(亦即，NFET或PFET)的函數，且從而增強效能。
更特別的是，應變工程常使用於習知平面 式FET及習知非平面式多閘極FET(例如，鰭形場效電晶體(finFET)或三閘極FET)以增強FET通道區內的電荷載子移動率，且從而改善效能。具體言之，為了本揭示內容的目的，習知平面式FET及習知非平面式多閘極FET為相對於基板之頂面有橫向位在源極/汲極區之間之通道區的FET。此類FET與垂直FET明顯不同，其中下源極/汲極區、通道區及上源極/汲極區相對於基板之頂面係垂直地堆疊。在任何情形下，熟諳此藝者會認識到，FET的效能與電荷載子在該FET之通道區內的移動率成正比。因此，n型場效電晶體(NFET)的效能與電子在NFET通道區中的移動率成正比，然而p型場效電晶體(PFET)的效能與電洞在PFET通道區中的移動率成正比。帶應變介電層常形成於習知平面式FET及習知非平面式多閘極FET上面以增強電荷載子移動率，且從而改善效能。例如，已經證明，增加在習知平面式NFET或習知非平面式多閘極NFET之通道區內的電子移動率可藉由用拉伸介電層覆蓋該FET，然而增加在習知平面式PFET或習知非平面式多閘極PFET之通道區內的電洞移動率可藉由用壓縮介電層覆蓋該FET。可惜，在拉伸介電層形成於垂直NFET上面時或在壓縮介電層形成於垂直PFET上面時，電荷載子移動率未顯示這種增加。反而，本發明人已發現，垂直NFET的情形正好相反。亦即，在拉伸介電層形成於垂直NFET上面時或在壓縮介電層形成於垂直PFET上面時，電荷載子移動率顯示減少。
因此，在此揭示半導體結構1001(參考第1A圖至第1B圖)、1002(參考第2A圖至第2B圖)的具體實施例，其包括有給定類型導電率(例如，至少一增進效能垂直n型場效電晶體(NFET)或至少一增進效能垂直p型場效電晶體(PFET))的至少一增進效能垂直FET 110。如第1A圖至第1B圖所示，各個垂直FET 110可為離散(discrete)結構。替換地，如第2A圖至第2B圖所示，每對垂直FET 110可共享源極/汲極區111。
更特別的是，如第1A圖至第1B圖所示，半導體結構1001可包括用於各個垂直FET 110的離散半導體本體104，然而，如第2A圖至第2B圖所示，半導體結構1002可包括用於每對垂直FET 110的單一半導體本體104’。在任何情形下，在半導體基板101(例如，矽基板或任何其他合適半導體基板)上，可從在絕緣體層102(例如，埋藏氧化物(buried oxide；BOX)層或其他合適絕緣體層)上方且與其緊鄰的半導體層圖案化成各個半導體本體104、104’，如圖示。替換地，可從塊材(bulk)半導體基板(例如，塊矽基板或任何其他合適塊材半導體基板)的上半部圖案化成各個半導體本體104、104’以及藉由埋藏井區(未圖示)與塊材半導體基板的下半部電氣隔離。
如第1A圖至第1B圖所示，半導體結構1001中的各個半導體本體104可為鰭形半導體本體。亦即，半導體本體104可為從絕緣體層102之頂面(或埋藏井區，若適用)垂直向上延伸的相對薄半導體本體。半導體本體104 可為實質矩形(如圖示)，或替換地，半導體本體的下半部可比其他部份寬(未圖示)。垂直FET 110在各個鰭形半導體本體104內的區域可包括在絕緣體層102(或埋藏井區，若適用)上方且與其緊鄰的下源極/汲極區111，在下源極/汲極區111上方的通道區112以及在通道區112上方的上源極/汲極區113。
替換地，如第2A圖至第2B圖所示，半導體結構1002中的各個半導體本體104’可為實質U形(橫截面)半導體本體。亦即，半導體本體104’可具有水平部份105與從水平部份105在相反兩端垂直伸出的垂直部份106a-b(也被稱為鰭形部份)。每對垂直FET 110在半導體本體104’內的區域可包括在位於絕緣體層102(或埋藏井區，若適用)上方且與其緊鄰之水平部份105內的下源極/汲極區111。此下源極/汲極區111可為該對垂直FET 110的共享源極/汲極區。另外，半導體本體104’的垂直部份106a-106b可各自包括用於各個垂直FET 110的通道區112與在通道區112上方的上源極/汲極區113。
因此，在第1A圖至第1B圖的半導體結構1001與第2A圖至第2B圖的半導體結構1002中，各個垂直FET 110包括相對於半導體基板101之頂面垂直地堆疊的下源極/汲極區111、通道區112及上源極/汲極區113。熟諳此藝者會認識到，上述通道和源極/汲極區的導電類型及位準會隨著給定垂直FET是NFET還是PFET而有所不同。參考以下關於NFET或PFET之不同區域之適當摻雜的更詳 細討論。
再參考第1A圖至第1B圖和第2A圖至第2B圖，半導體結構1001、1002可進一步包括毗鄰下源極/汲極區111的第一介電層191。如第1A圖至第1B圖所示，在半導體結構1001中，第一介電層191可橫向包圍各個垂直FET 110的下源極/汲極區111。第一介電層191的頂面大約與在各個半導體本體104中之下源極/汲極區111與通道區112的介面在相同的位準。換言之，第一介電層191的高度可大約等於各個垂直FET 110之各個下源極/汲極區111的高度。如第2A圖至第2B圖所示，在半導體結構1002中，第一介電層191可橫向包圍U形半導體本體104’的水平部份105且可進一步包括在水平部份105上方且在垂直部份106a-b之間橫向延伸的相對薄區段。第一介電層191可為例如二氧化矽層或其他合適介電層。
半導體結構1001、1002可進一步包括用於各個垂直FET 110的在第一介電層191上方且橫向毗鄰通道區112的閘極115。閘極115可包括橫向緊鄰各個半導體本體104、104’在各個通道區112之側壁的閘極介電層116。閘極115可進一步包括在第一介電層191上方且與其緊鄰和橫向毗鄰閘極介電層116的閘極導體層117。可選擇地，各個閘極115可橫向包圍毗鄰通道區112。亦即，在半導體結構1001中，各個閘極115可橫向包圍在通道區112的半導體本體104，或在半導體結構1002中，閘極115可橫向包圍在通道區112之U形半導體本體104’的各個垂 直部份106a-b。參考以下關於要使用於NFET或PFET之閘極介電層及閘極導體層之適當材料的更詳細討論。
通過使用第二介電層192(特別是帶應變介電層)可增強該(等)垂直FET 110在半導體結構1001、1002中的效能。此第二介電層192可在第一介電層191的頂面上方，具體言之，與各個垂直FET 110的閘極115橫向毗鄰。因此，各個垂直FET 110的閘極115橫向位在FET 110的第二介電層192與通道區112之間。應注意，為了圖解說明，第二介電層192圖示成為就在第一介電層191上方且完全填充在毗鄰垂直FET 110之閘極115之間的空間的毯覆層(blanket layer)。不過，應瞭解，預期此第二介電層有其他組態，只要各個垂直FET 110的閘極115橫向位在第二介電層192(亦即，帶應變介電層)與FET 110的通道區112之間。例如，替換地，如第3圖所示，可將各個垂直FET的第二介電層192組配成為橫向毗鄰垂直FET之閘極115的離散側壁間隔體(spacer)。在任何情形下，如圖示，毗鄰各個垂直FET 110之各個閘極115的第二介電層192的高度大約等於該閘極115的高度，且從而垂直FET 110之通道區112的對應長度(沿著電流的實質垂直方向)。如果各個垂直FET 110為NFET，此層192的應變可為壓縮型，從而在通過通道區之實質垂直電流的方向產生拉伸應力且改善電子移動率。反之，如果各個垂直FET 110為PFET，此層192的應變可為拉伸型，從而在通過通道區之實質垂直電流的方向產生壓縮應力且改善電洞移動率。第 二介電層192例如可為帶應變氮化矽層、帶應變二氧化矽層或可帶應變(例如，可為拉伸型或壓縮型)的任何其他合適介電層。
可選擇地，各個垂直FET 110相對於半導體晶圓之表面平面(亦即，相對於圖案化成該半導體本體之半導體層或塊材半導體基板之頂面的表面平面)的取向(亦即，各個半導體本體的取向)也可針對最佳電荷載子移動率加以預先計畫成為垂直FET 110之導電類型的函數，且從而增強效能。例如，如果用來圖案化半導體本體的半導體層(或塊材半導體基板)有具有(110)表面平面的頂面，使得通過各個垂直FET 110之通道區112的實質垂直方向在<110>電流方向，則用於各個垂直NFET之各個半導體本體能改善通道區中之電子移動率的最佳取向是在通道區有(001)通道平面時的取向。亦即，在第1A圖至第1B圖之半導體結構1001中的各個半導體本體104或第2A圖至第2B圖之半導體結構1002之各個半導體本體104’的各個垂直部份106a-b應有南北取向。反之，如果用來圖案化半導體本體的半導體層(或塊材半導體基板)有具有(110)表面平面的頂面使得通過各個垂直FET 110之通道區112之電流的實質垂直方向在<110>電流方向，則用於各個垂直PFET之各個半導體本體能改善通道區中之電洞移動率的最佳取向是在通道區有(1
Figure TWI615967BD00001
0)通道平面時的取向。亦即，在第1A圖至第1B圖之半導體結構1001中的各個半導體本體104或第2A圖至第2B圖半導體結構1002之各個半導體本體104’的 各個垂直部份106a-b應有東西取向。
半導體結構1001、1002更可包含在第二介電層192上方且進一步橫向延伸越過(over)各個垂直FET 110之各個閘極115以便橫向緊鄰各個垂直FET 110之上源極/汲極區113的第三介電層193。應注意，如果第二介電層192被組配成為毗鄰各個閘極115的離散側壁間隔體，如第3圖所示，第三介電層193可填充在該等側壁間隔體之間的空間。在任何情形下，第三介電層193可包括一或更多合適的層間介電(interlayer dielectric；ILD)材料層，例如，二氧化矽或任何其他合適ILD材料，例如硼磷矽玻璃(borophosphosilicate glass，BPSG)、正矽酸乙酯(tetraethyl orthosilicate；TEOS)、氟化正矽酸乙酯(fluorinated tetraethyl orthosilicate；FTEOS)等等。
第4圖的表格圖示在有(110)表面平面之半導體晶圓上以應變工程及/或不同半導體本體取向為函數的垂直NFET與垂直PFET之示範移動率響應因數。如圖示，壓縮介電層會增加垂直NFET的移動率因數不論半導體本體的取向如何，但是在該垂直NFET的半導體本體有南北取向而不是東西取向時增量較大。另外，相同的壓縮介電層會減少垂直PFET的移動率因數不論半導體本體的取向如何，但是在該垂直PFET的半導體本體有南北取向而不是東西取向時減量較大。反之，拉伸介電層會增加垂直PFET的移動率因數不論半導體本體的取向如何，但是在該垂直PFET的半導體本體有東西取向而不是南北取向 時增量較大。另外，相同的拉伸介電層會減少垂直PFET的移動率因數不論半導體本體的取向如何，但是在該垂直PFET的半導體本體有東西取向而不是南北取向時減量較大。此類移動率響應因數可與在製造併入垂直NFET(s)及垂直PFET(s)兩者之互補金屬氧化物半導體(CMOS)結構時進行應變工程及/或用於選擇性半導體本體取向之圖案化關聯的成本及/或處理時間(turn around time，TAT)的任何增加保持平衡。
在此也揭示互補金屬氧化物半導體(CMOS)結構5001(參考第5圖)、5002(參考第6圖)及5003(參考第7A圖至第7B圖)的各種具體實施例，它們都併入垂直NFET(s)510與垂直PFET(s)550的組合，其中垂直NFET(s)510及/或垂直PFET(s)550增進效能的方式與以上在詳細說明FET 110及圖示於第1A圖至第1B圖、第2A圖至第2B圖或第3圖時所述的相同。應注意，為了圖解說明，每個垂直NFET 510與每個垂直PFET 550在附圖中圖示成具有離散鰭形半導體本體(如同第1A圖至第1B圖的FET 110)；不過，應瞭解，替換地，毗鄰垂直NFET或毗鄰垂直PFET可共享U形半導體本體(用與第2A圖至第2B圖之FET 110相同的方式)。
更特別的是，如第5圖、第6圖與第7A圖至第7B圖所示，CMOS結構5001、5002及5003各自可包括用於各個垂直NFET 510的第一半導體本體504與第二半導體本體544。半導體本體504、544可為鰭形半導體本體， 它們各有實質矩形(如圖示)，或替換地，鰭形半導體本體的下半部可比其他部份寬(未圖示)。替換地，CMOS結構5001、5002、5003可包括用於每對毗鄰NFET或PFET的U形(橫截面)半導體本體(未圖示)。在任何情形下，在半導體基板501(例如，矽基板或任何其他合適半導體基板)上，可從在絕緣體層502(例如，埋藏氧化物(BOX)層或其他合適絕緣體層)上方且與其緊鄰的半導體層圖案化成各個半導體本體(如圖示)。替換地，CMOS結構5001、5002、5003可包括已從塊材半導體基板(例如，塊矽基板或任何其他合適塊材半導體基板)之上半部圖案化而成以及藉由埋藏井區(未圖示)與塊材半導體基板之下半部電氣隔離的半導體本體。
垂直NFET 510在各個第一半導體本體504內的區域可包括在絕緣體層502(或埋藏井區，若適用)上方且與其緊鄰的第一下源極/汲極區511，在第一下源極/汲極區511上方的第一通道區512，以及在第一通道區512上方的第一上源極/汲極區513。垂直PFET 550在各個第二半導體本體544內的區域可包括在絕緣體層502(或埋藏井區，若適用)上方且與其緊鄰的第二下源極/汲極區551，在第二下源極/汲極區551上方的第二通道區552，以及在第二通道區552上方的第二上源極/汲極區553。應瞭解，如果上述半導體本體為實質U形(橫截面)半導體本體(未圖示)，則每對垂直NFET或PFET的區域可包括在U形半導體本體之水平部份內的下源極/汲極區(亦即，共享源極/汲 極區)，以及在U形半導體本體的每個垂直部份內用於各個垂直FET的通道區及上源極/汲極區。熟諳此藝者會認識到，上述通道和源極/汲極區的導電類型及位準會隨著給定垂直FET是NFET還是PFET而有所不同。參考以下關於NFET或PFET之不同區域之適當摻雜的更詳細討論。
CMOS半導體結構5001、5002、5003可進一步包括毗鄰各個垂直NFET 510之第一下源極/汲極區511以及毗鄰各個垂直PFET 550之第二下源極/汲極區551的第一介電層591。具體言之，此第一介電層591可橫向包圍各個垂直NFET 510的第一下源極/汲極區511以及也橫向包圍各個垂直PFET的第二下源極/汲極區551。第一介電層591的頂面可與各個FET上方的各個下源極/汲極區和通道區之間的介面大約在相同的位準。換言之，第一介電層591的高度可大約等於各個下源極/汲極區的高度。第一介電層591例如可為二氧化矽層或其他合適介電層。
CMOS半導體結構5001、5002、5003可進一步包括用於垂直NFET(s)510在第一介電層591上方且橫向毗鄰第一通道區512的的第一閘極515，以及用於垂直PFET(s)550在第一介電層591上方且橫向毗鄰第二通道區552的第二閘極555。各個閘極可包括橫向緊鄰半導體本體之側壁的閘極介電層、以及在第一介電層上方且與其緊鄰和橫向毗鄰閘極介電層的閘極導體層。可選擇地，在CMOS半導體結構5001、5002、5003中，各個第一閘極515可橫向包圍第一通道區512，以及各個第二閘極555可橫向包 圍第二通道區552。參考以下關於要使用於NFET或PFET之閘極介電層及閘極導體層之適當材料的更詳細討論。
通過使用第二介電層592(特別是帶應變介電層)，可增強垂直NFET(s)510及/或垂直PFET(s)550的效能。此第二介電層592可在第一介電層591的頂面上方，具體言之，橫向毗鄰垂直FET 510、550中之每一者的閘極515、555。應注意，為了圖解說明，將第二介電層592圖示成為在第一介電層591正上方且完全填充相鄰垂直FET的相鄰閘極間之空間的毯覆層。不過，應瞭解，預期此第二介電層有其他組態，只要各個垂直FET的閘極橫向位在第二介電層(亦即，帶應變介電層)與FET的通道區之間。例如，替換地，可將各個垂直FET的第二介電層592組配成為橫向毗鄰該垂直FET之閘極的離散側壁間隔體(例如，如第3圖所示)。在任何情形下，如圖示，毗鄰各個垂直FET之各個閘極的第二介電層592的高度可大約等於該閘極的高度，從而垂直FET之通道區的對應長度(沿著電流的實質垂直方向)。第二介電層592例如可為帶應變氮化矽層、帶應變二氧化矽層或可帶應變的任何其他合適介電層(例如，可為拉伸型或壓縮型)。
在第5圖之CMOS半導體結構5001的具體實施例中，第二介電層592可具有經選定成可增強NFET(s)510或者是PFET(s)550之效能的單一應變。例如，此層592的應變可為壓縮型，從而在通過垂直NFET(s)510及垂直PFET(s)550之通道區之實質垂直電流的方向產生拉伸應 力。結果，電子移動率在各個垂直NFET 510的通道區512中會增加，從而增強NFET效能；不過，電洞移動率在各個垂直PFET 550的第二通道區552會減少(例如，如第4圖的表格所示)。反之，此層592的應變可為拉伸型，從而在通過垂直NFET(s)510及垂直PFET(s)550之通道區之實質垂直電流的方向產生壓縮應力。結果，電洞移動率在各個垂直PFET 550的第二通道區552中會增加，從而增強PFET效能；不過，電子移動率在各個垂直NFET 510的通道區512中會減少(例如，如第4圖的表格所示)。
在第6圖之CMOS半導體結構5002及第7A圖至第7B圖之CMOS半導體結構5003的具體實施例中，第二介電層592可具有毗鄰垂直NFET(s)510的壓縮部份592a與毗鄰垂直PFET(s)550的拉伸部份592b。結果，在各個垂直NFET 510之通道區512中的電子移動率與在各個垂直PFET 550之通道區552中的電洞移動率會增加(例如，如第4圖的表格所示)，從而增強NFET及PFET兩者的效能。應注意，不同部份592a-b可為帶有不同應變的相同材料，或替換地，不同材料。
可選擇地，垂直NFET(s)510及垂直PFET(s)550相對於半導體晶圓(亦即，相對於半導體本體從它圖案化而成之半導體層或塊材半導體基板之頂面的表面平面)的取向也可針對最佳電荷載子移動率加以預先計畫，且從而增強效能。因此，在第7A圖至第7B圖之CMOS半導體結構5003的具體實施例中，選擇性地使NFET(s)510與 PFET(s)550的取向不同以便進一步增強在各個垂直NFET 510之通道區512中的電子移動率以及在各個垂直PFET 550之通道區552中的電洞移動率。例如，如果用來圖案化半導體本體的半導體層(或塊材半導體基板)有帶有(110)表面平面的頂面，使得各自通過NFET(s)510及PFET(s)550之第一通道區512及第二通道區552之電流的實質垂直方向會在<110>電流方向，則用於各個垂直NFET 510之各個半導體本體能改善第一通道區512中之電子移動率的最佳取向是在通道區有(001)通道平面時的取向，以及用於各個垂直PFET 550之各個半導體本體能改善第二通道區552中之電洞移動率的最佳取向是在通道區有(1
Figure TWI615967BD00002
0)通道平面時的取向。因此，為了最佳效能，NFET(s)510有南北取向且帶應變介電層的壓縮部份橫向毗鄰第一閘極515，以及PFET(s)550有東西取向且帶應變介電層的拉伸部份橫向毗鄰第二閘極555。
再參考第5圖與第7A圖至第7B圖，CMOS半導體結構5001、5002、5003更可包含第三介電層593，其在第二介電層592上方且進一步橫向延伸越過各個垂直NFET 510的各個第一閘極515與各個垂直PFET 550的各個第二閘極555。因此，第三介電層593橫向緊鄰各個垂直NFET 510的第一上源極/汲極區513與各個垂直PFET 550的第二上源極/汲極區553。應注意，如果第二介電層592被組配成為毗鄰各個閘極的離散側壁間隔體，如第3圖所示，第三介電層593可填充在該等側壁間隔體之間的 空間。在任何情形下，第三介電層593可包括一或更多合適的層間介電(ILD)材料層，例如，二氧化矽或任何其他合適ILD材料，例如硼磷矽玻璃(BPSG)、正矽酸乙酯(TEOS)、氟化正矽酸乙酯(FTEOS)等等。
請參考第8圖流程圖，在此也揭示形成如上述有一或更多增進效能垂直FET之各種半導體結構的方法。在該等方法中，可提供半導體晶圓。此半導體晶圓例如可為絕緣體上覆半導體(semiconductor-on-insulator；SOI)晶圓，如第9圖所示，其包括半導體基板901(例如，矽基板)，絕緣體層902(例如，在半導體基板上的埋藏氧化物(BOX)層或其他合適絕緣體層)，以及在絕緣體層上的半導體層903(例如，矽層或其他合適半導體層)。替換地，可使用塊材半導體晶圓(例如，塊矽晶圓或其他合適塊材半導體晶圓)。在任何情形下，半導體晶圓可具有已知表面平面(例如，(110)表面平面)。
在該等方法中，至少一垂直FET可形成於此半導體晶圓上(802)。詳述於下文的示範製程步驟803至805可用來形成此類垂直FET(s)。
具體言之，可從SOI晶圓的半導體層903(或替換地，從塊材半導體基板的上半部)圖案化及蝕刻成一或更多半導體本體(803)。例如，如第10A圖至第10B圖所示，可形成用於各個垂直NFET 910的第一半導體本體904(例如，鰭形半導體本體)、以及用於各個垂直PFET 950的第二半導體本體944(例如，鰭形半導體本體)(如圖示)。該等 鰭形半導體本體可呈實質矩形(如圖示)，或替換地，鰭形半導體本體的下半部可比其他部份寬(未圖示)。不過，應瞭解，替換地，在製程步驟803處，可形成與圖示於第2A圖者類似的U形(橫截面)半導體本體(亦即，有水平部份與在水平部份之相反兩端的一對垂直部份)用於每一對相鄰垂直NFET或相鄰垂直PFET。形成鰭形及/或U形(橫截面)半導體本體的技術在本技藝為眾所周知，因此，本專利說明書省略這些技術的細節讓讀者聚焦在所揭示之具體實施例的最重要方面。
在該等方法中，在製程步驟803形成半導體本體之前及/或之後，可進行各種摻雜製程使得垂直NFET 910在各個第一半導體本體904內的區域包括第一下源極/汲極區911、在第一下源極/汲極區911上方的第一通道區912、以及在第一通道區912上方的第一上源極/汲極區913，並使得垂直PFET 950在各個第二半導體本體944內的區域包括第二下源極/汲極區951、在第二下源極/汲極區951上方的第二通道區952、以及在第二通道區952上方的第二上源極/汲極區953。應注意，如果半導體本體為U形，則進行摻雜製程以形成共享下源極/汲極區於水平部份內，以及於各個垂直部份內，在共享下源極/汲極區上方的通道區以及在通道區上方的上源極/汲極區。為了圖解說明，圖示這些區域的指定位置，然而應瞭解，在後續的一些時間點可發生形成該等區域中之一或更多(例如，上源極/汲極區)的摻雜。
可選擇地，在製程步驟803處，可針對最佳電荷載子移動率使各自用於垂直NFET(s)910及垂直PFET(s)950之半導體本體904及944相對於半導體晶圓的表面平面(亦即，相對於半導體本體從它圖案化而成之半導體層或塊材半導體基板之頂面的表面平面)的取向不同，且從而增強效能(參考第11A圖至第11B圖)。例如，如果表面平面為(110)表面平面使得通過各個垂直FET 910之通道區的電流的實質垂直方向在<110>電流方向，則各個垂直NFET半導體本體904能改善在NFET通道區內之電子移動率的最佳取向是在通道區有(001)通道平面時的取向。此外，各個PFET半導體本體944能改善在PFET通道區內之電洞移動率的最佳取向是在通道區有(1
Figure TWI615967BD00003
0)通道平面時的取向。因此，如第10A圖至第10B圖所示，為了最佳效能，NFET半導體本體904有南北取向以及PFET半導體本體944有東西取向，使得它們實質垂直於NFET半導體本體904。
為了圖解說明，以下用第10A圖至第10B圖的部份完成結構描述及圖示該等方法具體實施例，其中NFET半導體本體904及PFET半導體本體944均為鰭形半導體本體，以及其中NFET半導體本體904的取向與PFET半導體本體944不同。不過，應瞭解，對於使用於NFET或PFET中之任一的U形半導體本體及/或對於不論FET導電類型如何取向全在同一個方向的半導體本體，實質上可進行相同的製程。
接下來，可形成毗鄰各個垂直FET 910、950之下源極/汲極區的第一介電層991(804，參考第12圖)。例如，可沉積第一介電層991於半導體本體904、944上面。可選擇性蝕刻例如可為二氧化矽層或其他合適介電層的第一介電層991。然後，可選擇性回蝕第一介電層991，而暴露各個垂直FET 910的上源極/汲極區913及通道區912、以及各個垂直PFET 950的上源極/汲極區953及通道區952，但是在暴露下源極/汲極區之前停止。因此，如圖示，第一介電層991橫向包圍各個垂直FET 910、950的各個下源極/汲極區。應注意，在U形半導體本體的情形下，第一介電層仍會覆蓋在垂直部份之間的水平部份之頂面(例如，如第2A圖所示)。
在第一介電層991形成後，可形成在第一介電層991上方且橫向毗鄰各個垂直FET 910、950之各個通道區的閘極(805，參考第13圖)。例如，對於垂直NFET(s)910，可形成在第一介電層991上方且橫向毗鄰第一通道區912的第一閘極915，以及對於垂直PFET(s)950，可形成在第一介電層991上方且橫向毗鄰第二通道區952的第二閘極955。各個閘極可包括橫向緊鄰半導體本體之側壁的閘極介電層、以及在第一介電層上方且與其緊鄰和橫向毗鄰閘極介電層的閘極導體層。可各自形成閘極介電層與閘極導體層，例如，使用習知側壁間隔體形成技術。替換地，可使用用於形成閘極的任何其他合適技術。
在該等方法中，如上述，垂直NFET(s)910 及/或垂直PFET(s)950的效能增強可藉由形成第二介電層992，特別是，在第一介電層991上方的帶應變介電層，使得它橫向毗鄰各個閘極(806，參考第14圖或第15圖)。
例如，可沉積毯覆帶應變介電層，然後選擇性回蝕，而暴露上源極/汲極區(例如，各個垂直NFET 910的第一上源極/汲極區913以及各個垂直PFET 950的第二上源極/汲極區953)。因此，第二介電層992完全填充在相鄰垂直FET的相鄰閘極之間的空間。替換地，任何其他合適技術可用來形成第二介電層991。例如，可使用習知側壁間隔體形成技術使得在所得結構中，將用於各個垂直FET的第二介電層組配成為橫向毗鄰對應閘極的離散側壁間隔體(例如，如第3圖所示)。在任何情形下，如圖示，可形成第二介電層992使得第二介電層992的高度大約等於該閘極的高度，從而垂直FET之通道區的對應長度(沿著電流的實質垂直方向)。第二介電層992例如可為帶應變氮化矽層、帶應變二氧化矽層或可帶應變的任何其他合適介電層(例如，可為拉伸型或壓縮型)。
如上述，在晶圓之NFET及PFET區域上有單一實質均勻應變的帶應變介電層可用來增強垂直NFET(s)910及/或垂直PFET(s)950的效能(參考第14圖)。例如，第二介電層992可沉積於NFET及PFET區域上以便具有壓縮應變，從而在通過垂直NFET(s)910及垂直PFET(s)950之通道區之實質垂直電流的方向產生拉伸應力(807)。結果，電子移動率在各個垂直NFET 910的通道區912中會 增加，但是電洞移動率在各個垂直PFET 950的通道區952中會減少(例如，如第4圖的表格所示)。替換地，第二介電層992可沉積於NFET及PFET區域上以便具有拉伸應變，從而在通過垂直NFET(s)910及垂直PFET(s)950之通道區之實質垂直電流的方向產生壓縮應力(808)。結果，在各個垂直PFET 950之通道區952中的電洞移動率會增加，但是在各個垂直NFET 910之通道區912中的電子移動率會減少(例如，如第4圖的表格所示)。
替換地，獨立的沉積製程可用來沉積第二介電層992的不同部份於在晶圓上的NFET及PFET區域上面，使得該等不同部份有不同的應變(809，參考第15圖)。例如，第二介電層992的第一部份，特別是，壓縮部份992a，在一遮罩沉積製程期間可沉積於NFET區域上面(但不是PFET區域)，然而第二介電層992的第二部份，特別是，拉伸部份992b，在另一遮罩沉積製程期間可沉積於PFET區域上面(但不是NFET區域)。結果，在各個垂直NFET 910之通道區912中的電子移動率與在各個垂直PFET 950之通道區952中的電洞移動率會增加(例如，如第4圖的表格所示)，從而增強NFET(s)910及PFET(s)950兩者的效能。應注意，不同部份992a-b可為帶有不同應變的相同材料，或替換地，不同材料。
用於沉積介電層以便在該介電層上賦予給定應變(例如，拉伸或壓縮)的技術在本技藝為眾所周知。因此，本專利說明書省略這些技術的細節讓讀者聚焦在所 揭示之方法的最重要方面。
隨後，可形成(例如，沉積)在第二介電層992上方的第三介電層993，使得第三介電層993橫向延伸越過各個閘極到毗鄰上源極/汲極區(例如，越過各個垂直NFET 910的各個第一閘極915到彼之對應上源極/汲極區913及/或越過各個垂直PFET 950的各個第二閘極955到彼之對應上源極/汲極區953)(810)。應注意，如果第二介電層992被組配成為毗鄰各個閘極的離散側壁間隔體，如第3圖所示，第三介電層993會填充在該等側壁間隔體之間的空間(未圖示)。在任何情形下，第三介電層993可包括一或更多合適的層間介電(ILD)材料層，例如，二氧化矽或任何其他合適ILD材料，例如硼磷矽玻璃(BPSG)、正矽酸乙酯(TEOS)、氟化正矽酸乙酯(FTEOS)等等。
可進一步進行附加製程步驟以便完成垂直NFET(s)910及/或垂直PFET(s)950(812)。這些製程步驟可包括但不限於：形成矽化物，在FET之間形成局部互連，形成接觸等等。
如以上所詳述的，揭示於本文的半導體結構及方法係併入NFET(s)及/或PFET(s)。熟諳此藝者會認識到，這些FET之不同區域(包括但不限於：源極/汲極區及通道區)的導電類型及位準會隨著FET的類型而有所不同。例如，在垂直NFET中，源極/汲極區可具有在相對高導電位準的N型導電率(例如，N+源極/汲極區)，以及通道區可具有在相對低導電位準的P型導電率(亦即，P-通道 區)。反之，在垂直PFET中，源極/汲極區可具有在相對高導電位準的P型導電率(亦即，P+源極/汲極區)，以及通道區可具有在相對低導電位準的N型導電率(亦即，N-通道區)。另外，熟諳此藝者會認識到，不同摻雜物可用來在摻雜區域中實現不同的導電類型以及摻雜物可隨著所使用之不同半導體材料而有所不同。例如，有N型導電率的矽基半導體材料(例如，矽、矽鍺、碳化矽鍺等等)通常摻雜N型摻雜物(例如，第五族摻雜物，例如砷(As)、磷(P)或銻(Sb))，然而有P型導電率的矽基半導體材料通常摻雜P型摻雜物(例如，第三族摻雜物，例如硼(B)或銦(In))。替換地，基於氮化鎵(GaN)具有P型導電率的半導體材料通常摻雜鎂(Mg)，然而基於氮化鎵(GaN)具有N型導電率的半導體材料通常摻雜矽(Si)。熟諳此藝者也會認識到，不同導電位準會取決於摻雜物的相對濃度位準。
另外，如上述，各個垂直FET包括閘極，以及該閘極包括閘極介電層與閘極導體層。該閘極介電層可為例如二氧化矽層、氮化矽層、氮氧化矽層、或任何其他合適閘極介電層，包括但不限於：高K閘極介電層，例如鉿(Hf)基閘極介電層(例如，氧化鉿、氧化矽鉿、氮氧化鉿矽、氧化鉿鋁等等)或一些其他合適高K介電材料(例如，氧化鋁、氧化鉭、氧化鋯等等)。該閘極導體層可為例如摻雜多晶矽閘極導體層、金屬閘極導體層、或任何其他合適閘極導體層。熟諳此藝者會認識到，閘極導體層的摻雜及/或材料會取決於FET的導電類型而有所不同。例如， 對於NFET，閘極導體層可為N+多晶矽閘極導體層、或可為由有N型功函數(亦即，在3.9eV至約4.2eV之間的功函數)之金屬或金屬合金形成的金屬閘極導體層。此類金屬或金屬合金包括但不限於：鉿、鋯、鈦、鉭、鋁及彼等之合金，例如碳化鉿、碳化鋯、碳化鈦、碳化鉭及碳化鋁。對於PFET，閘極導體層可為P型多晶矽層或可為有P型功函數(例如，在約4.9eV至約5.2eV之間的功函數)的金屬閘極導體層。此類金屬或金屬合金包括但不限於：釕、鈀、鉑、鈷及鎳，以及金屬氧化物(鋁碳氧化物、鋁鈦碳氧化物等等)和金屬氮化物(例如，氮化鈦、氮化矽鈦、氮化矽鉭、氮化鈦鋁、氮化鉭鋁等等)。應瞭解，儘管圖示單一閘極介電層與單一閘極導體層，然而閘極介電層可包括多個不同閘極介電材料層，以及閘極導體層同樣可包括多個不同閘極導體材料層。
上述該(等)方法係使用於積體電路晶片的製造。所得積體電路晶片可由製造者以原始晶圓形式(raw wafer form)(也就是具有多個未封裝晶片的單一晶圓)、作為裸晶粒(bare die)或已封裝的形式來銷售。在後一情形下，晶片裝在單晶片封裝體中(例如，塑膠載體(plastic carrier)，具有固定至主機板或其他更高層載體的引腳(lead))，或多晶片封裝體中(例如，具有表面互連件(surface interconnection)或內嵌互連件(buried interconnection)任一或兩者兼具的陶瓷載體)。然後，在任一情形下，晶片與其他晶片、離散電路元件及/或其他信號處理裝置整合成為(a) 中間產品(例如，主機板)，或(b)最終產品中之任一者的一部分。該最終產品可為包括積體電路晶片的任何產品，從玩具及其他低端應用到有顯示器、鍵盤或其他輸入裝置及中央處理器的先進電腦產品不等。
應瞭解，用於本文的術語是只為了要描述該等揭示結構及方法而非旨在限制。例如，如本文所使用的，單數形式“一”和“該”旨在也包括複數形式，除非上下文中另有明確指示。另外，如本文所使用的，用語“包含(comprises)”及/或“包含(comprising)”、或者“包括(includes)”及/或“包括(including)”係具體描述提及之特徵、整數、步驟、操作、元件及/或組件的存在，但不排除存在或加入一或更多其他特徵、整數、步驟、操作、元件及/或彼等之群組的存在或添加。此外，如本文所使用的，諸如“右”、“左”、“垂直”、“水平”、“頂部”、“底部”、“上”、“下”、“底下”、“下面”、“下層”、“上面”，“上覆”、“平行”、“垂直”之類的用語旨在描述相對位置，因為彼等在圖紙中取向及圖示(除非另有明示)，以及諸如“接觸”、“在…上”、“直接接觸”、“抵靠”、“直接毗鄰”之類的用語旨在表示至少一元件實體接觸另一元件(沒有其他元件隔開所述元件)。隨附的申請專利範圍中所有手段或步驟加上功能元件的對應結構、材料、動作及等效物旨在包括與如申請專利範圍所主張的其他元件結合用以完成功能的任何結構、材料或動作。
為了圖解說明已呈現本揭示內容之各種具體實施例的描述，但是並非旨在窮盡或限定於所揭示的具體實施例。本技藝一般技術人員明白仍有許多修改及變體而不脫離所述具體實施例的範疇及精神。使用於本文的術語經選定成可最好地解釋具體實施例的原理、實際應用或優於在市上可找到之技術的技術改善，或使得本技藝一般技術人員能夠了解揭示於本文的具體實施例。
因此，以上所揭示的是增進效能垂直裝置(例如，垂直場效電晶體(FET)或併入此類垂直FET的互補金屬氧化物半導體(CMOS)裝置)的具體實施例及形成此類裝置的方法。具體言之，在該等具體實施例中，帶應變介電層可橫向毗鄰垂直FET的閘極以便增加該通道區內的電荷載子移動率，且從而改善效能。在垂直n型FET(NFET)的情形下，應變可為壓縮型以改善垂直NFET內之電流方向所給定的電子移動率；然而，在p型FET(PFET)的情形下，應變可為拉伸型以改善在垂直PFET內之電流方向所給定的電洞移動率。可選擇地，在該等具體實施例中，垂直FET相對於它形成於其上之半導體晶圓之表面平面的取向也可針對最佳電荷載子移動率加以預先計畫成為FET之類型(亦即，NFET或PFET)的函數，且從而增強效能。
1001‧‧‧半導體結構
101‧‧‧半導體基板
102‧‧‧絕緣體層
104‧‧‧離散半導體本體
110‧‧‧增進效能垂直FET
111‧‧‧源極/汲極區
112‧‧‧通道區
113‧‧‧上源極/汲極區
115‧‧‧閘極
116‧‧‧閘極介電層
117‧‧‧閘極導體層
191‧‧‧第一介電層
192‧‧‧第二介電層
193‧‧‧第三介電層

Claims (20)

  1. 一種半導體結構，其包含：一垂直場效電晶體，包含：一半導體本體，其包含：一下源極/汲極區，在該下源極/汲極區上方的一通道區，以及在該通道區上方的一上源極/汲極區；橫向毗鄰該下源極/汲極區的一第一介電層；在該第一介電層上方且橫向毗鄰該通道區的一閘極，該閘極具有第一高度；以及在該第一介電層上方且橫向毗鄰該閘極的一第二介電層，該第二介電層為一帶應變介電層，該第二介電層具有第二高度，及自該第一介電層的頂面所量測的該第一高度與該第二高度大致相等，使得該第二介電層與該閘極的頂面大致在該通道區與該上源極/漏極區之間的介面的位準。
  2. 如申請專利範圍第1項所述之半導體結構，該第二介電層完全填充在該閘極與一毗鄰垂直場效電晶體的毗鄰閘極之間的空間，以及該半導體結構更包含在該第二介電層的該頂面上方而緊鄰且橫向緊鄰該上源極/汲極區的一第三介電層。
  3. 如申請專利範圍第1項所述之半導體結構，其中，該下源極/汲極區是由一毗鄰垂直場效電晶體共享的一源極/汲極區。
  4. 如申請專利範圍第1項所述之半導體結構，其中，該 垂直場效電晶體為一垂直n型場效電晶體，以及該帶應變介電層為一壓縮介電層。
  5. 如申請專利範圍第4項所述之半導體結構，其中，從具有一(110)表面平面的一半導體晶圓圖案化成該半導體本體，以及其中，該半導體本體進一步經圖案化成該通道區有具有一<110>電流方向的一(001)通道平面。
  6. 如申請專利範圍第1項所述之半導體結構，其中，該垂直場效電晶體為一垂直p型場效電晶體，以及該帶應變介電層為一拉伸介電層。
  7. 如申請專利範圍第6項所述之半導體結構，其中，從具有一(110)表面平面的一半導體晶圓圖案化成該半導體本體，以及其中，該半導體本體進一步經圖案化成該通道區有具有一<110>電流方向的一(10)通道平面。
  8. 一種半導體結構，其包含：一垂直n型場效電晶體，包含：一第一半導體本體，其包含：一第一下源極/汲極區，在該第一下源極/汲極區上方的一第一通道區，以及在該第一通道區上方的一第一上源極/汲極區；一垂直p型場效電晶體，包含：一第二半導體本體，其包含：一第二下源極/汲極區，在該第二下源極/汲極區上方的一第二通道區，以及在該第二通道區上方的一第二上源極/汲極區；毗鄰該第一下源極/汲極區及該第二下源極/汲極區的一第一介電層，該垂直n型場效電晶體更包含在 該第一介電層上方且橫向毗鄰該第一通道區的一第一閘極，以及該垂直p型場效電晶體更包含在該第一介電層上方且橫向毗鄰該第二通道區的一第二閘極，該第一閘極與該第二閘極具有第一高度；以及，在該第一介電層上方的一第二介電層，該第二介電層包含一帶應變介電層，其具有橫向毗鄰該第一閘極的一壓縮部份與橫向毗鄰該第二閘極的一拉伸部份，該第二介電層具有第二高度，及自該第一介電層的頂面所量測的該第一高度與該第二高度大致相等，使得該第二介電層、該第一閘極與該第二閘極的頂面大致在該第一通道區與該第一上源極/漏極區之間的第一介面和在該第二通道區與該第二上源極/漏極區之間的第二介面的位準。
  9. 如申請專利範圍第8項所述之半導體結構，該第二介電層完全填充在該第一閘極與該第二閘極之間的空間，以及該半導體結構更包含在該第二介電層上方而緊鄰且橫向緊鄰該第一上源極/汲極區及該第二上源極/汲極區的一第三介電層。
  10. 如申請專利範圍第8項所述之半導體結構，其中，該第一下源極/汲極區為用於包括該垂直n型場效電晶體及一附加垂直n型場效電晶體之一對垂直n型場效電晶體的一共享源極/汲極區。
  11. 如申請專利範圍第8項所述之半導體結構，其中，該 第二下源極/汲極區是由該垂直p型場效電晶體及一附加垂直p型場效電晶體共享的一源極/汲極區。
  12. 如申請專利範圍第8項所述之半導體結構，其中，從具有一(110)表面平面的一半導體晶圓圖案化成該第一半導體本體及該第二半導體本體，以及其中，該第一半導體本體及該第二半導體本體進一步經圖案化成該第一通道區及該第二通道區各有具有一<110>電流方向的一(001)通道平面。
  13. 如申請專利範圍第8項所述之半導體結構，其中，從具有一(110)表面平面的一半導體晶圓圖案化成該第一半導體本體及該第二半導體本體，以及其中，該第一半導體本體及該第二半導體本體進一步經圖案化成該第一通道區及該第二通道區各有具有一<110>電流方向的一(10)通道平面。
  14. 如申請專利範圍第8項所述之半導體結構，其中，從具有一(110)表面平面的一半導體晶圓圖案化成該第一半導體本體及該第二半導體本體，其中，該第一半導體本體進一步經圖案化成該第一通道區有具有一<110>電流方向的一(001)通道平面，以及其中，該第二半導體本體進一步經圖案化成該第二通道區有具有一<110>電流方向的一(10)通道平面。
  15. 一種形成半導體結構之方法，該方法包含：形成至少一垂直場效電晶體，該垂直場效電晶體之該形成包含： 形成一半導體本體，其包含一下源極/汲極區，在該下源極/汲極區上方的一通道區，以及在該通道區上方的一上源極/汲極區；形成毗鄰該下源極/汲極區的一第一介電層；以及形成在該第一介電層上方且橫向毗鄰該通道區的一閘極，該閘極具有第一高度；以及形成在該第一介電層上方且橫向毗鄰該閘極的一第二介電層，該第二介電層為一帶應變介電層，該第二介電層具有第二高度，及自該第一介電層的頂面所量測的該第一高度與該第二高度大致相等，使得該第二介電層與該閘極的頂面大致在該通道區與該上源極/漏極區之間的介面的位準。
  16. 如申請專利範圍第15項所述之方法，該第二介電層的該形成包括沉積介電材料的毯覆層並凹陷該介電材料，使得該第二介電層的該第二高度大致等於該閘極的該第一高度，並使得該第二介電層完全填充在該閘極與一毗鄰垂直場效電晶體的毗鄰閘極之間的空間，以及該方法更包含形成在該第二介電層的該頂面上方而緊鄰且橫向緊鄰該上源極/汲極區的一第三介電層。
  17. 如申請專利範圍第15項所述之方法，其中，該垂直場效電晶體為一垂直n型場效電晶體，以及該帶應變介 電層包含一壓縮介電層。
  18. 如申請專利範圍第17項所述之方法，該半導體本體之該形成包含：從具有一(110)表面平面的一半導體晶圓圖案化成該半導體本體，進行該圖案化使得該通道區有具有一<110>電流方向的一(001)通道平面。
  19. 如申請專利範圍第15項所述之方法，其中，該垂直場效電晶體為一垂直p型場效電晶體，以及該帶應變介電層包含一拉伸介電層。
  20. 如申請專利範圍第19項所述之方法，該半導體本體之該形成包含：從具有一(110)表面平面的一半導體晶圓圖案化成該半導體本體，進行該圖案化使得該通道區有具有一<110>電流方向的一(10)通道平面。
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