CN105047698B - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN105047698B
CN105047698B CN201510136837.3A CN201510136837A CN105047698B CN 105047698 B CN105047698 B CN 105047698B CN 201510136837 A CN201510136837 A CN 201510136837A CN 105047698 B CN105047698 B CN 105047698B
Authority
CN
China
Prior art keywords
fin
pattern
type active
semiconductor device
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510136837.3A
Other languages
English (en)
Other versions
CN105047698A (zh
Inventor
前田茂伸
权兑勇
金相秀
朴在厚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN105047698A publication Critical patent/CN105047698A/zh
Application granted granted Critical
Publication of CN105047698B publication Critical patent/CN105047698B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

本公开提供了半导体器件。该半导体器件可以包括：场绝缘层，在衬底的顶表面上并包括限定在该场绝缘层中的在第一方向上延伸的沟槽；鳍型有源图案，从所述衬底的所述顶表面延伸并穿过限定在所述场绝缘层中的所述沟槽，所述鳍型有源图案包括接触所述衬底的第一下图案和接触所述第一下图案且从所述衬底突出得比所述场绝缘层远的第一上图案，所述第一上图案包括与所述第一下图案不同的晶格改变材料，所述鳍型有源图案包括第一鳍部分以及在所述第一鳍部分的在所述第一方向上的两侧的第二鳍部分；以及第一栅电极，交叉所述鳍型有源图案并在不同于所述第一方向的第二方向上延伸。

Description

半导体器件
技术领域
本发明构思的实施方式涉及半导体器件及其制造方法。
背景技术
已经提出了多栅极晶体管，作为提高半导体器件的密度的按比例缩小技术之一。多栅极晶体管通过在衬底上形成鳍形或纳米线形的多沟道有源图案(或硅主体)以及在该多沟道有源图案的表面上形成栅极而获得。
随着金属氧化物半导体(MOS)晶体管的特征尺寸减小，栅极和形成在栅极下面的沟道在长度上变得越来越短。沟道的减小的长度增加了电荷的散射并减小了沟道中的电荷的迁移率。电荷的减小的迁移率会是改善晶体管的饱和电流的障碍。
因此，正在进行各种研究以在具有减小的沟道长度的晶体管中增大电荷的迁移率。
发明内容
本发明构思的方面提供半导体器件，在该半导体器件中晶体管的操作性能通过在晶体管的沟道层中使用碳化硅而改善。本发明构思的一些实施方式针对半导体器件，该半导体器件包括：场绝缘层，在衬底的顶表面上且包括限定在其中的在第一方向上延伸的沟槽；以及鳍型有源图案，从衬底的顶表面延伸并穿过限定在场绝缘层中的沟槽。鳍型有源图案包括接触衬底的第一下图案和接触第一下图案且从衬底突出得比场绝缘层远的第一上图案。第一上图案包括与第一下图案不同的晶格改变材料。鳍型有源图案包括第一鳍部分以及在第一鳍部分的在第一方向上的两侧的第二鳍部分。该器件包括交叉鳍型有源图案并在不同于第一方向的第二方向上延伸的第一栅电极。
一些实施方式包括第一源极和漏极区，该第一源极和漏极区包括在第二鳍部分中且在第一栅电极的两侧的杂质区以及包括晶格改变材料的第一外延层。在一些实施方式中，第一外延层形成在第一上图案的第二鳍部分的侧壁和顶表面上，并且第一外延层接触场绝缘层。一些实施方式提供为，第一外延层形成在第一上图案的第二鳍部分的侧壁和顶表面上而不接触场绝缘层。一些实施方式包括：第一栅间隔物，在第一栅电极的侧壁上；以及第一鳍间隔物，在第一上图案的第二鳍部分的侧壁的一部分上且接触第一外延层和第一栅间隔物。
在一些实施方式中，半导体器件包括n沟道金属氧化物半导体(NMOS)晶体管，晶格改变材料包括碳，第一上图案包括碳化硅(SiC)。一些实施方式包括第一源极和漏极区，该第一源极和漏极区包括在第二鳍部分中且在第一栅电极的两侧的杂质区以及包括晶格改变材料的第一外延层。在一些实施方式中，第一上图案中的碳的浓度不超过第一外延层中的碳的浓度。在一些实施方式中，第一上图案中的碳的浓度在约0.5％至约1.5％的范围内，第一外延层中的碳的浓度在约0.5％至约3.0％的范围内。
一些实施方式提供为，半导体器件包括p沟道金属氧化物半导体(PMOS)晶体管，晶格改变材料包括锗，第一上图案包括硅锗(SiGe)。一些实施方式包括第一源极和漏极区，该第一源极和漏极区包括在第二鳍部分中且在第一栅电极的两侧的杂质区以及包括晶格改变材料的第一外延层。一些实施方式提供为，第一上图案中的锗的浓度不超过第一外延层中的锗的浓度。在一些实施方式中，第一上图案中的锗的浓度在约50％至约70％的范围内，第一外延层中的锗的所述浓度在约50％至约90％的范围内。
在一些实施方式中，第二鳍部分的顶表面比第一鳍部分的顶表面相对于衬底凹进得更多。
一些实施方式提供为，所述鳍型有源图案为第一鳍型有源图案，晶格改变材料包括第一晶格改变材料。一些实施方式还包括第二鳍型有源图案，该第二鳍型有源图案从衬底的顶表面延伸并穿过限定在场绝缘层中的另一沟槽。第二鳍型有源图案包括接触衬底的第二下图案以及接触第二下图案且从衬底突出得比场绝缘层远的第二上图案。第二上图案包括与第二下图案不同的第二晶格改变材料。第二鳍型有源图案包括第三鳍部分以及在第三鳍部分的在第一方向上的两侧的第四鳍部分。一些实施方式包括交叉第二鳍型有源图案并在第二方向上延伸的第二栅电极。
一些实施方式包括：第一源极和漏极区，该第一源极和漏极区包括在第二鳍部分中且在第一栅电极的两侧的杂质区以及包括晶格改变材料的第一外延层；以及第二源极和漏极区，包括在第四鳍部分中且在第二栅电极的两侧的杂质区以及包括第二晶格改变材料的第二外延层。在一些实施方式中，第一晶格改变材料和第二晶格改变材料是相同的材料。一些实施方式提供为，第一晶格改变材料包括碳，第二晶格改变材料包括锗。
一些实施方式包括在场绝缘层上且在第一栅电极与第二栅电极之间并且在第二方向上延伸的虚设栅电极。
一些实施方式包括形成在衬底上且在第一和第二鳍型有源图案之间的氧化物图案。一些实施方式包括在氧化物图案上的虚设栅电极。在一些实施方式中，虚设栅电极在第一栅电极与第二栅电极之间并在第二方向上延伸。
一些实施方式包括至少部分地在氧化物图案上的第一和第二虚设栅电极。一些实施方式提供为，第一和第二虚设栅电极在第一方向上在第一栅电极和第二栅电极之间间隔开并在第二方向上延伸。
然而，本发明构思的方面不限于这里阐述的一种。对于本发明构思所属的领域的普通技术人员而言，通过参照以下给出的本发明构思的详细描述，本发明构思的以上和其它的方面将变得更加明显。
附图说明
通过参照附图详细描述本发明构思的示例性实施方式，本发明构思的以上和其它的方面及特征将变得更加明显。
图1是根据本发明构思的第一实施方式的半导体器件的透视图。
图2是沿图1的线A-A截取的截面图。
图3是沿图1的线B-B截取的截面图。
图4是沿图1的线C-C截取的截面图。
图5和图6是根据本发明构思的第二实施方式的半导体器件的视图。
图7是根据本发明构思的第三实施方式的半导体器件的视图。
图8是根据本发明构思的第四实施方式的半导体器件的视图。
图9和图10是根据本发明构思的第五实施方式的半导体器件的视图。
图11是根据本发明构思的第六实施方式的半导体器件的视图。
图12是根据本发明构思的第七实施方式的半导体器件的视图。
图13和图14是根据本发明构思的第八实施方式的半导体器件的视图。
图15是根据本发明构思的第九实施方式的半导体器件的视图。
图16A和图16B分别是根据本发明构思的第十实施方式的半导体器件的透视图和平面图。
图17是图16A中示出的第一和第二鳍型有源图案和场绝缘层的局部透视图。
图18是沿图16A的线D-D截取的截面图。
图19和图20是根据本发明构思的第十一实施方式的半导体器件的视图。
图21是根据本发明构思的第十二实施方式的半导体器件的截面图。
图22和图23是根据本发明构思的第十三实施方式的半导体器件的视图。
图24是根据本发明构思的第十四实施方式的半导体器件的透视图。
图25是沿图24的线A-A和E-E截取的截面图。
图26和图27是根据本发明构思的第十五实施方式的半导体器件的视图。
图28是根据本发明构思的第十六实施方式的半导体器件的视图。
图29是根据本发明构思的第十七实施方式的半导体器件的视图。
图30和图31是根据本发明构思的第十八实施方式的半导体器件的视图。
图32是根据本发明构思的第十九实施方式的半导体器件的视图。
图33是根据本发明构思的第二十实施方式的半导体器件的视图。
图34和图35是根据本发明构思的第二十一实施方式的半导体器件的视图。
图36是根据本发明构思的第二十二实施方式的半导体器件的视图。
图37至图45是示出用于根据本发明构思的一些实施方式的制造半导体器件的方法的操作的视图。
图46和图47是示出根据本发明构思的一些实施方式的制造半导体器件的方法的操作的视图。
图48是包括根据本发明构思的一些实施方式的半导体器件的电子***的方框图。
图49和图50是示出根据本发明构思的一些实施方式的半导体器件能够被应用到其的半导体***的示例的图示。
具体实施方式
现在将参照附图在下文更全面地描述本发明构思，附图中示出了本发明构思的优选实施方式。然而，本发明构思可以以许多不同的形式实施，而不应被解释为限于这里阐述的实施方式。而是，提供这些实施方式使得本公开将透彻和完整，并将本发明构思的范围充分传达给本领域技术人员。相同的附图标记在整个说明书中表示相同的部件。在附图中，为了清晰，层和区域的厚度被夸大。
将理解，当一元件或层被称为“连接到”或“联接到”另一元件或层时，它可以直接连接到或联接到另一元件或层，或者可以存在居间的元件或层。相反，当一元件被称为“直接连接到”或“直接联接到”另一元件或层时，则不存在居间的元件或层。相同的附图标记始终指代相同的元件。当在这里使用时，术语“和/或”包括一个或多个相关列举项目的任意和所有组合。
还将理解，当一层被称为在另一层或衬底“上”时，它可以直接在该另一层或衬底上，或者也可以存在居间的层。相反，当一元件被称为“直接在”另一元件“上”时，则不存在居间的元件。
将理解，虽然这里可以使用术语第一、第二等来描述各种元件，但是这些元件不应受到这些术语限制。这些术语仅用于将一个元件与另一元件区别开。因从，例如，以下讨论的第一元件、第一部件或第一部分可以被称为第二元件、第二部件或第二部分，而没有脱离本发明构思的教导。
在描述本发明构思的上下文中(尤其在权利要求书的上下文中)使用的术语“一”和“该”以及类似指示语将被解释为涵盖单数和复数二者，除非这里另外地指示或者与上下文明显抵触。术语“包含”、“具有”、“包括”等将被解释为开放式术语(即，指的是“包括但不限于”)，除非另外地说明。
除非另外地限定，这里使用的所有技术和科学术语具有与本发明构思所属的领域中的普通技术人员所通常理解的相同含义。注意到，这里提供的任何和所有示例或示例性术语的使用仅旨在更好地说明本发明构思，而不是对本发明构思的范围的限制，除非另外地指定。此外，除非另外地限定，在通用词典中定义的所有术语不应被过度地解释。
现在将参照图1至图4描述根据本发明构思的第一实施方式的半导体器件。
图1是根据本发明构思的第一实施方式的半导体器件1的透视图。图2是沿图1的线A-A截取的截面图。图3是沿图1的线B-B截取的截面图。图4是沿图1的线C-C截取的截面图。为了便于描述，在图1中没有示出层间绝缘膜150。
参照图1至图4，根据第一实施方式的半导体器件1可以包括衬底100、第一鳍型有源图案110、第一栅电极120和第一源极/漏极区130。
衬底100可以是体硅衬底和/或绝缘体上硅(SOI)衬底。另外地，衬底100可以是硅衬底，和/或可以是由其它材料诸如硅锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓和/或锑化镓制成的衬底。在一些实施方式中，衬底100可以由基底衬底和形成在基底衬底上的外延层构成。本发明构思的实施方式将基于衬底100是硅衬底的假设来描述。
场绝缘层105可以形成在衬底100上。场绝缘层105可以包括氧化物层、氮化物层、氮氧化物层和/或其组合中的一种。
第一鳍型有源图案110可以从衬底100突出。场绝缘层105可以部分地覆盖第一鳍型有源图案110的侧壁。因此，第一鳍型有源图案110的顶表面可以比场绝缘层105的顶表面进一步向上突出。也就是，第一鳍型有源图案110可以由场绝缘层105限定。
第一鳍型有源图案110包括顺序地层叠在衬底100上的第一下图案111和第一上图案112。第一下图案111从衬底100突出。第一上图案112形成在第一下图案111上。
第一上图案112可以位于第一鳍型有源图案110的顶部。也就是，第一鳍型有源图案110的顶表面可以是第一上图案112的顶表面。
因为第一鳍型有源图案110的顶表面比场绝缘层105的顶表面进一步向上突出，所以至少部分的第一上图案112可以比场绝缘层105进一步向上突出。
例如，如果半导体器件1是晶体管，则第一上图案112可以用作该晶体管的沟道区。
第一上图案112直接连接到第一下图案111。也就是，第一上图案112直接接触第一下图案111。例如，第一下图案111可以是第一上图案112在其上外延生长的基底，第一上图案112可以是形成在第一下图案111上的外延层。
第一下图案111是包含硅的硅图案。第一上图案112是包含具有与第一下图案111的材料不同的晶格常数的材料的化合物半导体图案。
第一下图案111直接连接到衬底100。此外，因为衬底100可以是硅衬底并且第一下图案111是硅图案，所以它们包括相同的材料。换言之，因为衬底100和第一下图案111包括硅并直接连接到彼此，所以它们可以是一体的结构。
如果根据本发明构思的第一实施方式的半导体器件1是n沟道金属氧化物半导体(NMOS)晶体管，则第一上图案112可以包括具有比硅小的晶格常数的材料(例如，碳化硅(SiC))。也就是，第一上图案112可以是碳化硅图案。
另一方面，如果根据本发明构思的第一实施方式的半导体器件1是p沟道金属氧化物半导体(PMOS)晶体管，则第一上图案112可以包括具有比硅大的晶格常数的材料(例如，硅锗(SiGe))。也就是，第一上图案112可以是硅锗图案。
在图1、图3和图4中，第一上图案112和第一下图案111的接触面位于与场绝缘层105的顶表面相同的平面内。也就是，第一下图案111的整个侧壁接触场绝缘层105，并且第一上图案112的整个侧壁不接触场绝缘层105。然而，本发明构思不限于此。
第一鳍型有源图案110可以沿着第一方向X1延伸。第一鳍型有源图案110包括第一部分110a和第二部分110b。第一鳍型有源图案110的第二部分110b设置在第一鳍型有源图案110的第一部分110a在第一方向X1上的两侧。
在根据本发明构思的第一实施方式的半导体器件1中，第一鳍型有源图案110的第一部分110a的顶表面和第一鳍型有源图案110的第二部分110b的顶表面比场绝缘层105的顶表面进一步向上突出。此外，第一鳍型有源图案110的第一部分110a的顶表面和第一鳍型有源图案110的第二部分110b的顶表面位于相同的平面内。
层间绝缘膜150形成在场绝缘层105上。层间绝缘膜150覆盖第一鳍型有源图案110、第一源极/漏极区130等。层间绝缘膜150包括交叉第一鳍型有源图案110且沿着第二方向Y1延伸的第一沟槽151。
层间绝缘膜150可以包括低k材料、氧化物层、氮化物层和/或氮氧化物层中的至少一种。低k材料可以由(但不限于)可流动氧化物(FOX)、Tonen SilaZen(TOSZ)、未掺杂的石英玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物、等离子体增强氧化物(PEOX)、流动式CVD(FCVD)和/或其任意组合形成。
第一栅电极120形成在第一鳍型有源图案110和场绝缘层105上。例如，第一栅电极120形成在第一鳍型有源图案110的第一部分110a上。
更具体地，第一栅电极120形成在第一上图案112的侧壁和顶表面上。比场绝缘层105的顶表面进一步向上突出的第一上图案112被第一栅电极120覆盖。
第一栅电极120形成在层间绝缘膜150中包括的第一沟槽151中。第一栅电极120沿着第二方向Y1延伸并交叉第一鳍型有源图案110。
第一栅电极120可以包括金属层。第一栅电极120可以包括控制功函数的部分和填充第一沟槽151的部分。第一栅电极120可以包括W、Al、TiN、TaN、TiC和/或TaC中的至少一种。在一些实施方式中，第一栅电极120可以由例如Si和/或SiGe制成。在根据本发明构思的第一实施方式的半导体器件1中，第一栅电极120可以通过置换工艺形成。
第一栅绝缘层125可以形成在第一鳍型有源图案110和第一栅电极120之间。此外，第一栅绝缘层125可以形成在层间绝缘膜150和第一栅电极120之间。
第一栅绝缘层125可以沿着第一鳍型有源图案110的第一部分110a的顶表面和侧壁形成。第一栅绝缘层125可以沿着比场绝缘层105的顶表面进一步向上突出的第一上图案112的侧壁和顶表面形成。
第一栅绝缘层125可以设置在第一栅电极120和场绝缘层105之间。换言之，第一栅绝缘层125可以沿着第一沟槽151侧壁和底表面形成。
第一栅绝缘层125可以包括硅氧化物层和/或具有比硅氧化物层高的介电常数的高k材料。例如，第一栅绝缘层125可以包括铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和/或铅锌铌酸盐中的一种或多种，但是不限于此。
第一栅间隔物140可以分别形成在沿着第二方向Y1延伸的第一栅电极120的侧壁上。第一栅间隔物140可以包括硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)和/或其组合中的至少一种。在附图中，每个第一栅间隔物140被示出为单层。然而，本发明构思不限于此，每个第一栅间隔物140也可以具有多层结构。
第一源极/漏极区130分别形成在第一栅电极120的两侧。换言之，每个第一源极/漏极区130形成在第一鳍型有源图案110的第二部分110b中。每个第一源极/漏极区130可以形成在第一鳍型有源图案110内，也就是形成在第一鳍型有源图案110的第二部分110b内。
在附图中，每个第一源极/漏极区130形成在第一鳍型有源图案110的第二部分110b的第一上图案112中。然而，这仅是用于使描述容易的示例，本发明构思不限于此示例。
如果根据本发明构思的第一实施方式的半导体器件1是NMOS晶体管，则第一源极/漏极区130可以包括n型杂质。除了别的以外，n型杂质可以是(但是不限于)磷(P)、砷(As)和/或锑(Sb)。
如果根据本发明构思的第一实施方式的半导体器件1是PMOS晶体管，则第一源极/漏极区130可以包括p型杂质。除了别的以外，p型杂质可以是(但是不限于)硼(B)。
图5和图6是根据本发明构思的第二实施方式的半导体器件2的视图。为简单起见，在下文将描述当前实施方式，主要集中在与以上参照图1至图4描述的实施方式的差异上。
参照图5和图6，根据第二实施方式的半导体器件2还包括第一外延层135。
每个第一源极/漏极区130包括第一外延层135。也就是，每个第一源极/漏极区130可以包括第一外延层135和形成在第一鳍型有源图案110的第二部分110b中的杂质区。
第一外延层135形成在第一鳍型有源图案110的第二部分110b上。更具体地，在根据本发明构思的第二实施方式的半导体器件2中，第一外延层135形成在第一鳍型有源图案110的比场绝缘层105的顶表面进一步向上突出的第二部分110b的所有的顶表面110b-1和侧壁110b-2上。第一外延层135形成在第一鳍型有源图案110的比场绝缘层105的顶表面进一步向上突出的整个第二部分110b周围。第一外延层135可以接触场绝缘层105。
第一外延层135形成在第一鳍型有源图案110的第二部分110b的第一上图案112的侧壁和顶表面上。第一外延层135围绕第一上图案112形成。
参照图6，第一外延层135的外周边表面可以具有各种形状。例如，第一外延层135的外周边表面可以是菱形形状、圆形形状和矩形形状中的至少一种。在图6中，示出了八边形形状。
如果根据本发明构思的第二实施方式的半导体器件2是NMOS晶体管，则像第一上图案112一样，第一外延层135可以包括碳化硅。
第一上图案112和第一外延层135二者可以包括碳化硅。然而，第一外延层135中的碳的比例可以等于或大于第一上图案112中的碳的比例。
如果第一外延层135中的碳的比例大于第一上图案112中的碳的比例，则第一外延层135的晶格常数小于第一上图案112的晶格常数。因此，第一外延层135可以通过施加张应力到第一鳍型有源图案110的沟道区而提高载流子的迁移率。
如果根据本发明构思的第二实施方式的半导体器件2是PMOS晶体管，则像第一上图案112一样，第一外延层135可以包括硅锗。
第一上图案112和第一外延层135二者可以包括硅锗。然而，第一外延层135中的锗的比例可以等于或大于第一上图案112中的锗的比例。
如果第一外延层135中的锗的比例大于第一上图案112中的锗的比例，则第一外延层135的晶格常数大于第一上图案112的晶格常数。因此，第一外延层135可以通过施加压应力到第一鳍型有源图案110的沟道区而提高载流子的迁移率。
现在将参照图7和图8描述根据本发明构思的第三和第四实施方式的半导体器件。为简单起见，在下文将描述当前实施方式，主要集中在与以上参照图5至图6描述的实施方式的差异上。
图7是根据本发明构思的第三实施方式的半导体器件3的视图。图8是根据本发明构思的第四实施方式的半导体器件4的视图。
参照图7，在根据本发明构思的第三实施方式的半导体器件3中，第一外延层135不接触场绝缘层105。
第一外延层135形成在第一鳍型有源图案110的比场绝缘层105的顶表面进一步向上突出的第二部分110b的顶表面110b-1和侧壁110b-2的部分上。也就是，第一外延层135形成在第一鳍型有源图案110的比场绝缘层105的顶表面进一步向上突出的第二部分110b的部分周围。
参照图8，根据本发明构思的第四实施方式的半导体器件4还包括第一鳍间隔物145。
第一鳍间隔物145可以形成在第一鳍型有源图案110的比场绝缘层105的顶表面进一步向上突出的第二部分110b的侧壁110b-2的部分上。因此，第一鳍型有源图案110的第二部分110b的部分比第一鳍间隔物145进一步向上突出。也就是，第一鳍型有源图案110的第二部分110b的侧壁110b-2的部分没有被第一鳍间隔物145覆盖。
考虑图1，因为第一鳍间隔物145形成在第一鳍型有源图案110的突出的第二部分110b的侧壁110b-2上，所以它们沿着第一方向X1延伸。
此外，第一鳍间隔物145物理地连接到形成在第一栅电极120的侧壁上的第一栅间隔物140。第一鳍间隔物145和第一栅间隔物140彼此连接，因为它们形成在相同的水平面处。这里，术语“相同的水平面”表示第一鳍间隔物145和第一栅间隔物140通过相同的制造工艺形成。
第一鳍间隔物145可以包括SiN、SiON、SiO2、SiOCN和/或其组合中的至少一种。在附图中，每个第一鳍间隔物145被示出为单层。然而，本发明构思不限于此，每个第一鳍间隔物145也可以具有多层结构。
第一外延层135形成在第一鳍型有源图案110的比第一鳍间隔物145进一步向上突出的第二部分110b的顶表面110b-1和侧壁110b-2上。也就是，第一外延层135形成在第一鳍型有源图案110的比第一鳍间隔物145进一步向上突出的第二部分110b周围。
第一外延层135可以接触第一鳍间隔物145。
图9和图10是根据本发明构思的第五实施方式的半导体器件5的视图。为简单起见，在下文将描述当前实施方式，主要集中在与以上参照图1至图4描述的实施方式的差异上。
参照图9和图10，在根据本发明构思的第五实施方式的半导体器件5中，第一鳍型有源图案110的第二部分110b的顶表面比第一鳍型有源图案110的第一部分110a的顶表面更凹进。此外，半导体器件5还包括第一外延层135。
更具体地，第一鳍型有源图案110的第一部分110a的顶表面和第一鳍型有源图案110的第二部分110b的顶表面比场绝缘层105的顶表面进一步向上突出。然而，第一鳍型有源图案110的第一部分110a的顶表面和第一鳍型有源图案110的第二部分110b的顶表面没有位于相同的平面内。
在根据本发明构思的第五实施方式的半导体器件5中，从衬底100的顶表面至第一鳍型有源图案110的第一部分110a的顶表面的高度大于从衬底100的顶表面至第一鳍型有源图案110的第二部分110b的顶表面的高度。
此外，第一鳍型有源图案110的第二部分110b的侧壁110b-2的部分接触场绝缘层105，但是第一鳍型有源图案110的第二部分110b的侧壁110b-2的其它部分不接触场绝缘层105。
第一外延层135形成在第一鳍型有源图案110的凹进的第二部分110b上。更具体地，在根据本发明构思的第五实施方式的半导体器件5中，第一外延层135形成在第一鳍型有源图案110的比场绝缘层105的顶表面进一步向上突出的第二部分110b的顶表面110b-1上，但是没有形成在第一鳍型有源图案110的第二部分110b的侧壁110b-2上。
如果第一外延层135包括例如碳化硅，则第一外延层135中的碳的比例可以大于第一上图案112中的碳的比例，但是不限于此。
如果第一外延层135包括例如硅锗，则第一外延层135中的锗的比例可以大于第一上图案112中的锗的比例，但是不限于此。
每个第一源极/漏极区130可以包括第一外延层135和形成在第一鳍型有源图案110的凹进的第二部分110b中的杂质区。
现在将参照图11和图12描述根据本发明构思的第六和第七实施方式的半导体器件。为简单起见，在下文将描述当前实施方式，主要集中在与以上参照图9至图10描述的实施方式的差异上。
图11是根据本发明构思的第六实施方式的半导体器件6的视图。图12是根据本发明构思的第七实施方式的半导体器件7的视图。
参照图11，在根据本发明构思的第六实施方式的半导体器件6中，第一外延层135可以接触场绝缘层105。
第一外延层135形成在第一鳍型有源图案110的比场绝缘层105的顶表面进一步向上突出的第二部分110b的侧壁110b-2和顶表面110b-1上。第一外延层135形成在第一鳍型有源图案110的比场绝缘层105的顶表面进一步向上突出的第二部分110b周围。
参照图12，根据本发明构思的第七实施方式的半导体器件7还包括第一鳍间隔物145。
第一鳍间隔物145可以形成在第一鳍型有源图案110的比场绝缘层105的顶表面进一步向上突出的第二部分110b的侧壁110b-2上。因此，第一鳍间隔物145可以接触第一外延层135。
在附图中，第一鳍型有源图案110的第二部分110b没有比第一鳍间隔物145进一步向上突出，但是本发明构思不限于此。
图13和图14是根据本发明构思的第八实施方式的半导体器件8的视图。为简单起见，在下文将描述当前实施方式，主要集中在与以上参照图9和图10描述的实施方式的差异上。
参照图13和图14，在根据本发明构思的第八实施方式的半导体器件8中，第一鳍型有源图案110的第二部分110b的整个侧壁110b-2可以接触场绝缘层105。
第一鳍型有源图案110的第二部分110b的顶表面110b-1可以不比场绝缘层105的顶表面进一步向上突出。也就是，如果场绝缘层105的顶表面是如附图中所示地平坦的，则第一鳍型有源图案110的第二部分110b的顶表面110b-1可以位于与场绝缘层105的顶表面相同的平面内。
因为第一鳍型有源图案110的第二部分110b的整个侧壁110b-2被场绝缘层105覆盖，所以第一外延层135形成在第一鳍型有源图案110的第二部分110b的顶表面110b-1上，而没有形成在第一鳍型有源图案110的第二部分110b的侧壁110b-2上。
图15是根据本发明构思的第九实施方式的半导体器件9的视图。为简单起见，在下文将描述当前实施方式，主要集中在与以上参照图1至图4描述的实施方式的差异上。
参照图15，在根据本发明构思的第九实施方式的半导体器件9中，第一栅绝缘层125沿着第一沟槽151的底表面而不沿着第一沟槽151的侧壁形成。
第一栅绝缘层125不沿着第一栅间隔物140的侧壁形成。第一栅绝缘层125不包括位于与第一栅电极120相同的平面内的部分。
因此，第一栅绝缘层125插置在第一栅电极120和第一鳍型有源图案110之间而不在第一栅电极120和第一栅间隔物140之间。
第一栅绝缘层125不是通过置换工艺形成。第一栅电极120也可以不通过置换工艺形成，但是本发明构思不限于此。
现在将参照图16A至图18描述根据本发明构思的第十实施方式的半导体器件。
图16A和图16B分别是根据本发明构思的第十实施方式的半导体器件10的透视图和平面图。图17是图16A中示出的第一和第二鳍型有源图案110和210以及场绝缘层105的局部透视图。图18是沿图16A的线D-D截取的截面图。
图18的截面图与根据本发明构思的第二至第四实施方式的半导体器件2至4有关。然而，本发明构思不限于此。也就是，图18的截面图也可以是根据本发明构思的第一至第九实施方式的半导体器件1至9中的任一个的截面图。
参照图16A至图18，根据本发明构思的第十实施方式的半导体器件10可以包括场绝缘层105、第一鳍型有源图案110、第二鳍型有源图案210、第一栅电极120、第二栅电极220以及第一虚设栅电极160。
第一鳍型有源图案110和第二鳍型有源图案210形成在衬底100上。第一鳍型有源图案110和第二鳍型有源图案210从衬底100突出。
第一鳍型有源图案110和第二鳍型有源图案210沿着第一方向X1延伸。第一鳍型有源图案110和第二鳍型有源图案210沿着纵向方向并排形成。第一鳍型有源图案110和第二鳍型有源图案210彼此相邻地形成。
因为第一鳍型有源图案110和第二鳍型有源图案210的每个沿着第一方向X1延伸，所以它可以包括沿着第一方向X1延伸的长侧和沿着第二方向Y1延伸的短侧。
也就是，如果第一鳍型有源图案110和第二鳍型有源图案210沿着纵向方向并排延伸，则其指的是第一鳍型有源图案110的短侧面对第二鳍型有源图案210的短侧。
第一鳍型有源图案110包括顺序地层叠在衬底100上的第一下图案111和第一上图案112。第二鳍型有源图案210包括顺序地层叠在衬底100上的第二下图案211和第二上图案212。
此外，第一鳍型有源图案110的顶表面可以是第一上图案112的顶表面，第二鳍型有源图案210的顶表面可以是第二上图案212的顶表面。
像第一鳍型有源图案110一样，第二上图案212直接连接到第二下图案211。此外，第二下图案211直接连接到衬底100。
像第一下图案111一样，第二下图案211是包含硅的硅图案。第二上图案212可以是包含碳化硅的碳化硅图案或包含硅锗的硅锗图案。
第一上图案112和第二上图案212可以包括相同的材料。也就是，第一上图案112和第二上图案212可以是(但是不限于)碳化硅图案或硅锗图案。
场绝缘层105形成在衬底100上。场绝缘层105形成在第一鳍型有源图案110和第二鳍型有源图案210周围。因此，第一鳍型有源图案110和第二鳍型有源图案210可以通过场绝缘层105限定。
场绝缘层105包括第一区域106和第二区域107。场绝缘层105的第一区域106接触第一鳍型有源图案110的长侧和第二鳍型有源图案210的长侧。场绝缘层105的第一区域106可以沿着第一鳍型有源图案110的长侧和第二鳍型有源图案210的长侧在第一方向X1上延伸。
场绝缘层105的第二区域107接触第一鳍型有源图案110的短侧和第二鳍型有源图案210的短侧。场绝缘层105的第二区域107形成在第一鳍型有源图案110的短侧与第二鳍型有源图案210的短侧之间以沿着第二方向Y1延伸。
在根据本发明构思的第十实施方式的半导体器件10中，场绝缘层105的第一区域106的顶表面和场绝缘层105的第二区域107的顶表面可以位于相同的平面内。也就是，场绝缘层105的第一区域106的高度H1可以等于场绝缘层105的第二区域107的高度H2。
第一栅电极120形成在第一鳍型有源图案110和场绝缘层105的第一区域106上。第一栅电极120交叉第一鳍型有源图案110。
第二栅电极220形成在第二鳍型有源图案210和场绝缘层105的第一区域106上。第二栅电极220交叉第二鳍型有源图案210。
第一栅电极120和第二栅电极220可以沿着第二方向Y1延伸。在附图中，示出了交叉第一鳍型有源图案110的一个第一栅电极120和交叉第二鳍型有源图案210的一个第二栅电极220。然而，这仅是用于使描述容易的示例，本发明构思不限于此示例。
至少部分的第一虚设栅电极160形成在场绝缘层105的第二区域107上。第一虚设栅电极160与第一栅电极120和第二栅电极220并排地形成。第一虚设栅电极160形成在第一栅电极120和第二栅电极220之间。第一栅电极160沿着第二方向Y1延伸。
在根据本发明构思的第十实施方式的半导体器件10中，整个第一虚设栅电极160形成在场绝缘层105的第二区域107上。也就是，整个第一虚设栅电极160交叠场绝缘层105的第二区域107。
第一虚设栅电极160形成在第一鳍型有源图案110的短侧与第二鳍型有源图案210的短侧之间。换言之，第一虚设栅电极160形成在第一鳍型有源图案110的一端与第二鳍型有源图案210的一端之间。第一虚设栅电极160可以在第一鳍型有源图案110的所述一端与第二鳍型有源图案210的所述一端之间延伸以形成在场绝缘层105的第二区域107上。
此外，一个第一虚设栅电极160可以形成在第一鳍型有源图案110与第二鳍型有源图案210之间。因为仅一个第一虚设栅电极160而不是两个或更多第一虚设栅电极形成在第一鳍型有源图案110与第二鳍型有源图案210之间，所以布局尺寸能够被减小。
像第一栅电极120一样，第二栅电极220可以包括W、Al、TiN、TaN、TiC和/或TaC中的至少一种。第二栅电极220可以形成于层间绝缘膜150中包括的第二沟槽152中。
第一虚设栅电极160可以具有与第一栅电极120和第二栅电极220类似的结构。第一虚设栅电极160可以包括W、Al、TiN、TaN、TiC和/或TaC中的至少一种。
第一虚设栅电极160可以形成于层间绝缘膜150中包括的第三沟槽153中。第三沟槽153可以沿着第二方向Y1延伸以交叠场绝缘层105的第二区域107。
像第一栅电极120和第二栅电极220一样，第一虚设栅电极160可以通过(但是不限于)置换工艺(或后栅极工艺)形成。
第二栅绝缘层225可以沿着第二鳍型有源图案210的顶表面和侧壁形成。第二栅绝缘层225可以沿着第二沟槽152的侧壁和底表面形成。
第一虚设栅绝缘层165可以沿着第三沟槽153的侧壁和底表面形成。换言之，第一虚设栅绝缘层165可以沿着第一虚设栅间隔物170的侧壁和场绝缘层105的第二区域107的顶表面形成。
第二栅绝缘层225和第一虚设栅绝缘层165可以包括硅氧化物层和/或具有比硅氧化物层高的介电常数的高k材料。
在附图中，整个第一虚设栅间隔物170形成在场绝缘层105的第二区域107上，因而不接触第一鳍型有源图案110和第二鳍型有源图案210。然而，本发明构思不限于此。
第二源极/漏极区230分别形成在第二栅电极220的两侧。每个第二源极/漏极区230可以包括第二外延层235。第二外延层235可以与以上描述的第一外延层135相同，因而省略其重复描述。
现在，将参照图19至图21描述根据本发明构思的第十一和第十二实施方式的半导体器件。为简单起见，在下文将描述当前实施方式，主要集中在与以上参照图16至图18描述的实施方式的差异上。
图19和图20是根据本发明构思的第十一实施方式的半导体器件11的视图。图21是根据本发明构思的第十二实施方式的半导体器件12的截面图。
参照图19和图20，在根据本发明构思的第十一实施方式的半导体器件11中，场绝缘层105的第二区域107的顶表面比场绝缘层105的第一区域106的顶表面高。然而，场绝缘层105的第二区域107的顶表面比第一鳍型有源图案110的顶表面和第二鳍型有源图案210的顶表面低。
也就是，场绝缘层105的第一区域106的顶表面和场绝缘层105的第二区域107的顶表面没有位于相同的平面内。
更具体地，场绝缘层105的第二区域107的高度H2大于场绝缘层105的第一区域106的高度H1。然而，场绝缘层105的第二区域107的高度H2小于第一鳍型有源图案110的高度和第二鳍型有源图案210的高度。如所示出的，高度可以指的是从衬底100的表面起的相对距离。
在附图中，部分第一鳍型有源图案110和部分第二鳍型有源图案210交叠第一虚设栅间隔物170。然而，本发明构思不限于此。
参照图21，在根据本发明构思的第十二实施方式的半导体器件12中，场绝缘层105的第二区域107的顶表面高于场绝缘层105的第一区域106的顶表面。
此外，场绝缘层105的第二区域107的顶表面可以与第一鳍型有源图案110的顶表面和第二鳍型有源图案210的顶表面在相同的水平面，或者可以高于第一鳍型有源图案110的顶表面和第二鳍型有源图案210的顶表面。
在附图中，场绝缘层105的第二区域107的顶表面位于与第一鳍型有源图案110的顶表面和第二鳍型有源图案210的顶表面相同的平面内。然而，本发明构思不限于此。
图22和图23是根据本发明构思的第十三实施方式的半导体器件13的视图。为简单起见，在下文将描述当前实施方式，主要集中在与以上参照图16至图18描述的实施方式的差异上。
参照图22和图23，根据本发明构思的第十三实施方式的半导体器件13还包括第二虚设栅电极260。
第二虚设栅电极260与第一栅电极120和第二栅电极220并排地形成。第二虚设栅电极260形成在第一栅电极120和第二栅电极220之间。第二虚设栅电极260可以沿着第二方向Y1延伸。
第二虚设栅电极260可以具有与第一虚设栅电极160类似的结构，因而省略其描述。
在根据本发明构思的第十三实施方式的半导体器件13中，部分第一虚设栅电极160和部分第二虚设栅电极260形成在场绝缘层105的第二区域107上。也就是，仅部分第一虚设栅电极160可以交叠场绝缘层105的第二区域107，并且仅部分第二虚设栅电极260可以交叠场绝缘层105的第二区域107。
换言之，第一虚设栅电极160的一部分形成在场绝缘层105的第二区域107上，第一虚设栅电极160的其它部分形成在场绝缘层105的第一区域106和第一鳍型有源图案110上。此外，第二虚设栅电极260的一部分形成在场绝缘层105的第二区域107上，第二虚设栅电极260的其它部分形成在场绝缘层105的第一区域106和第二鳍型有源图案210上。
在图23中，场绝缘层105的第一区域106的高度H1等于场绝缘层105的第二区域107的高度H2。然而，本发明构思不限于此。
也就是，如图19和图20所示，场绝缘层105的第二区域107的顶表面高于场绝缘层105的第一区域106的顶表面。然而，场绝缘层105的第二区域107的顶表面低于第一鳍型有源图案110的顶表面和第二鳍型有源图案210的顶表面。
在一些实施方式中，场绝缘层105的第二区域107的顶表面高于场绝缘层105的第一区域106的顶表面。此外，场绝缘层105的第二区域107的顶表面可以在与第一鳍型有源图案110的顶表面和第二鳍型有源图案210的顶表面相同的水平面处，或者可以高于第一鳍型有源图案110的顶表面和第二鳍型有源图案210的顶表面。
现在将参照图24至图36描述根据本发明构思的第十四至第二十二实施方式的半导体器件。
图24是根据本发明构思的第十四实施方式的半导体器件14的透视图。图25是沿图24的线A-A和E-E截取的截面图。图26和图27是根据本发明构思的第十五实施方式的半导体器件15的视图。图28是根据本发明构思的第十六实施方式的半导体器件16的视图。图29是根据本发明构思的第十七实施方式的半导体器件17的视图。图30和图31是根据本发明构思的第十八实施方式的半导体器件18的视图。图32是根据本发明构思的第十九实施方式的半导体器件19的视图。图33是根据本发明构思的第二十实施方式的半导体器件20的视图。图34和图35是根据本发明构思的第二十一实施方式的半导体器件21的视图。图36是根据本发明构思的第二十二实施方式的半导体器件22的视图。
具体地，图26、图30、图34和图36是根据第十四至第二十二实施方式的半导体器件14至22的沿图24的线A-A和E-E截取的截面图。图27至图29、图31至图33和图35是根据第十四至第二十二实施方式的半导体器件14至22的沿图24的线C-C和F-F截取的截面图。
在根据本发明构思的第十四至第二十二实施方式的半导体器件14至22中，形成在第一区域I中的第一晶体管101可以与以上参照图1至图15描述的那些基本上相同，因而将简要地给出其描述或者省略其描述。
参照图24和图25，根据本发明构思的第十四实施方式的半导体器件14可以包括衬底100、第一鳍型有源图案110、第三鳍型有源图案310、第一栅电极120、第三栅电极320、第一源极/漏极区130和第三源极/漏极区330。
衬底100可以包括第一区域I和第二区域II。第一区域I和第二区域II可以彼此分离或可以彼此连接。此外，第一区域I和第二区域II可以包括不同类型的晶体管区域。例如，第一区域I可以是形成NMOS晶体管的地方，第二区域II可以是形成PMOS晶体管的地方。
第一晶体管101包括第一鳍型有源图案110、第一栅电极120和第一源极/漏极区130。
在根据本发明构思的第十四至第二十二实施方式的半导体器件14至22中，第一鳍型有源图案110的第一上图案112可以是包含碳化硅的碳化硅图案。此外，第一源极/漏极区130可以包括n型杂质。
第一晶体管101的其它特征与以上参照图1至图4描述的那些相同，因而省略其重复的描述。
第二晶体管301包括第三鳍型有源图案310、第三栅电极320和第三源极/漏极区330。
第三鳍型有源图案310可以从衬底100突出。场绝缘层105部分地覆盖第三鳍型有源图案310的侧壁。因此，第三鳍型有源图案310的顶表面比场绝缘层105的顶表面进一步向上突出。第三鳍型有源图案310通过场绝缘层105限定。
第三鳍型有源图案310包括顺序地层叠在衬底100上的第三下图案311和第三上图案312。第三上图案312形成在第三下图案311上。第三上图案312和第三下图案311彼此直接连接。
第三鳍型有源图案310的顶表面可以是第三上图案312的顶表面。至少部分的第三上图案312比场绝缘层105进一步向上突出。第三上图案312可以用作第二晶体管301的沟道区。
第三下图案311是包含硅的硅图案。第三上图案312是包含硅锗的硅锗图案。
第三下图案311直接连接到衬底100。因为衬底100可以是硅衬底并且第三下图案311是硅图案，所以它们可以是一体的结构。
在图24中，第三上图案312和第三下图案311的接触面位于与场绝缘层105的顶表面相同的平面内。也就是，第三下图案311的整个侧壁接触场绝缘层105，并且第三上图案312的整个侧壁不接触场绝缘层105。然而，本发明构思不限于此。
第三鳍型有源图案310可以沿着第三方向X2延伸。第三鳍型有源图案310包括第一部分310a和第二部分310b。第三鳍型有源图案310的第二部分310b设置于第三鳍型有源图案310的第一部分310a在第三方向X2上的两侧。
在根据本发明构思的第十四实施方式的半导体器件14中，第三鳍型有源图案310的第一部分310a的顶表面和第三鳍型有源图案310的第二部分310b的顶表面比场绝缘层105的顶表面进一步向上突出。此外，第三鳍型有源图案310的第一部分310a的顶表面和第三鳍型有源图案310的第二部分310b的顶表面位于相同的平面内。
第三栅电极320形成在第三鳍型有源图案310和场绝缘层105上。例如，第三栅电极320形成在第三鳍型有源图案310的第一部分310a上。更具体地，第三栅电极320形成在第三上图案312的侧壁和顶表面上。
第三栅电极320沿着第四方向Y2延伸以交叉第三鳍型有源图案310。
第三栅电极320可以包括金属层。第三栅电极320可以包括控制功函数的部分和填充第四沟槽156的部分。第三栅电极320可以包括W、Al、TiN、TaN、TiC和/或TaC中的至少一种。在一些实施方式中，第三栅电极320可以由例如Si和/或SiGe制成。
第三栅绝缘层325可以形成在第三鳍型有源图案310和第三栅电极320之间。第三栅绝缘层325可以沿着第三鳍型有源图案310的第一部分310a的顶表面和侧壁形成。第三栅绝缘层325可以沿着比场绝缘层105的顶表面进一步向上突出的第三上图案312的侧壁和顶表面形成。第三栅绝缘层325可以沿着第四沟槽156的侧壁和底表面形成。
第三栅绝缘层325可以包括硅氧化物层和/或具有比硅氧化物层高的介电常数的高k材料。
第三源极/漏极区330分别形成在第三栅电极320的两侧。例如，每个第三源极/漏极区330形成在第三鳍型有源图案310的第二部分310b中。每个第三源极/漏极区330可以形成在第三鳍型有源图案310中，也就是形成在第三鳍型有源图案310的第二部分310b中。
第三源极/漏极区330可以包括p型杂质。
现在将参照图26和图27描述根据本发明构思的第十五实施方式的半导体器件15。为简单起见，在下文将描述当前实施方式，主要集中在与以上参照图24至图25描述的实施方式的差异上。
参照图26和图27，根据本发明构思的第十五实施方式的半导体器件15还包括第一外延层135和第三外延层335。
在根据本发明构思的第十五至第二十一实施方式的半导体器件15至21中，第一外延层135可以包括碳化硅。第一上图案112和第一外延层135二者包括碳化硅。然而，第一外延层135中的碳的比例可以等于或大于第一上图案112中的碳的比例。
第一晶体管101的其它特征与以上参照图5和图6描述的那些相同，因而省略其重复的描述。
每个第三源极/漏极区330可以包括第三外延层335和形成在第三鳍型有源图案310的第二部分310b中的杂质区。
整个第三外延层335形成在第三鳍型有源图案310的比场绝缘层105的顶表面进一步向上突出的第二部分310b的顶表面310b-1和侧壁310b-2上。第三外延层335可以接触场绝缘层105。
第三外延层335形成在第三鳍型有源图案310的第二部分310b的第三上图案312的侧壁和顶表面上。
在图27中，第三外延层335的外周边表面可以具有各种形状。例如，第三外延层335的外周边表面可以是菱形形状、圆形形状和/或矩形形状中的至少一种。在图27中，示出了八边形形状。
像第三上图案312一样，第三外延层335可以包括硅锗。
也就是，第三上图案312和第三外延层335二者包括硅锗。然而，第三外延层335中的锗的比例可以等于或大于第三上图案312中的锗的比例。
现在将参照图28和图29描述根据本发明构思的第十六和第十七实施方式的半导体器件16和17。为简单起见，在下文将描述当前实施方式，主要集中在与以上参照图26至图27描述的实施方式的差异上。
参照图28，在根据本发明构思的第十六实施方式的半导体器件16中，第一外延层135不接触场绝缘层105并且第三外延层335不接触场绝缘层105。
第三外延层335形成在第三鳍型有源图案310的比场绝缘层105的顶表面进一步向上突出的第二部分310b的侧壁310b-2的部分和顶表面310b-1上。也就是，第三外延层335形成在第三鳍型有源图案310的比场绝缘层105的顶表面进一步向上突出的第二部分310b的部分周围。
参照图29，根据本发明构思的第十七实施方式的半导体器件17还包括第一鳍间隔物145和第二鳍间隔物345。
第二鳍间隔物345可以形成在第三鳍型有源图案310的比场绝缘层105的顶表面进一步向上突出的第二部分310b的侧壁310b-2的部分上。因此，第三鳍型有源图案310的第二部分310b的部分比第二鳍间隔物345进一步向上突出。也就是，第三鳍型有源图案310的第二部分310b的侧壁310b-2的部分没有被第二鳍间隔物345覆盖。
第三外延层335形成在第三鳍型有源图案310的比第二鳍间隔物345进一步向上突出的第二部分310b的顶表面310b-1和侧壁310b-2上。也就是，第三外延层335形成在第三鳍型有源图案310的比第二鳍间隔物345进一步向上突出的第二部分310b周围。
第三外延层335可以接触第二鳍间隔物345。
现在将参照图30和图31描述根据本发明构思的第十八实施方式的半导体器件18。为简单起见，在下文将描述当前实施方式，主要集中在与以上参照图26至图27描述的实施方式的差异上。
参照图30和图31，在根据本发明构思的第十八实施方式的半导体器件18中，第一鳍型有源图案110的第二部分110b的顶表面比第一鳍型有源图案110的第一部分110a的顶表面更凹进。此外，第三鳍型有源图案310的第二部分310b的顶表面比第三鳍型有源图案310的第一部分310a的顶表面更凹进。
第三鳍型有源图案310的第一部分310a的顶表面和第三鳍型有源图案310的第二部分310b的顶表面比场绝缘层105的顶表面进一步向上突出。然而，第三鳍型有源图案310的第一部分310a的顶表面和第三鳍型有源图案310的第二部分310b的顶表面没有位于相同的平面内。
从衬底100的顶表面到第三鳍型有源图案310的第一部分310a的顶表面的高度大于从衬底100的顶表面到第三鳍型有源图案310的第二部分310b的顶表面的高度。
此外，第三鳍型有源图案310的第二部分310b的侧壁310b-2的部分接触场绝缘层105，但是第三鳍型有源图案310的第二部分310b的侧壁310b-2的其它部分不接触场绝缘层105。
第三外延层335形成在第三鳍型有源图案310的凹进的第二部分310b上。更具体地，第三外延层335形成在第三鳍型有源图案310的比场绝缘层105的顶表面进一步向上突出的第二部分310b的顶表面310b-1上，而不形成在第三鳍型有源图案310的第二部分310b的侧壁310b-2上。
现在将参照图32和图33描述根据本发明构思的第十九和第二十实施方式的半导体器件19和20。为简单起见，在下文将描述当前实施方式，主要集中在与以上参照图30和图31描述的实施方式的差异上。
参照图32，在根据本发明构思的第十九实施方式的半导体器件19中，第一外延层135和第三外延层335可以接触场绝缘层105。
第三外延层335形成在第三鳍型有源图案310的比场绝缘层105的顶表面进一步向上突出的第二部分310的侧壁310b-2和顶表面310b-1上。第三外延层335形成在第三鳍型有源图案310的比场绝缘层105的顶表面进一步向上突出的第二部分310b周围。
参照图33，根据本发明构思的第二十实施方式的半导体器件20还包括第一鳍间隔物145和第二鳍间隔物345。
第二鳍间隔物345可以形成在第三鳍型有源图案310的比场绝缘层105的顶表面进一步向上突出的第二部分310b的侧壁310b-2上。因此，第二鳍间隔物345可以接触第三外延层335。
在附图中，第三鳍型有源图案310的第二部分310b不比第二鳍间隔物345进一步向上突出。然而，本发明构思不限于此。
现在将参照图34和图35描述根据本发明构思的第二十一实施方式的半导体器件21。为简单起见，在下文将描述当前实施方式，主要集中在与以上参照图26和图27描述的实施方式的差异上。
参照图34和图35，在根据本发明构思的第二十一实施方式的半导体器件21中，第一鳍型有源图案110的第二部分110b的整个侧壁110b-2和第三鳍型有源图案310的第二部分310b的整个侧壁310b-2可以接触场绝缘层105。
第三鳍型有源图案310的第二部分310b的顶表面310b-1可以不比场绝缘层105的顶表面进一步向上突出。也就是，如果场绝缘层105的顶表面是如附图中所示地平坦的，则第三鳍型有源图案310的第二部分310b的顶表面310b-2可以位于与场绝缘层105的顶表面相同的平面内。
因为第三鳍型有源图案310的第二部分310b的整个侧壁310b-2被场绝缘层105覆盖，所以第三外延层335形成在第三鳍型有源图案310的第二部分310b的顶表面310b-1而不在第三鳍型有源图案310的第三部分310b的侧壁310b-2上。
现在将参照图36描述根据本发明构思的第二十二实施方式的半导体器件22。为简单起见，在下文将描述当前实施方式，主要集中在与以上参照图24和图25描述的实施方式的差异上。
参照图36，在根据本发明构思的第二十二实施方式的半导体器件22中，第一栅绝缘层125沿着第一沟槽151的底表面形成而不沿着第一沟槽151的侧壁。此外，第三栅绝缘层325沿着第四沟槽156的底表面而不沿着第四沟槽156的侧壁形成。
第三栅绝缘层325不沿着第三栅间隔物340的侧壁形成。第三栅绝缘层325不包括位于与第三栅电极320相同的平面内的部分。
因此，第三栅绝缘层325插置在第三栅电极320和第三鳍型有源图案310之间而不在第三栅电极320和第三栅间隔物340之间。
在以上参照图24至图36描述的半导体器件14至22中，形成了第一晶体管101和第二晶体管301。然而，这仅是用于使描述容易的示例，本发明构思不限于此示例。
也就是，图24和图25中示出的第二晶体管301不仅可以具有以上参照图1至图4描述的结构，而且具有以上参照图5至图15描述的结构。
现在将参照图37至图45描述根据本发明构思的实施方式的制造半导体器件的方法。通过图37至图45的工艺制造的半导体器件可以是以上参照图13和图14描述的半导体器件8。
图37至图45是示出根据本发明构思的一些实施方式的制造半导体器件的方法的操作的视图。
参照图37，在衬底100上形成化合物半导体层112p。化合物半导体层112p被形成为直接接触衬底100。化合物半导体层112p可以通过例如外延生长工艺形成。
化合物半导体层112p包括具有与衬底100的材料的晶格常数不同的晶格常数的材料。如果衬底100是硅衬底，则化合物半导体层112p包括具有比硅大或小的晶格常数的材料。
当被用作NMOS晶体管的沟道区时，化合物半导体层112p可以是碳化硅层。
另一方面，当被用作PMOS晶体管的沟道区时，化合物半导体层112p可以是例如硅锗层。
形成在衬底100上的化合物半导体层112p可以是完全应变的。也就是，化合物半导体层112p的晶格常数可以等于衬底100的晶格常数。为了使化合物半导体层112p完全地应变，形成在衬底100上的化合物半导体层112p的厚度可以等于或小于临界厚度。
在化合物半导体层112p上形成第一掩模图案2103。第一掩模图案2103可以沿第一方向X1延伸。
第一掩模图案2103可以包含包括硅氧化物层、硅氮化物层和/或硅氮氧化物层中的至少一种的材料。
参照图38，化合物半导体层112p和部分衬底100被图案化以在衬底100上形成第一鳍型有源图案110。
具体地，化合物半导体层112p和部分衬底100使用形成在化合物半导体层112p上的第一掩模图案2103作为掩模来蚀刻。结果，第一鳍型有源图案110形成在衬底100上以沿着第一方向X1延伸。
第一上图案112通过图案化化合物半导体层112p形成，第一下图案111通过图案化部分衬底100形成。也就是，从衬底100向上突出的第一鳍型有源图案110包括顺序地层叠在衬底100上的第一下图案111和第一上图案112。
参照图39，在衬底100上形成场绝缘层105。场绝缘层105可以由包括硅氧化物层、硅氮化物层和/或硅氮氧化物层中的至少一种的材料制成。
例如，场绝缘层105形成在衬底100上以覆盖第一鳍型有源图案110和第一掩模图案2103。然后，进行平坦化工艺以使第一鳍型有源图案110的顶表面和场绝缘层105的顶表面位于相同的平面内。
第一掩模图案2103可以在该平坦化工艺中被去除，但是本发明构思不限于此。也就是，第一掩模图案2103可以在形成场绝缘层105之前或在使场绝缘层105凹进的工艺之后被去除。
接着，场绝缘层105的部分被凹进。结果，第一鳍型有源图案110比场绝缘层105的顶表面进一步向上突出。也就是，场绝缘层105被形成为接触第一鳍型有源图案110的部分侧壁。因而，第一鳍型有源图案110可以通过场绝缘层105限定。
场绝缘层105的部分去除导致至少部分第一上图案112比场绝缘层105进一步向上突出。
此外，第一鳍型有源图案110可以用杂质掺杂以控制阈值电压。为了利用第一鳍型有源图案110制造NMOS鳍型晶体管，硼(B)可以用作用来控制阈值电压的杂质。为了利用第一鳍型有源图案110制造PMOS鳍型晶体管，磷(P)和/或砷(As)可以用作用来控制阈值电压的杂质。也就是，被用作晶体管的沟道区的第一上图案112可以用杂质掺杂以控制阈值电压。
参照图40，利用第二掩模图案2104进行蚀刻工艺，从而形成交叉第一鳍型有源图案110且沿着第二方向Y1延伸的虚设栅图案126。
虚设栅图案126形成于在衬底100上形成的场绝缘层105和第一鳍型有源图案110上。虚设栅图案126包括虚设栅绝缘层127和虚设栅电极128。例如，虚设栅绝缘层127可以是硅氧化物层，虚设栅电极128可以是多晶硅。
在根据当前实施方式的制造半导体器件的方法中，虚设栅图案126被形成以形成置换栅电极。然而，本发明构思不限于此。
也就是，栅图案而不是虚设栅图案126能够使用将被用作晶体管的栅绝缘层和栅电极的材料形成在第一鳍型有源图案110上。这里，栅图案可以包括具有比硅氧化物层高的介电常数的高k栅绝缘层和/或金属栅电极。
参照图41，在虚设栅图案126的侧壁上形成第一栅间隔物140。换言之，第一栅间隔物140形成在虚设栅电极128的侧表面上。
具体地，间隔物层形成在虚设栅图案126和第一鳍型有源图案110上然后被回蚀刻以形成第一栅间隔物140。第一栅间隔物140可以暴露第二掩模图案2104的顶表面和鳍型有源图案110的不交叠虚设栅图案126的顶表面。
接着，通过部分地去除在虚设栅图案126的两侧暴露的第一鳍型有源图案110，凹陷形成在第一鳍型有源图案110中。也就是，凹陷通过部分地去除不交叠虚设栅电极128的第一鳍型有源图案110而形成在虚设栅电极128的两侧。
参照图42，在虚设栅图案126的两侧形成第一源极/漏极区130，每个第一源极/漏极区130包括第一外延层135。
第一外延层135填充形成在虚设栅图案126的两侧的凹陷。也就是，第一外延层135形成在第一鳍型有源图案110上。
第一外延层135可以使用外延生长方法形成。如果需要，第一外延层135可以在外延工艺中用杂质原位掺杂。
在附图中，第一外延层135是八边形的。然而，第一外延层135的形状不限于八边形形状。也就是，第一外延层能够通过控制用于形成第一外延层135的外延工艺的条件而被形成为具有各种形状诸如菱形形状、矩形形状和/或五边形形状。
如果被用作沟道区的第一上图案112是碳化硅图案，则第一外延层135可以包括碳化硅。
如果被用作沟道区的第一上图案112是硅锗图案，则第一外延层135可以包括硅锗。
参照图43，在衬底100上形成层间绝缘膜150以覆盖第一源极/漏极区130和虚设栅图案126。层间绝缘膜150可以包括氧化物层、氮化物层和/或氮氧化物层中的至少一种。
层间绝缘膜150被平坦化直到虚设栅图案126的顶表面被暴露。结果，第二掩模图案2104被去除，并且虚设栅电极128的顶表面被暴露。
参照图44，虚设栅图案126(也就是，虚设栅绝缘层127和虚设栅电极128)被去除。
虚设栅绝缘层127和虚设栅电极128的去除导致暴露场绝缘层105和部分第一鳍型有源图案110的沟槽的形成。第一上图案112被该沟槽暴露。
参照图45，第一栅绝缘层125和第一栅电极120形成在该沟槽中。
第一栅绝缘层125可以沿该沟槽的侧壁和底表面基本上共形地形成。第一栅电极120可以填充其中形成第一栅绝缘层125的沟槽。
现在将参照图37至图40和图43至图47描述根据本发明构思的另一些实施方式的制造半导体器件的方法。通过图37至图40和图43至图47的工艺制造的半导体器件可以是以上参照图5和图6描述的半导体器件2。
图46和图47是示出根据本发明构思的另一些实施方式的制造半导体器件的方法的操作的视图。
参照图46，第一栅间隔物140形成在虚设栅图案126的侧壁上。在形成第一栅间隔物140的过程中，不交叠虚设栅图案126的第一鳍型有源图案110没有被蚀刻。
更具体地，在形成第一栅间隔物140的工艺中，鳍间隔物也可以形成在第一鳍型有源图案110的侧壁上。通过控制用于形成第一栅间隔物140的回蚀刻工艺的条件，仅形成在第一鳍型有源图案110的侧壁上的鳍间隔物可以被去除，而第一鳍型有源图案110没有被蚀刻。
也就是，相对于第一上图案112具有蚀刻选择性的蚀刻材料可以被用来仅蚀刻形成第一栅间隔物140和鳍间隔物的材料而不蚀刻第一上图案112。
结果，不交叠虚设栅图案126和第一栅间隔物140的第一鳍型有源图案110仍然比场绝缘层105进一步向上突出。
参照图47，第一外延层135形成在虚设栅图案126的两侧。
第一外延层135形成在比场绝缘层105进一步突出的第一鳍型有源图案110的侧壁和顶表面上。例如，第一外延层135形成在比场绝缘层105进一步向上突出的第一上图案112的侧壁和顶表面上。第一外延层135形成在比场绝缘层105进一步向上突出的第一上图案112周围。
结果，形成第一源极/漏极区130，每个第一源极/漏极区130包括第一外延层135和形成在第一鳍型有源图案110中的杂质区。
图48是包括根据本发明构思的一些实施方式的半导体器件的电子***1100的方框图。
参照图48，电子***1100可以包括控制器1110、输入/输出(I/O)器件1120、存储器件1130、接口1140以及总线1150。控制器1110、I/O器件1120、存储器件1130和/或接口1140可以通过总线1150彼此连接。总线1150可以用作用于传输数据的路径。
控制器1110可以包括微处理器、数字信号处理器、微控制器和/或能够进行与微处理器、数字信号处理器和/或微控制器的功能类似的功能的逻辑器件中的至少一种。I/O器件1120可以包括键区、键盘和显示装置。存储器件1130可以存储数据和/或命令。接口1140可以用于发送数据到通信网络或从通信网络接收数据。接口1140可以是有线或无线接口。在示例中，接口1140可以包括天线和/或有线和/或无线收发器。虽然在附图中未示出，但是电子***1100还可以包括高速DRAM或SRAM作为用于改善控制器1110的运行的运行存储器。根据本发明构思的上述实施方式的半导体器件中的任一种可以被提供在存储器件1130中和/或在控制器1110和/或I/O器件1120中。
电子***1100可以被应用于能够在无线环境中发送或接收信息的几乎所有类型的电子产品，诸如个人数据助理(PDA)、便携式计算机、网络本、无线电话、移动式电话、数字音乐播放器和/或存储卡，除了别的以外。
图49和图50是示出根据本发明构思的一些实施方式的半导体器件能够被应用到其的半导体***的示例的图示。图49示出平板个人电脑(PC)，图50示出笔记本电脑。根据本发明构思的一些实施方式的半导体器件中的至少一种可以被用在平板PC、笔记本电脑等中。根据本发明构思的一些实施方式的半导体器件，如这里阐述的，也可以被应用于除这里阐述的那些以外的各种IC装置。
虽然已经参照本发明构思的示例性实施方式具体示出并描述了本发明构思，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的各种改变而不脱离由权利要求书所限定的本发明构思的精神和范围。因此，期望的是，当前的实施方式在各方面都被理解为示例性的而非限制性的，参照权利要求而不是以上描述来指示本发明构思的范围。
本申请要求于2014年3月26日提交的美国专利申请No.61/970615以及于2014年8月7日在韩国知识产权局提交的韩国专利申请No.10-2014-0101756的优先权，其公开内容通过引用整体结合于此。

Claims (20)

1.一种半导体器件，包括：
场绝缘层，在衬底的顶表面上并包括限定在该场绝缘层中的在第一方向上延伸的沟槽；
鳍型有源图案，从所述衬底的所述顶表面延伸并穿过限定在所述场绝缘层中的所述沟槽，所述鳍型有源图案包括接触所述衬底的第一下图案和接触所述第一下图案且从所述衬底突出得比所述场绝缘层远的第一上图案，所述第一上图案包括与所述第一下图案不同的晶格改变材料，所述鳍型有源图案包括第一鳍部分以及在所述第一鳍部分的在所述第一方向上的两侧的第二鳍部分，并且所述第一下图案包括半导体材料；以及
第一栅电极，交叉所述鳍型有源图案并在不同于所述第一方向的第二方向上延伸，所述第一栅电极形成在所述第一上图案的所述第一鳍部分上，
其中所述第一上图案和所述第一下图案的接触面位于与所述场绝缘层的顶表面相同的平面内，使得所述第二鳍部分的所述第一上图案的整个侧壁不接触所述场绝缘层，
其中所述半导体器件还包括第一源极和漏极区，该第一源极和漏极区包括杂质区，该杂质区在所述鳍型有源图案的所述第二鳍部分中且在所述第一栅电极的两侧。
2.根据权利要求1所述的半导体器件，其中所述第一源极和漏极区还包括第一外延层，该第一外延层包括所述晶格改变材料。
3.根据权利要求2所述的半导体器件，
其中所述第一外延层形成在所述第一上图案的所述第二鳍部分的侧壁和顶表面上，以及
其中所述第一外延层接触所述场绝缘层。
4.根据权利要求2所述的半导体器件，其中所述第一外延层形成在所述第一上图案的所述第二鳍部分的侧壁和顶表面上而不接触所述场绝缘层。
5.根据权利要求4所述的半导体器件，还包括：
第一栅间隔物，在所述第一栅电极的侧壁上；以及
第一鳍间隔物，在所述第一上图案的所述第二鳍部分的所述侧壁的一部分上且接触所述第一外延层和所述第一栅间隔物。
6.根据权利要求1所述的半导体器件，
其中所述半导体器件包括n沟道金属氧化物半导体(NMOS)晶体管，
其中所述晶格改变材料包括碳，以及
其中所述第一上图案包括碳化硅(SiC)。
7.根据权利要求6所述的半导体器件，其中所述第一源极和漏极区还包括第一外延层，该第一外延层包括所述晶格改变材料，
其中所述第一上图案中的碳的浓度不超过所述第一外延层中的碳的浓度。
8.根据权利要求7所述的半导体器件，
其中所述第一上图案中的碳的浓度在0.5％至1.5％的范围内，以及
其中所述第一外延层中的碳的浓度在0.5％至3.0％的范围内。
9.根据权利要求1所述的半导体器件，其中所述半导体器件包括p沟道金属氧化物半导体(PMOS)晶体管，
其中所述晶格改变材料包括锗，以及
其中所述第一上图案包括硅锗(SiGe)。
10.根据权利要求9所述的半导体器件，其中所述第一源极和漏极区还包括包含所述晶格改变材料的第一外延层，
其中所述第一上图案中的锗的浓度不超过所述第一外延层中的锗的浓度。
11.根据权利要求10所述的半导体器件，
其中所述第一上图案中的锗的浓度在50％至70％的范围内，以及
其中所述第一外延层中的锗的浓度在50％至90％的范围内。
12.根据权利要求1所述的半导体器件，其中所述第二鳍部分的顶表面比所述第一鳍部分的顶表面相对于所述衬底凹进得更多。
13.一种半导体器件，包括：
场绝缘层，在衬底的顶表面上并包括限定在该场绝缘层中的在第一方向上延伸的第一沟槽；
鳍型有源图案，从所述衬底的所述顶表面延伸并穿过限定在所述场绝缘层中的所述第一沟槽，所述鳍型有源图案包括接触所述衬底的第一下图案和接触所述第一下图案且从所述衬底突出得比所述场绝缘层远的第一上图案，所述第一上图案包括与所述第一下图案不同的晶格改变材料，所述鳍型有源图案包括第一鳍部分以及在所述第一鳍部分的在所述第一方向上的两侧的第二鳍部分，并且所述第一下图案包括半导体材料；以及
第一栅电极，交叉所述鳍型有源图案并在不同于所述第一方向的第二方向上延伸，所述第一栅电极形成在所述第一上图案的所述第一鳍部分上，
其中所述鳍型有源图案为第一鳍型有源图案，以及
其中所述晶格改变材料包括第一晶格改变材料，所述半导体器件还包括：
第二鳍型有源图案，从所述衬底的顶表面延伸并穿过限定在所述场绝缘层中的第二沟槽，所述第二鳍型有源图案包括接触所述衬底的第二下图案和接触所述第二下图案且从所述衬底突出得比所述场绝缘层远的第二上图案，所述第一上图案包括与所述第二下图案不同的第二晶格改变材料，并且所述第二鳍型有源图案包括第三鳍部分以及在所述第三鳍部分的在所述第一方向上的两侧的第四鳍部分，其中所述第一鳍型有源图案和所述第二鳍型有源图案沿着纵向方向并排延伸，使得所述第一鳍型有源图案的短侧面对所述第二鳍型有源图案的短侧；以及
第二栅电极，交叉所述第二鳍型有源图案并在所述第二方向上延伸。
14.根据权利要求13所述的半导体器件，还包括：
第一源极和漏极区，包括杂质区和第一外延层，该杂质区在所述第二鳍部分中且在所述第一栅电极的两侧，该第一外延层包括所述晶格改变材料；以及
第二源极和漏极区，包括杂质区和第二外延层，该杂质区在所述第四鳍部分中且在所述第二栅电极的两侧，该第二外延层包括所述第二晶格改变材料。
15.根据权利要求14所述的半导体器件，其中所述第一晶格改变材料和所述第二晶格改变材料是相同的材料。
16.根据权利要求14所述的半导体器件，其中所述第一晶格改变材料包括碳，所述第二晶格改变材料包括锗。
17.根据权利要求14所述的半导体器件，还包括在所述场绝缘层上且在所述第一栅电极和所述第二栅电极之间并且在所述第二方向上延伸的虚设栅电极。
18.根据权利要求14所述的半导体器件，还包括形成在所述衬底上在所述第一鳍型有源图案和所述第二鳍型有源图案之间的氧化物图案。
19.根据权利要求18所述的半导体器件，还包括在所述氧化物图案上的虚设栅电极，其中所述虚设栅电极在所述第一栅电极和所述第二栅电极之间并在所述第二方向上延伸。
20.根据权利要求18所述的半导体器件，还包括至少部分地在所述氧化物图案上的第一虚设栅电极和第二虚设栅电极，其中所述第一虚设栅电极和所述第二虚设栅电极在所述第一方向上在所述第一栅电极和所述第二栅电极之间间隔开并在所述第二方向上延伸。
CN201510136837.3A 2014-03-26 2015-03-26 半导体器件 Active CN105047698B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201461970615P 2014-03-26 2014-03-26
US61/970,615 2014-03-26
KR10-2014-0101756 2014-08-07
KR1020140101756A KR102236560B1 (ko) 2014-03-26 2014-08-07 반도체 장치 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
CN105047698A CN105047698A (zh) 2015-11-11
CN105047698B true CN105047698B (zh) 2020-09-22

Family

ID=54345147

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510136837.3A Active CN105047698B (zh) 2014-03-26 2015-03-26 半导体器件

Country Status (3)

Country Link
KR (1) KR102236560B1 (zh)
CN (1) CN105047698B (zh)
TW (1) TWI621267B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10008493B2 (en) * 2015-06-08 2018-06-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
CN106910739B (zh) * 2015-12-21 2022-01-11 三星电子株式会社 半导体器件
KR102449211B1 (ko) * 2016-01-05 2022-09-30 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자
US10103262B2 (en) * 2016-01-12 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a finFET structure with high quality EPI film
US9773911B2 (en) * 2016-02-05 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and fabricating method thereof
KR102486477B1 (ko) * 2016-05-31 2023-01-06 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10249757B2 (en) * 2016-12-21 2019-04-02 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
KR102330087B1 (ko) * 2017-04-03 2021-11-22 삼성전자주식회사 반도체 장치 및 이의 제조 방법
WO2018194293A1 (ko) * 2017-04-19 2018-10-25 경북대학교산학협력단 반도체 소자 및 그 제조방법
KR102414182B1 (ko) * 2017-06-29 2022-06-28 삼성전자주식회사 반도체 소자
US10276718B2 (en) * 2017-08-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET having a relaxation prevention anchor
KR102532118B1 (ko) * 2018-03-20 2023-05-11 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102402763B1 (ko) * 2018-03-27 2022-05-26 삼성전자주식회사 반도체 장치
KR20200018863A (ko) * 2018-08-13 2020-02-21 삼성전자주식회사 반도체 장치
CN111509048A (zh) * 2020-04-28 2020-08-07 上海华力集成电路制造有限公司 N型鳍式晶体管及其制造方法
US20220052042A1 (en) * 2020-08-13 2022-02-17 Taiwan Semiconductor Manufacturing Co., Ltd. Fin height and sti depth for performance improvement in semiconductor devices having high-mobility p-channel transistors

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101414632A (zh) * 2007-10-16 2009-04-22 台湾积体电路制造股份有限公司 鳍式场效应晶体管
CN102468235A (zh) * 2010-11-02 2012-05-23 台湾积体电路制造股份有限公司 鳍片场效应晶体管(finfet)器件及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009032955A (ja) * 2007-07-27 2009-02-12 Toshiba Corp 半導体装置、およびその製造方法
US9324866B2 (en) * 2012-01-23 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for transistor with line end extension
US8618556B2 (en) * 2011-06-30 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design and method of fabricating same
KR101835655B1 (ko) * 2012-03-06 2018-03-07 삼성전자주식회사 핀 전계 효과 트랜지스터 및 이의 제조 방법
US9006045B2 (en) * 2013-03-11 2015-04-14 Globalfoundries Inc. Transistor including a gate electrode extending all around one or more channel regions

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101414632A (zh) * 2007-10-16 2009-04-22 台湾积体电路制造股份有限公司 鳍式场效应晶体管
CN102468235A (zh) * 2010-11-02 2012-05-23 台湾积体电路制造股份有限公司 鳍片场效应晶体管(finfet)器件及其制造方法

Also Published As

Publication number Publication date
CN105047698A (zh) 2015-11-11
TW201543678A (zh) 2015-11-16
KR102236560B1 (ko) 2021-04-06
TWI621267B (zh) 2018-04-11
KR20150111807A (ko) 2015-10-06

Similar Documents

Publication Publication Date Title
US10411129B2 (en) Methods of fabricating semiconductor devices
CN105047698B (zh) 半导体器件
KR102343234B1 (ko) 반도체 장치 및 이의 제조 방법
US9972717B2 (en) Semiconductor device and method of fabricating the same
US10770467B2 (en) Semiconductor device and method for fabricating the same
US9634144B2 (en) Semiconductor devices and methods of fabricating the same
US9614068B2 (en) Semiconductor device and method of fabricating the same
KR102235578B1 (ko) 반도체 장치 및 그 제조 방법
KR102343209B1 (ko) 반도체 장치 및 그 제조 방법
US10141312B2 (en) Semiconductor devices including insulating materials in fins
US20140374827A1 (en) Semiconductor device and method for fabricating the same
KR102425152B1 (ko) 반도체 장치
KR102349990B1 (ko) 반도체 장치 제조 방법
KR20170090092A (ko) 반도체 장치 및 이의 제조 방법
KR102291062B1 (ko) 반도체 장치 및 이의 제조 방법
KR20170009669A (ko) 반도체 장치 및 이의 제조 방법
KR20170000134A (ko) 반도체 장치 및 이의 제조 방법
US10008493B2 (en) Semiconductor device and method of fabricating the same
US9240409B2 (en) Semiconductor device and method for fabricating the same
KR20160144287A (ko) 반도체 장치 및 이의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant