CN103811538B - 具有器件收益和生产率改进的金属栅极结构 - Google Patents

具有器件收益和生产率改进的金属栅极结构 Download PDF

Info

Publication number
CN103811538B
CN103811538B CN201310279559.8A CN201310279559A CN103811538B CN 103811538 B CN103811538 B CN 103811538B CN 201310279559 A CN201310279559 A CN 201310279559A CN 103811538 B CN103811538 B CN 103811538B
Authority
CN
China
Prior art keywords
layer
gate stack
semiconductor structure
interlayer dielectric
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310279559.8A
Other languages
English (en)
Other versions
CN103811538A (zh
Inventor
钟鸿钦
蔡向荣
李显铭
洪正隆
魏孝宽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN103811538A publication Critical patent/CN103811538A/zh
Application granted granted Critical
Publication of CN103811538B publication Critical patent/CN103811538B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

本发明提供了半导体结构。半导体结构包括半导体衬底和设置在半导体衬底上的栅叠层。栅叠层包括高k介电材料层、位于高k介电材料层上方的富钛TiN层以及设置在富钛TiN层上方的金属层。金属层包括铝。本发明还提供了具有器件收益和生产率改进的金属栅极结构。

Description

具有器件收益和生产率改进的金属栅极结构
相关申请的交叉引用
本申请要求于2012年11月7日提交的美国临时专利申请第61/723,470号的优先权，其全部内容结合于此作为参考。
技术领域
本发明一般地涉及半导体技术领域，更具体地来说，涉及半导体结构及其形成方法。
背景技术
在集成电路工业的先进技术节点中，采用高k介电材料和金属以形成诸如金属氧化物半导体场效应晶体管（MOSFET）的场效应晶体管（FET）的栅叠层。例如，通常通过化学机械抛光（CMP）来平坦化金属栅叠层，通常在CMP之后所得到的栅极高度相对较低。这可能导致不期望的结果，诸如增加的缺陷（例如，凸块缺陷）和不良的导通/截止（Ion/Ioff）器件性能。因此，需要一种金属栅叠层的结构及其制造方法来解决以上所提出的问题。
发明内容
为了解决现有技术中的缺陷，根据本发明的一方面，提供了一种半导体结构，包括：半导体衬底；以及栅叠层，设置在所述半导体衬底上；其中，所述栅叠层包括：高k介电材料层，富钛TiN层，位于所述高k介电层上方，和金属层，设置在所述富钛TiN层上方。
在该半导体结构中，所述金属层包括铝。
该半导体结构进一步包括：位于所述栅叠层上方的覆盖层。
在该半导体结构中，所述覆盖层包括无硅烷基氧化物。
在该半导体结构中，所述栅叠层进一步包括：功函金属膜。
在该半导体结构中，所述功函金属膜是n金属。
在该半导体结构中，所述功函金属膜的功函基本等于或小于约4.4eV。
在该半导体结构中，所述结构是nFET的一部分，并且进一步包括：源极区域和漏极区域，在所述栅叠层的两侧上位于所述衬底中。
根据本发明的另一方面，提供了一种半导体结构，包括：半导体衬底；栅叠层，设置在所述半导体衬底上；其中，所述栅叠层包括：高k介电材料层，和金属层，设置在所述高k介电材料层上方；以及无硅烷基氧化物，覆盖所述金属层。
在该半导体结构中，所述金属层包括铝。
在该半导体结构中，所述无硅烷基氧化物包括TEOS。
在该半导体结构中，所述无硅烷基氧化物包括SAM24。
在该半导体结构中，所述栅叠层进一步包括：功函金属膜。
在该半导体结构中，所述功函金属膜是n金属。
在该半导体结构中，所述功函金属膜的功函基本等于或小于约4.4eV。
在该半导体结构中，所述结构是nFET的一部分，且进一步包括：源极区域和漏极区域，在所述栅叠层的两侧上位于所述衬底中。
根据本发明的又一方面，提供了一种用于形成半导体结构的方法，包括：在所述半导体衬底上方形成功函层；在所述功函层上方形成富钛TiN层；以及在所述富钛TiN层上方形成金属栅极结构。
该方法进一步包括：在所述金属栅极结构上方形成覆盖层，使用无硅烷氧化物工艺形成所述覆盖层。
在该方法中，所述金属栅极结构包括铝。
该方法进一步包括：在所述半导体衬底上方形成伪栅极；以及去除所述伪栅极以形成沟槽，在所述沟槽中形成所述功函层、所述富钛TiN层和所述金属栅极结构。
附图说明
当结合附图进行阅读时，可以通过接下来的详细描述更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各个部件没有按尺寸绘制。事实上，为了清楚的讨论，各个部件的尺寸可以任意地增加或减小。
图1和图3是用于制造具有根据本发明的各个方面所构造的金属栅叠层的半导体器件的方法的流程图。
图2和图4是在一个或多个实施例中具有根据本发明的各个方面所构造的处于各个制造阶段期间的金属栅叠层的半导体器件的截面图。
具体实施方式
应该理解，以下公开内容提供了许多用于实施各个实施例的不同特征的不同实施例或实例。以下描述组件和配置的具体实例以简化本发明。当然，这仅仅是实例，并不是用于限制本发明。另外，本发明可以在多个实施例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。而且，在以下描述中，第一部件形成在第二部件上方或者之上可以包括以直接接触的方式形成第一部件和第二部件的实施例，还可以包括形成介于第一部件和第二部件之间的附加部件，从而使得第一部件和第二部件不直接接触的实施例。
图1是用于制造具有根据本发明的各个方面所构造的栅叠层的半导体器件的伪栅极方法100的一个实施例的流程图。图2提供了处于各个制造阶段期间的具有栅叠层的半导体结构200的一个实施例的截面图。参考图1和图2共同描述了半导体结构200和制造半导体器件200的方法100。应该理解，作为示例性的实施例描述了伪栅极（或后栅极）工艺，除非在权利要求中明确的描述，否则不用于进行限定。
方法100开始于步骤102，提供了半导体衬底202。半导体衬底202包括硅。可选地，衬底202包括锗或硅锗。在其他实施例中，衬底202可以使用其他半导体材料，诸如金刚石、碳化硅、砷化镓、GaAsP、AlInAs、AlGaAs、GaInP、或它们的其他合适组合。
半导体衬底也包括通过合适技术（诸如，离子注入）所形成的各种掺杂区域，诸如，n阱和p阱。半导体衬底202也包括各种形成于衬底中的诸如浅沟槽隔离件（STI）204的各种隔离部件，以将各种器件分隔开。STI的形成可以包括在衬底中蚀刻沟槽以及通过诸如氧化硅、氮化硅或氮氧化硅的绝缘材料填充沟槽。填充的沟槽可以具有多层结构，诸如，填充沟槽的热氧化物衬里和氮化硅。在一个实施例中，可以使用以下工艺序列制造STI结构，诸如：生长焊盘氧化物、形成低压化学汽相沉积（LPCVD）氮化物层、使用光刻胶和掩模图案化STI开口、在衬底中蚀刻沟槽、任选地生长热氧化物沟槽衬里以改善沟槽界面、使用CVD氧化物填充沟槽以及使用化学机械平坦化（CMP）进行抛光和平坦化。
继续本实施例，在半导体衬底202上形成高k介电材料层212。高k介电层212包括的介电材料的介电常数高于热氧化硅的介电常数（约为3.9）。通过诸如ALD的合适的工艺形成高k介电材料层212。其他形成高k介电材料层的方法包括金属有机化学汽相沉积（MOCVD）、物理汽相沉积（PVD）、紫外臭氧氧化或分子束外延（MBE）。在一个实施例中，高k介电材料包括HfO2。可选地，高k介电材料层包括金属氮化物、金属硅化物或其他金属氧化物。此外，可以在高k介电材料层212和衬底202之间形成界面层。
在高k介电材料层212上方形成多晶硅层220。通过诸如CVD的合适的技术来形成多晶硅层220。在一个实例中，多晶硅层220是非掺杂的。在另一个实例中，多晶硅层220的厚度介于约500埃和约1000埃之间。
如图2所示，图案化多晶硅层220。可以通过多种方式（诸如，使用图案化掩模，随后进行蚀刻工艺）实施多晶硅层220的图案化。在本实施例中，对栅极电介质212也进行图案化。因此，如图2所示形成伪栅极。
执行工艺前进至步骤104，在衬底202中形成源极部件206和漏极部件206。在本实施例中，在伪栅极220的侧壁上形成栅极间隔件214。栅极间隔件214包括一种或多种介电材料，诸如氧化硅、氮化硅、氮氧化硅或它们的组合。源极和漏极206包括通过合适技术（诸如离子注入）引入半导体衬底202中的掺杂物质。在一个实施例中，栅叠层被配置在用于n型场效应晶体管（nFET）的有源区域中，并且源极和漏极的掺杂物是n型掺杂物，诸如磷或砷。在另一个实施例中，栅叠层被配置在用于p型场效应晶体管（pFET）的有源区域中，并且源极和漏极的掺杂物是p型掺杂物，诸如，硼或镓。在又一个实施例中，如图2所示，源极和漏极206包括轻型掺杂漏极和重型掺杂部件。
方法100继续到步骤106，在衬底上形成层间电介质（ILD）230。通过合适的技术（诸如，CVD）沉积ILD230。ILD230包括诸如氧化硅、低k介电材料或它们的组合的介电材料。此后可以应用化学机械抛光（CMP）工艺以平坦化ILD230的表面。
方法100继续到步骤108，去除多晶硅层220，产生栅极沟槽。通过合适的蚀刻工艺（诸如，湿蚀刻）去除多晶硅。在步骤110中，在栅极沟槽中形成金属栅叠层，以下参考图3和图4进行更细节的描述。
参见图3，形成金属栅叠层开始于步骤112，形成具有合适功函的第一金属层402。第一金属也称为功函金属。对于nFET，第一金属402具有基本上等于或小于约4.4eV的功函，被称为n金属。对于pFET，第一金属402具有基本上等于或大于约4.8eV的功函，被称为p金属。在本实例中，形成n金属功函（NWF）层，且NWF层包括钽或钛铝。在另一个实例中，p金属包括氮化钛或氮化钽。通过合适的技术来沉积功函金属402。在本实施例中，通过PVD沉积NWF。
在步骤114中，在功函金属上方形成阻挡层404。继续以上实例，阻挡层是TiN层。TiN层是富钛的，含义为Ti/N＞1。在本实施例中，通过PVD来沉积TiN。
在步骤116中，填充金属材料420在沟槽中沉积在阻挡层404之上。在本实施例中，填充金属材料420包括铝，但是应该理解，其他实施例可以提供诸如铜铝合金。通过诸如PVD或喷镀的合适的技术沉积填充金属材料420。在步骤118中，平坦化金属栅极。在一个实施例中，应用CMP工艺以去除多余的金属，包括沉积在ILD230上的任何金属。层402、层404、和层420的组合形成用于去除多晶硅伪栅极220（图2）所剩余沟槽的替换金属栅极。应该理解，附加层也可以包括在替换金属栅极中。
在步骤120中，在替换金属栅极上方形成覆盖层。在本实施例中，通过诸如化学汽相沉积（CVD）或原子层沉积（ALD），在替换金属栅极上沉积无硅烷氧化物层425。在更多具体实施例中，根据下列方程中的一个，无硅烷氧化物层包括TEOS（Si（C2H5O）4）或SAM24（C8H22N2Si）：
（1）TEOS+O2w/i HF等离子体=>SiO2
（2）SAM24+O2w/i HF等离子体=>SiO2
等式（1）是等离子体增强的TEOS的实例，且等式（2）是ALD氧化物的实例。
在步骤122中，在衬底上形成第二ILD430。通过合适的技术（诸如，CVD或旋涂玻璃）沉积ILD430。ILD430包括诸如氧化硅、低k介电材料或它们的组合的介电材料。此后，可以应用化学机械抛光（CMP）工艺以平坦化ILD430的表面。
可以接下来使用其他工艺步骤形成功能电路。例如，在衬底上形成互连结构并且该互连结构被设计为连接各种晶体管和其他器件以形成功能电路。互连结构包括各种导电部件，诸如用于水平连接的金属线和用于垂直连接的接触件/通孔。可以由包括铜、钨和硅的各种导电材料来实现各种互连部件。在一个实例中，使用镶嵌工艺以形成基于铜的多层互连结构。在另一个实施例中，钨用于在接触孔中形成钨塞。
本发明不限于半导体结构包括场效应晶体管（诸如，金属氧化物硅（MOS）晶体管）的应用，并且可以延伸到其他具有金属栅叠层的集成电路。例如，半导体结构200可以包括动态随机存取存储器（DRAM）单元、单电子晶体管（SET）和/或其他微电子器件（本文中共同称为微电子器件）。在另一个实施例中，半导体结构200包括FinFET晶体管。当然，本发明的方面也可应用于和/或容易适用于其他类型的晶体管，包括单栅极晶体管、双栅极晶体管和其他多栅极晶体管，并且可以应用于多种不同应用（包括传感器单元、存储单元、逻辑单元等）中。
尽管已经详细描述了本发明的实施例，但本领域普通技术人员应该理解，在不背离本发明精神与范围的条件下，本文中可以进行不同的改变、替换和修改。在一个实施例中，栅电极可以可选地或另外地包括其他合适的金属。基础程序可以实现其他有效的清洗程序。公开的方法用于但不限于形成一个晶体管，诸如，n型金属氧化物半导体场效应晶体管（nMOSFET）。例如，多个nMOSFET和多个p型金属氧化物半导体场效应晶体管（pMOSFET）形成在相同的衬底上，在共同的程序（分别形成一些部件）中形成nMOSFET和pMOSFET。在具体实例中，在nMOSFET区域中形成n金属，而通过n金属的沉积覆盖pMOSFET区域。
在另一个实施例中，半导体衬底可以包括外延层。例如，衬底可以具有覆盖块状半导体的外延层。此外，衬底可以包括诸如掩埋介电层的绝缘体上半导体（SOI）结构。可选地，衬底可以包括诸如掩埋氧化物（BOX）层的掩埋介电层，诸如可以通过注氧隔离（SIMOX）技术、晶圆结合、选择性外延生长（SEG）或其他合适的方法来形成掩埋介电层。
根据一个实施例，本发明描述了半导体结构。半导体结构包括半导体衬底和设置在半导体衬底上的栅叠层。栅叠层包括高k介电材料层、位于高k介电层上方的富钛TiN层以及设置在富钛TiN层上方的金属层。在一些实施例中，金属层包括铝。
本发明还描述了另一种半导体结构，包括半导体衬底和设置在半导体衬底上的栅叠层。在该实施例中，栅叠层包括高k介电材料层、设置在高k介电材料层上方的金属层以及覆盖金属层的无硅烷基氧化物。在一些实施例中，金属层包括铝。
本发明还描述了形成半导体结构的方法。方法包括在半导体衬底上方形成功函层、在功函层上方形成富钛TiN层以及在富钛TiN层上方形成金属栅极结构。在一些实施例中，金属栅极包括铝。此外，在一些实施例中，方法包括在金属栅极结构上方形成覆盖层；使用无硅烷氧化物工艺形成覆盖层。
上面论述了多个实施例的部件。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或修改其他用于执行与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (15)

1.一种半导体结构，包括：
半导体衬底；以及
栅叠层，设置在所述半导体衬底上，其中，所述栅叠层包括：
高k介电材料层；
n型功函数层，直接设置在所述高k介电材料层上方,并且，所述n型功函数层具有延伸至所述栅叠层的最顶面的侧部；
富钛TiN层，直接位于所述n型功函数层上方，并且，所述富钛TiN层具有延伸至所述栅叠层的最顶面的侧部；和
金属层，直接设置在所述富钛TiN层上方；
层间电介质，设置在所述半导体衬底上并且毗邻所述栅叠层；以及
覆盖层，设置在由所述层间电介质的顶部和所述栅叠层的顶部所限定的平面上，其中，所述覆盖层与所述层间电介质的成分不同，所述覆盖层与所述层间电介质的界面连续延伸且所述层间电介质由单一材料组成。
2.根据权利要求1所述的半导体结构，其中，所述金属层包括铝。
3.根据权利要求1所述的半导体结构，其中，所述覆盖层包括无硅烷基氧化物。
4.根据权利要求1所述的半导体结构，其中，所述n型功函数层的功函等于或小于4.4eV。
5.根据权利要求1所述的半导体结构，其中，所述结构是nFET的一部分，并且进一步包括：
源极区域和漏极区域，在所述栅叠层的两侧上位于所述衬底中。
6.一种半导体结构，包括：
半导体衬底；
栅叠层，设置在所述半导体衬底上；其中，所述栅叠层包括：
高k介电材料层；
n型功函数层，直接设置在所述高k介电材料层上方，并且延伸至所述栅叠层的最顶面；
阻挡层，直接设置在所述n型功函数层上方，并且延伸至所述栅叠层的最顶面，其中，所述阻挡层包括具有Ti/N比率大于1的TiN；和
金属层，直接设置在所述阻挡层上方；以及
无硅烷基氧化物，覆盖所述金属层；
层间电介质，设置在所述半导体衬底上并且具有与所述栅叠层的最顶面共面，
其中，所述无硅烷基氧化物设置在所述层间电介质的最顶面和所述栅叠层的最顶面上，所述无硅烷基氧化物与所述层间电介质的界面连续延伸且所述层间电介质由单一材料组成。
7.根据权利要求6所述的半导体结构，其中，所述金属层包括铝。
8.根据权利要求6所述的半导体结构，其中，所述无硅烷基氧化物包括TEOS。
9.根据权利要求6所述的半导体结构，其中，所述无硅烷基氧化物包括SAM24。
10.根据权利要求6所述的半导体结构，其中，所述n型功函数层的功函等于或小于4.4eV。
11.根据权利要求6所述的半导体结构，其中，所述结构是nFET的一部分，且进一步包括：
源极区域和漏极区域，在所述栅叠层的两侧上位于所述衬底中。
12.一种用于形成半导体结构的方法，包括：
在半导体衬底上方形成高k介电材料层；
在所述半导体衬底上方形成层间电介质；
在所述高k介电材料层上方形成与所述高k介电材料层直接接触的n型功函层；
在所述n型功函层上方形成与所述n型功函层直接接触的富钛TiN层；以及
在所述富钛TiN层上方形成与所述富钛TiN层直接接触的金属栅极结构，其中，所述富钛TiN层具有延伸至所述金属栅极结构的最顶面的侧部；
在所述金属栅极结构上方形成覆盖层，其中，所述覆盖层具有由所述金属栅极结构限定的底面，并且所述覆盖层延伸超越所述金属栅极结构，所述覆盖层与所述层间电介质的界面连续延伸且所述层间电介质由单一材料组成。
13.根据权利要求12所述的用于形成半导体结构的方法，进一步包括：
使用无硅烷氧化物工艺形成所述覆盖层。
14.根据权利要求12所述的用于形成半导体结构的方法，其中，所述金属栅极结构包括铝。
15.根据权利要求12所述的用于形成半导体结构的方法，进一步包括：
在所述半导体衬底上方形成伪栅极；以及
去除所述伪栅极以形成沟槽，在所述沟槽中形成所述功函层、所述富钛TiN层和所述金属栅极结构。
CN201310279559.8A 2012-11-07 2013-07-04 具有器件收益和生产率改进的金属栅极结构 Active CN103811538B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201261723470P 2012-11-07 2012-11-07
US61/723,470 2012-11-07
US13/871,555 2013-04-26
US13/871,555 US9679984B2 (en) 2012-11-07 2013-04-26 Metal gate structure with multi-layer composition

Publications (2)

Publication Number Publication Date
CN103811538A CN103811538A (zh) 2014-05-21
CN103811538B true CN103811538B (zh) 2017-08-15

Family

ID=50621571

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310279559.8A Active CN103811538B (zh) 2012-11-07 2013-07-04 具有器件收益和生产率改进的金属栅极结构

Country Status (3)

Country Link
US (2) US9679984B2 (zh)
KR (2) KR20140059120A (zh)
CN (1) CN103811538B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8890262B2 (en) 2012-11-29 2014-11-18 Globalfoundries Inc. Semiconductor device having a metal gate recess
CN106531618B (zh) 2015-09-15 2021-05-18 联华电子股份有限公司 具有金属栅极结构的半导体元件的功函数调整方法
US10658486B2 (en) 2017-05-18 2020-05-19 Taiwan Semiconductor Manufacutring Co., Ltd. Mitigation of time dependent dielectric breakdown
US10559676B2 (en) 2018-04-23 2020-02-11 International Business Machines Corporation Vertical FET with differential top spacer

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102903741A (zh) * 2011-07-28 2013-01-30 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6054355A (en) * 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
JP4971559B2 (ja) * 2001-07-27 2012-07-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7153719B2 (en) 2004-08-24 2006-12-26 Micron Technology, Inc. Method of fabricating a storage gate pixel design
US7667277B2 (en) * 2005-01-13 2010-02-23 International Business Machines Corporation TiC as a thermally stable p-metal carbide on high k SiO2 gate stacks
US20070178634A1 (en) 2006-01-31 2007-08-02 Hyung Suk Jung Cmos semiconductor devices having dual work function metal gate stacks
TWI462179B (zh) * 2006-09-28 2014-11-21 Tokyo Electron Ltd 用以形成氧化矽膜之成膜方法與裝置
US8035165B2 (en) * 2008-08-26 2011-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrating a first contact structure in a gate last process
US20100155860A1 (en) * 2008-12-24 2010-06-24 Texas Instruments Incorporated Two step method to create a gate electrode using a physical vapor deposited layer and a chemical vapor deposited layer
US8294202B2 (en) * 2009-07-08 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure of a semiconductor device
US8405143B2 (en) * 2009-07-27 2013-03-26 United Microelectronics Corp. Semiconductor device
US8236708B2 (en) * 2010-03-09 2012-08-07 Applied Materials, Inc. Reduced pattern loading using bis(diethylamino)silane (C8H22N2Si) as silicon precursor
US8836035B2 (en) * 2010-03-10 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for reducing gate resistance
US8318565B2 (en) * 2010-03-11 2012-11-27 International Business Machines Corporation High-k dielectric gate structures resistant to oxide growth at the dielectric/silicon substrate interface and methods of manufacture thereof
US8564072B2 (en) * 2010-04-02 2013-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a blocking structure and method of manufacturing the same
KR101781620B1 (ko) * 2010-09-01 2017-09-25 삼성전자주식회사 모오스 트랜지스터의 제조방법
DE102011004322B4 (de) * 2011-02-17 2012-12-06 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Herstellung eines Halbleiterbauelements mit selbstjustierten Kontaktelementen und einer Austauschgateelektrodenstruktur
US9263566B2 (en) * 2011-07-19 2016-02-16 Semiconductor Manufacturing International (Beijing) Corporation Semiconductor device and manufacturing method thereof
US8765588B2 (en) * 2011-09-28 2014-07-01 United Microelectronics Corp. Semiconductor process
US20130087856A1 (en) * 2011-10-05 2013-04-11 International Business Machines Corporation Effective Work Function Modulation by Metal Thickness and Nitrogen Ratio for a Last Approach CMOS Gate
WO2013077952A1 (en) * 2011-11-23 2013-05-30 Applied Materials, Inc. Apparatus and methods for silicon oxide cvd photoresist planarization
US8546212B2 (en) * 2011-12-21 2013-10-01 United Microelectronics Corp. Semiconductor device and fabricating method thereof
US8952392B2 (en) * 2012-02-08 2015-02-10 United Microelectronics Corp. Semiconductor structure and process thereof
US8652890B2 (en) * 2012-02-29 2014-02-18 GlobalFoundries, Inc. Methods for fabricating integrated circuits with narrow, metal filled openings
US8586436B2 (en) * 2012-03-20 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a variety of replacement gate types including replacement gate types on a hybrid semiconductor device
US8753931B2 (en) * 2012-04-05 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Cost-effective gate replacement process

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102903741A (zh) * 2011-07-28 2013-01-30 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Also Published As

Publication number Publication date
KR20160029776A (ko) 2016-03-15
KR20140059120A (ko) 2014-05-15
US20140124875A1 (en) 2014-05-08
CN103811538A (zh) 2014-05-21
KR101761054B1 (ko) 2017-08-04
US9679984B2 (en) 2017-06-13
US20170278941A1 (en) 2017-09-28
US10998414B2 (en) 2021-05-04

Similar Documents

Publication Publication Date Title
US10790280B2 (en) Multi-gate device and method of fabrication thereof
TWI701830B (zh) 半導體裝置及其形成方法
CN109585378B (zh) 切割金属栅极的方法、半导体器件及其形成方法
US8786019B2 (en) CMOS FinFET device
TWI525829B (zh) 半導體裝置及其製造方法
CN101677088B (zh) 半导体装置的制造方法
CN106298540A (zh) 具有脱氧栅极堆叠件的多栅极场效应晶体管
CN108231888A (zh) 半导体器件及其制造方法
CN108122846A (zh) 包括鳍式场效应晶体管的半导体器件及其形成方法
US20140183632A1 (en) Contact Structure Of Semiconductor Device
CN103219367A (zh) 用于FinFET器件的具有共形多晶硅层的复合伪栅极
US20150214365A1 (en) Multiwidth finfet with channel cladding
US20130175625A1 (en) Low series resistance transistor structure on silicon on insulator layer
US9685434B2 (en) Inter-level dielectric layer in replacement metal gates and resistor fabrication
TWI681444B (zh) 半導體裝置及其製造方法
CN106158617A (zh) 半导体器件及其制造方法
JP2023532974A (ja) スタックゲート構造
TW201903858A (zh) 半導體裝置的製造方法
CN109860275A (zh) 半导体器件及其制造方法
US10998414B2 (en) Metal gate structure with multi-layer composition
US10847634B2 (en) Field effect transistor and method of forming the same
CN109585293B (zh) 切割金属工艺中的基脚去除
US11424367B2 (en) Wrap-around contacts including localized metal silicide
CN220963349U (zh) 半导体装置
US20240222229A1 (en) Back side contacts for semiconductor devices

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant