CN105719687A - 一种静态存储电路、静态存储单元及其制作方法 - Google Patents

一种静态存储电路、静态存储单元及其制作方法 Download PDF

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Abstract

本发明公开了一种静态存储电路、静态存储单元及其制作方法。静态存储电路包括：上拉晶体管、下拉晶体管、以及通过栅晶体管，所述通过栅晶体管包括两个以上鳍式结构Fin以及在所述Fin上对应形成的栅极，所述栅极包括一个以上连接第一字线的第一栅极和一个以上连接第二字线的第二栅极，且连接所述第一字线的第一栅极与连接所述第二字线的第二栅极绝缘；其中，所述第一字线和所述第二字线中的一个字线在读操作时连接低电平、在写操作时连接高电平，使得β值大于等于读噪声容限的设定值，γ值大于等于写容限的设定值。本发明改善了静态存储电路或静态存储单元的读噪声容限和写容限。

Description

一种静态存储电路、静态存储单元及其制作方法
技术领域
本发明涉及半导体领域，特别涉及一种静态存储电路、静态存储单元及其制作方法。
背景技术
如图1A所示，传统的FinFET(FinFieldEffectTransistor，鳍式场效应晶体管)6T(6Transistor，6个晶体管)SRAM(StaticRandomAccessMemory，静态随机存取存储器)包括第一上拉晶体管(Pulluptransistor，PU)101、第一下拉晶体管(Pulldowntransistor，PD)102、第一通过栅晶体管(Passgatetransistor，PG)105、第二上拉晶体管103、第二下拉晶体管104以及第二通过栅晶体管106。其中第一通过栅晶体管105的源极电性连接到位线BL(BitLine)，第二通过栅晶体管106的源极电性连接到互补位线(即图1B和图1C中的互补位线BLB)，其中，位线BL与互补位线互补，两个通过栅晶体管的栅极均电性连接到字线WL(WordLine)。
在进行读操作时，字线WL连接高电平，则第一通过栅晶体管105的源极和漏极导通，并且第二通过栅晶体管106的源极和漏极导通。例如节点11处存储数据“0”，由于第一上拉晶体管和第一下拉晶体管组成第一反相器，第二上拉晶体管和第二下拉晶体管组成第二反相器，因此节点12处存储数据“1”，该处“1”使得第一下拉晶体管102的源极和漏极导通，而第一上拉晶体管101的源极和漏极不导通。将位线BL连接高电平“1”，则电荷从位线BL通过第一通过栅晶体管到达节点11(例如存储有数据“0”)，即产生电流IPG，并且通过第一下拉晶体管102流向接地点Vss，即产生电流IPD，形成放电，此时位线BL高电平变为低电平，即读取到数据“0”。而对于互补位线互补位线连接低电平“0”，节点11处存储的数据“0”使得第二上拉晶体管103的源极和漏极导通，第二下拉晶体管104的源极和漏极不导通；电压源Vdd的高电平“1”通过第二上拉晶体管以及通过第二通过栅晶体管流向互补位线即互补位线的低电平变为高电平。可见，如果IPD相对IPG越大(即越大)，意味着电荷从位线BL通过PG到达节点11，并且尽量多地从PD流向接地点Vss，从而使得在节点11处没有电荷积累，减少对节点的干扰，即获得较好的读噪声容限(readnoisemargin)。
在进行写操作时，例如节点11处存储数据“0”，则节点12处数据为“1”，进行写操作时，例如需要在节点11处写入“1”，即将节点11的数据“0”变为“1”。位线BL连接高电平“1”，互补位线连接低电平“0”。字线WL连接高电平，则第二通过栅晶体管106的源极和漏极导通，产生由节点12流向互补位线的电流I’PG，由于节点11存储数据“0”，则第二上拉晶体管103的源极和漏极导通，产生由电压源Vdd流向节点12的电流IPU，I’PG比IPU越大，则节点12处的数据“1”越更容易、更快地被拉到“0”；节点12处由“1”变为“0”，则第一上拉晶体管101的源极和漏极导通，Vdd的高电平“1”使得节点11处的数据“0”变为“1”，从而完成写操作。可见，如果I’PG比IPU越大(即越大)，则可以更快地进行写操作，获得较好的写容限(writemargin)。
但是传统的FinFET6TSRAM中，存在β比值或者γ比值较小的情况，从而导致不能获得较好的读噪声容限或者写容限。
图1B是示意性地示出现有技术中的一些FinFET6TSRAM的元件布局图。如图1B所示，上拉晶体管PU、下拉晶体管PD以及通过栅晶体管PG的鳍式结构(Fin)的数量比为PU:PD:PG＝1:2:2，由于通过各个晶体管的电流之比与各个晶体管导通的Fin的数量之比相等，因此β比值可以由PD和PG的Fin的数量来体现，即而β比值为1将造成较差的读噪声容限。这是因为较小的β比值意味着电荷从位线BL(例如数据为“1”)通过PG到达节点11(例如数据为“0”)，并不能完全从PD流向接地点Vss，在节点11处将有电荷积累，造成对节点的干扰。
图1C是示意性地示出现有技术中的另一些FinFET6TSRAM的元件布局图。如图1所示，上拉晶体管PU、下拉晶体管PD以及通过栅晶体管PG的鳍式结构(Fin)的数量比为PU:PD:PG＝1:2:1，获得较好的读噪声容限，但是该元件布局将产生副作用。由于通过各个晶体管的电流之比与各个晶体管导通的Fin的数量之比相等，因此γ比值可以由PG和PU的Fin的数量来体现，即而γ比值为1将造成较差的写容限。这是因为较小的γ比值会使得原先数据是“1”的节点11的位线BL电压从“1”到“0”的过程比较慢。
因此，传统的FinFET6TSRAM具有比较差的读噪声容限或者写容限。
发明内容
本发明需要解决的一个技术问题是：现有技术的FinFET6TSRAM不能兼顾获得较好的读噪声容限和写容限。
根据本发明的第一方面，提供了一种静态存储电路，包括：上拉晶体管、下拉晶体管、以及通过栅晶体管，
所述通过栅晶体管包括两个以上鳍式结构(Fin)以及在所述Fin上对应形成的栅极，所述栅极包括一个以上连接第一字线的第一栅极和一个以上连接第二字线的第二栅极，且连接所述第一字线的第一栅极与连接所述第二字线的第二栅极绝缘；其中，
所述第一字线和所述第二字线中的一个字线在读操作时连接低电平、在写操作时连接高电平，使得在读操作时所述下拉晶体管的Fin的数量与所述通过栅晶体管导通的Fin的数量之比大于等于读噪声容限的设定值，且在写操作时所述通过栅晶体管导通的Fin的数量与所述上拉晶体管的Fin的数量之比大于等于写容限的设定值。
进一步，所述上拉晶体管、下拉晶体管以及通过栅晶体管的各自的Fin的数量之比为1:2:2。
进一步，上拉晶体管的Fin的数量为1个，下拉晶体管的Fin的数量为2个，通过栅晶体管的Fin的数量为2个，所述通过栅晶体管中形成在1个Fin上的第一栅极连接所述第一字线，形成在另1个Fin上的第二栅极连接所述第二字线；或者，
上拉晶体管的Fin的数量为2个，下拉晶体管的Fin的数量为4个，通过栅晶体管的Fin的数量为4个，所述通过栅晶体管中形成在1个Fin上的第一栅极连接所述第一字线，形成在另3个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在2个Fin上的第一栅极连接所述第一字线，形成在另2个Fin上的第二栅极连接所述第二字线；或者，
上拉晶体管的Fin的数量为3个，下拉晶体管的Fin的数量为6个，通过栅晶体管的Fin的数量为6个，所述通过栅晶体管中形成在1个Fin上的第一栅极连接所述第一字线，形成在另5个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在2个Fin上的第一栅极连接所述第一字线，形成在另4个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在3个Fin上的第一栅极连接所述第一字线，形成在另3个Fin上的第二栅极连接所述第二字线。
进一步，所述上拉晶体管、下拉晶体管以及通过栅晶体管的各自的Fin的数量之比为1:3:3。
进一步，上拉晶体管的Fin的数量为1个，下拉晶体管的Fin的数量为3个，通过栅晶体管的Fin的数量为3个，所述通过栅晶体管中形成在1个Fin的第一栅极连接所述第一字线，形成在另2个Fin上的第二栅极连接所述第二字线；或者
上拉晶体管的Fin的数量为2个，下拉晶体管的Fin的数量为6个，通过栅晶体管的Fin的数量为6个，所述通过栅晶体管中形成在1个Fin上的第一栅极连接所述第一字线，形成在另5个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在2个Fin上的第一栅极连接所述第一字线，形成在另4个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在3个Fin上的第一栅极连接所述第一字线，形成在另3个Fin上的第二栅极连接所述第二字线；或者
上拉晶体管的Fin的数量为3个，下拉晶体管的Fin的数量为9个，通过栅晶体管的Fin的数量为9个，所述通过栅晶体管中形成在1个Fin上的第一栅极连接所述第一字线，形成在另8个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在2个Fin上的第一栅极连接所述第一字线，形成在另7个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在3个Fin上的第一栅极连接所述第一字线，形成在另6个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在4个Fin上的第一栅极连接所述第一字线，形成在另5个Fin上的第二栅极连接所述第二字线。
进一步，所述读噪声容限的设定值等于1.2，所述写容限的设定值等于1.5。
进一步，所述上拉晶体管为PMOS场效应晶体管，所述下拉晶体管和所述通过栅晶体管为NMOS场效应晶体管。
根据本发明的第二方面，提供了一种静态存储电路，包括：
两组部件，其中每组部件包括上拉晶体管、下拉晶体管以及通过栅晶体管，所述通过栅晶体管包括两个以上鳍式结构(Fin)以及在所述Fin上对应形成的栅极，所述通过栅晶体管的栅极连接字线，所述通过栅晶体管的源极均连接位线，或者漏极均连接位线；
其中，在一组部件中，其下拉晶体管的Fin的数量与其通过栅晶体管导通的Fin的数量之比大于等于读噪声容限的设定值；其通过栅晶体管导通的Fin的数量与其上拉晶体管的Fin的数量之比大于等于写容限的设定值。
进一步，所述字线为1个，其中每组部件中的上拉晶体管、下拉晶体管以及通过栅晶体管的各自的Fin的数量之比为1:4:2。
进一步，所述字线为2个，包括第一字线和第二字线，其中在每组部件中，所述通过栅晶体管的栅极包括一个以上连接第一字线的第一栅极和一个以上连接第二字线的第二栅极，且连接所述第一字线的第一栅极与连接所述第二字线的第二栅极绝缘；其中，所述第一字线和所述第二字线中的一个字线在读操作时连接低电平、在写操作时连接高电平。
进一步，第一组的上拉晶体管的Fin的数量与第二组的上拉晶体管的Fin的数量相等；第一组的下拉晶体管的Fin的数量与第二组的下拉晶体管的Fin的数量相等；以及第一组的通过栅晶体管的Fin的数量与第二组的通过栅晶体管的Fin的数量相等。
进一步，第一组的上拉晶体管的Fin的数量与第二组的上拉晶体管的Fin的数量不相等；或者，第一组的下拉晶体管的Fin的数量与第二组的下拉晶体管的Fin的数量不相等；或者，第一组的通过栅晶体管的Fin的数量与第二组的通过栅晶体管的Fin的数量不相等。
根据本发明的第三方面，提供了一种静态存储单元，包括：衬底以及位于所述衬底上的静态存储电路。
进一步，所述衬底包括第一有源区、第二有源区、第三有源区以及第四有源区，其中，一组部件中，其上拉晶体管位于所述第二有源区，其下拉晶体管和其通过栅晶体管位于所述第一有源区；另一组部件中，其上拉晶体管位于所述第三有源区，其下拉晶体管和其通过栅晶体管位于所述第四有源区。
进一步，所述第一有源区为P型阱区，所述第二有源区为N型阱区，所述第三有源区为N型阱区，以及所述第四有源区为P型阱区。
根据本发明的第四方面，提供了一种静态存储单元的制作方法，包括：
提供衬底，所述衬底上形成有上拉晶体管、下拉晶体管、以及通过栅晶体管，其中所述通过栅晶体管包括两个以上鳍式结构(Fin)，每个Fin上对应形成有栅极，所述栅极包括第一栅极和第二栅极，且所述第一栅极与所述第二栅极绝缘；
在所述衬底上形成与所述第一栅极连接的第一字线和与所述第二栅极连接的第二字线。
进一步，在所述衬底上形成与所述第一栅极连接的第一字线和与所述第二栅极连接的第二字线的过程包括：
在所述衬底上沉积形成氧化物以覆盖所述衬底；
在所述氧化物上需要形成第一字线和第二字线的位置刻蚀形成沟槽；
在所述氧化物上沉积金属材料以填充所述沟槽；
平坦化所述金属材料以去除沟槽外的金属材料，其中所述沟槽中的金属材料即为所述第一字线和所述第二字线。
本发明中，静态存储电路或静态存储单元包括：上拉晶体管、下拉晶体管、以及通过栅晶体管，所述通过栅晶体管包括两个以上鳍式结构(Fin)以及在所述Fin上对应形成的栅极，所述栅极包括一个以上连接第一字线的第一栅极和一个以上连接第二字线的第二栅极，且连接所述第一字线的第一栅极与连接所述第二字线的第二栅极绝缘；其中，所述第一字线和所述第二字线中的一个字线在读操作时连接低电平、在写操作时连接高电平，使得在读操作时所述下拉晶体管的Fin的数量与所述通过栅晶体管导通的Fin的数量之比大于等于读噪声容限的设定值，以获得期望的读噪声容限，且在写操作时所述通过栅晶体管导通的Fin的数量与所述上拉晶体管的Fin的数量之比大于等于写容限的设定值，以获得期望的写容限。本发明改善了静态存储电路或静态存储单元的读噪声容限和写容限。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1A是示意性地示出现有技术中的FinFET6TSRAM的电路连接图。
图1B是示意性地示出现有技术中的一些FinFET6TSRAM的元件布局图。
图1C是示意性地示出现有技术中的另一些FinFET6TSRAM的元件布局图。
图2A是示意性地示出根据本发明一些实施例的静态存储电路的连接图。
图2B是示意性地示出根据本发明一些实施例的静态存储单元的元件布局图。
图3A是示意性地示出根据本发明另一些实施例的静态存储电路的连接图。
图3B是示意性地示出根据本发明另一些实施例的静态存储单元的元件布局图。
图4是示出根据本发明实施例的静态存储单元的制作方法的流程图。
图5是示意性地示出根据本发明一些实施例的静态存储单元的制作方法的一个阶段的结构的示意图。
图6A是示意性地示出根据本发明一些实施例的静态存储单元的制作方法的一个阶段的结构的示意图。
图6B是示意性地示出根据本发明一些实施例的静态存储单元的制作方法的一个阶段的结构的沿图6A中A-A’方向的横截面图。
图7A是示意性地示出根据本发明一些实施例的静态存储单元的制作方法的一个阶段的结构的示意图。
图7B是示意性地示出根据本发明一些实施例的静态存储单元的制作方法的一个阶段的结构的沿图7A中A-A’方向的横截面图。
图8A是示意性地示出根据本发明一些实施例的静态存储单元的制作方法的一个阶段的结构的示意图。
图8B是示意性地示出根据本发明一些实施例的静态存储单元的制作方法的一个阶段的结构的沿图8A中A-A’方向的横截面图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
本发明的发明人发现，当β≥1.2时，静态存储电路或静态存储单元可以获得较好的读噪声容限(例如大于100mV)；当γ≥1.5时，静态存储电路或静态存储单元可以获得较好的写容限(例如大于200mV)。
在本发明的实施例中，静态存储电路包括：两组部件，其中每组部件包括上拉晶体管、下拉晶体管以及通过栅晶体管，所述通过栅晶体管包括两个以上鳍式结构(Fin)以及在所述Fin上对应形成的栅极，所述通过栅晶体管的栅极连接字线，所述通过栅晶体管的源极均连接位线，或者漏极均连接位线；其中，在一组部件中，其下拉晶体管的Fin的数量与其通过栅晶体管导通的Fin的数量之比大于等于读噪声容限的设定值(例如1.2)；其通过栅晶体管导通的Fin的数量与其上拉晶体管的Fin的数量之比大于等于写容限的设定值(例如1.5)。
在该实施例中，通过使得在静态存储电路的一组部件中，其下拉晶体管的Fin的数量与其通过栅晶体管导通的Fin的数量之比大于等于读噪声容限的设定值，从而获得期望的读噪声容限；其通过栅晶体管导通的Fin的数量与其上拉晶体管的Fin的数量之比大于等于写容限的设定值，从而获得期望的写容限。本发明改善了静态存储电路的读噪声容限和写容限。
在本发明的实施例中，静态存储电路的字线可以为1个，其中每组部件中的上拉晶体管、下拉晶体管以及通过栅晶体管的各自的Fin的数量之比为1:4:2。
例如，静态存储电路包括两组部件，第一组部件包括第一上拉晶体管PU、第一下拉晶体管PD以及第一通过栅晶体管PG，第二组部件包括第二上拉晶体管PU、第二下拉晶体管PD以及第二通过栅晶体管PG；并且，第一组部件中，第一上拉晶体管的Fin的数量为1个，第一下拉晶体管的Fin的数量为4个，第一通过栅晶体管的Fin的数量为2个，第二组部件中，第二上拉晶体管的Fin的数量为1个，第二下拉晶体管的Fin的数量为4个，第二通过栅晶体管的Fin的数量为2个。因此在进行读操作时，可以获得期望的较好的读噪声容限；并且在进行写操作时，可以获得期望的较好的写容限，从而改善了静态存储电路的读噪声容限和写容限。
在该实施例中，通过将静态存储电路的字线设计为1个，且在每组部件中的上拉晶体管、下拉晶体管以及通过栅晶体管的各自的Fin的数量之比为1:4:2，可以使得在读操作和写操作时，分别获得期望的较好的读噪声容限和写容限。
在本发明的实施例中，所述字线为2个，包括第一字线和第二字线，其中在每组部件中，所述通过栅晶体管的栅极包括一个以上连接第一字线的第一栅极和一个以上连接第二字线的第二栅极，且连接所述第一字线的第一栅极与连接所述第二字线的第二栅极绝缘；其中，所述第一字线和所述第二字线中的一个字线在读操作时连接低电平、在写操作时连接高电平。
在本发明的实施例中，所述静态存储电路包括：上拉晶体管、下拉晶体管、以及通过栅晶体管，所述通过栅晶体管包括两个以上鳍式结构(Fin)以及在所述Fin上对应形成的栅极，所述栅极包括一个以上连接第一字线的第一栅极和一个以上连接第二字线的第二栅极，且连接所述第一字线的第一栅极与连接所述第二字线的第二栅极绝缘；其中，所述第一字线和所述第二字线中的一个字线在读操作时连接低电平、在写操作时连接高电平，使得在读操作时所述下拉晶体管的Fin的数量与所述通过栅晶体管导通的Fin的数量之比大于等于读噪声容限的设定值(例如1.2)，且在写操作时所述通过栅晶体管导通的Fin的数量与所述上拉晶体管的Fin的数量之比大于等于写容限的设定值(例如1.5)。
在该实施例中，通过在静态存储电路中设置两个字线，所述通过栅晶体管包括两个以上Fin以及在所述Fin上对应形成的栅极，所述栅极包括一个以上连接第一字线的第一栅极和一个以上连接第二字线的第二栅极，且连接所述第一字线的第一栅极与连接所述第二字线的第二栅极绝缘；其中，所述第一字线和所述第二字线中的一个字线在读操作时连接低电平、在写操作时连接高电平，使得在读操作时所述下拉晶体管的Fin的数量与所述通过栅晶体管导通的Fin的数量之比大于等于读噪声容限的设定值，以获得期望的读噪声容限，且在写操作时所述通过栅晶体管导通的Fin的数量与所述上拉晶体管的Fin的数量之比大于等于写容限的设定值，以获得期望的写容限。本发明改善了静态存储电路的读噪声容限和写容限。
下面以所述静态存储电路或静态存储单元包括两组部件(每组部件包括：上拉晶体管、下拉晶体管以及通过栅晶体管)为例来具体说明。并且在以下实施例中，采用了左右对称的静态存储电路或静态存储单元，即两组部件中，第一组的上拉晶体管的Fin的数量与第二组的上拉晶体管的Fin的数量相等；第一组的下拉晶体管的Fin的数量与第二组的下拉晶体管的Fin的数量相等；以及第一组的通过栅晶体管的Fin的数量与第二组的通过栅晶体管的Fin的数量相等。这种左右对称的电路结构可以使得在读“1”和“0”时的速度相同或者在写“1”和“0”时的速度相同。当然，本领域的技术人员应该理解，静态存储电路也可以根据实际需要采取左右不对称的电路结构。
图2A是示意性地示出根据本发明一些实施例的静态存储电路的连接图。图2B是示意性地示出根据本发明一些实施例的静态存储单元的元件布局图。图2A示出了两组部件中的上拉晶体管、下拉晶体管以及通过栅晶体管的各自的Fin的数量之比为1:2:2的静态存储电路中的一种电路。图2B所示的静态存储单元的电路连接关系与图2A所示的静态存储电路相对应。关于静态存储电路的描述如下：
结合图2A和图2B所示，所述静态存储电路包括：第一上拉晶体管PU201、第一下拉晶体管PD202、第一通过栅晶体管PG205、第二上拉晶体管PU203、第二下拉晶体管PD204以及第二通过栅晶体管PG206，第一上拉晶体管201的源极电性连接到电压源Vdd；第一下拉晶体管202的源极电性连接到接地点Vss，第一下拉晶体管202的栅极和漏极分别与第一上拉晶体管201的栅极和漏极电性连接；第一通过栅晶体管205的源极和漏极中的一个(例如源极)电性连接到位线BL，另一个(例如漏极)电性连接到第一下拉晶体管202的漏极，其中所述第一通过栅晶体管205包括两组(在该实施例中为两个)Fin以及在每组(或每个)Fin上对应形成的栅极，形成在第一组(在该实施例中为第一个)Fin2051上的第一栅极电性连接到第一字线WLA，形成在第二组(在该实施例中为第二个)Fin2052上的第二栅极电性连接到第二字线WLB，且连接所述第一字线WLA的第一栅极与连接所述第二字线WLB的第二栅极绝缘；第二上拉晶体管203的源极电性连接到电压源Vdd，第二上拉晶体管203的栅极和漏极分别与第一上拉晶体管201的漏极和栅极电性连接；第二下拉晶体管204的源极电性连接到接地点Vss，第二下拉晶体管204的栅极和漏极分别与第二上拉晶体管203的栅极和漏极电性连接；第二通过栅晶体管206的源极和漏极中的一个(例如源极)电性连接到互补位线，另一个(例如漏极)电性连接到第二下拉晶体管204的漏极，其中第二通过栅晶体管206包括两组(在该实施例中为两个)Fin以及在每组(或每个)Fin上对应形成的栅极，形成在第一组(在该实施例中为第一个)Fin2061上的第一栅极电性连接到第一字线WLA，形成在第二组(在该实施例中为第二个)Fin2062上的第二栅极电性连接到第二字线WLB，且连接所述第一字线WLA的第一栅极与连接所述第二字线WLB的第二栅极绝缘。
这里，第一通过栅晶体管的源极和漏极与其他晶体管的连接关系与第二通过栅晶体管的源极和漏极与其他晶体管的连接关系相应对称，即若第一通过栅晶体管的源极电性连接位线BL，漏极电性连接第一下拉晶体管的漏极，则第二通过栅晶体管的源极电性连接互补位线漏极电性连接第二下拉晶体管的漏极；若第一通过栅晶体管的漏极电性连接位线BL，源极电性连接第一下拉晶体管的漏极，则第二通过栅晶体管的漏极电性连接互补位线源极电性连接第二下拉晶体管的漏极。
在该实施例中，第一上拉晶体管201的Fin的数量和第二上拉晶体管203的Fin的数量分别为1个，第一下拉晶体管202的Fin的数量和第二下拉晶体管204的Fin的数量分别为2个，第一通过栅晶体管205的Fin的数量和第二通过栅晶体管206的Fin的数量分别为2个，并且第一通过栅晶体管205中形成在1个Fin上的第一栅极连接第一字线WLA，形成在另1个Fin上的第二栅极连接第二字线WLB，第二通过栅晶体管206中形成在1个Fin上的第一栅极连接第一字线WLA，形成在另1个Fin上的第二栅极连接第二字线WLB(如图2A和图2B所示)。
在进行读操作时，第一字线WLA连接高电平且第二字线WLB连接低电平，或者第一字线WLA连接低电平且第二字线WLB连接高电平，均可以使得第一通过栅晶体管205和第二通过栅晶体管206各自只有一个Fin两端的源极和漏极导通，而第一下拉晶体管202和第二下拉晶体管的各自两个Fin两端的源极和漏极均导通，由于通过各个晶体管的电流之比与各个晶体管导通的Fin的数量之比相等，从而在进行读操作时，因此可以获得期望的较好的读噪声容限(例如大于100mV)。
在进行写操作时，第一字线WLA连接高电平且第二字线WLB连接高电平，使得第一通过栅晶体管205和第二通过栅晶体管206各自的两个Fin两端的源极和漏极均导通，而第一上拉晶体管201和第二上拉晶体管203各自只有一个Fin两端的源极和漏极导通，类似地，由于通过各个晶体管的电流之比与各个晶体管导通的Fin的数量之比相等，从而在进行写操作时，因此可以获得期望的较好的写容限(例如大于200mV)。
在该实施例中，通过将通过栅晶体管中形成在Fin上的栅极分成两个，第一栅极连接第一字线，第二栅极连接第二字线，并且在读操作和写操作时，根据需要分别确定第一字线和第二字线连接高低电平的情况，从而可以在读操作时获得期望的读噪声容限，以及在写操作时获得期望的写容限。
在本发明的实施例中，第一上拉晶体管201和第二上拉晶体管203可以为PMOS(P-channelMetalOxideSemiconductor，P沟道金属氧化物半导体)场效应晶体管，第一下拉晶体管202和第二下拉晶体管204可以为NMOS(N-channelMetalOxideSemiconductor，N沟道金属氧化物半导体)场效应晶体管；其中第一上拉晶体管201和第一下拉晶体管202组成第一反相器，第二上拉晶体管203和第二下拉晶体管204组成第二反相器。在本发明的实施例中，第一通过栅晶体管205和第二通过栅晶体管206可以为NMOS场效应晶体管。
在上述实施例中，所述第一上拉晶体管、第一下拉晶体管、第一通过栅晶体管各自Fin的数量分别与所述第二上拉晶体管、第二下拉晶体管、第二通过栅晶体管各自Fin的数量相等，这可以使得在读“1”和“0”时速度相同或者在写“1”和“0”时速度相同。当然，本领域技术人员应该理解，所述静态存储电路的左右两边相应的晶体管的Fin的数量也可以不相等，即左右可以不对称，例如，第一组的上拉晶体管的Fin的数量与第二组的上拉晶体管的Fin的数量不相等；或者，第一组的下拉晶体管的Fin的数量与第二组的下拉晶体管的Fin的数量不相等；或者，第一组的通过栅晶体管的Fin的数量与第二组的通过栅晶体管的Fin的数量不相等。这将导致读“1”和“0”的速度不同或者写“1”和“0”的速度不同。
在本发明的另一些实施例中，也可以只在一个部件中，上拉晶体管的Fin的数量为1个，下拉晶体管的Fin的数量为2个，通过栅晶体管的Fin的数量为2个，所述通过栅晶体管中形成在1个Fin上的第一栅极连接所述第一字线，形成在另1个Fin上的第二栅极连接所述第二字线。
在本发明的另一些实施例中，每组部件中，上拉晶体管的Fin的数量为2个，下拉晶体管的Fin的数量为4个，通过栅晶体管的Fin的数量为4个，所述通过栅晶体管中形成在1个Fin上的第一栅极连接所述第一字线，形成在另3个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在2个Fin上的第一栅极连接所述第一字线，形成在另2个Fin上的第二栅极连接所述第二字线。
其中，对于所述通过栅晶体管中形成在1个Fin上的第一栅极连接所述第一字线，形成在另3个Fin上的第二栅极连接所述第二字线的静态存储电路或静态存储单元，在进行读操作时，第一字线连接高电平且第二字线连接低电平，使得或者第一字线连接低电平且第二字线连接高电平，使得均能获得期望的较好的读噪声容限，当然，第一字线连接高电平且第二字线连接低电平的读噪声容限效果更好；在进行写操作时，第一字线连接高电平且第二字线连接高电平，使得获得期望的较好的写容限。
对于所述通过栅晶体管中形成在2个Fin上的第一栅极连接所述第一字线，形成在另2个Fin上的第二栅极连接所述第二字线的静态存储电路或静态存储单元，在进行读操作时，第一字线连接高电平且第二字线连接低电平，或者第一字线连接低电平且第二字线连接高电平，均使得获得期望的较好的读噪声容限；在进行写操作时，第一字线连接高电平且第二字线连接高电平，使得获得期望的较好的写容限。
在本发明的另一些实施例中，在每组部件中，上拉晶体管的Fin的数量为3个，下拉晶体管的Fin的数量为6个，通过栅晶体管的Fin的数量为6个，所述通过栅晶体管中形成在1个Fin上的第一栅极连接所述第一字线，形成在另5个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在2个Fin上的第一栅极连接所述第一字线，形成在另4个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在3个Fin上的第一栅极连接所述第一字线，形成在另3个Fin上的第二栅极连接所述第二字线。
其中，对于所述通过栅晶体管中形成在1个Fin上的第一栅极连接所述第一字线，形成在另5个Fin上的第二栅极连接所述第二字线的静态存储电路或静态存储单元，在进行读操作时，第一字线连接高电平且第二字线连接低电平，使得以获得期望的较好的读噪声容限；在进行写操作时，第一字线连接高电平且第二字线连接高电平，使得或者第一字线连接低电平且第二字线连接高电平，使得均能获得期望的较好的写容限，当然，第一字线连接高电平且第二字线连接高电平的写容限效果更好。
对于所述通过栅晶体管中形成在2个Fin上的第一栅极连接所述第一字线，形成在另4个Fin上的第二栅极连接所述第二字线的静态存储电路或静态存储单元，在进行读操作时，第一字线连接高电平且第二字线连接低电平，使得或者第一字线连接低电平且第二字线连接高电平，使得均能获得期望的较好的读噪声容限，当然，第一字线连接高电平且第二字线连接低电平的读噪声容限效果更好；在进行写操作时，第一字线连接高电平且第二字线连接高电平，使得获得期望的较好的写容限。
对于所述通过栅晶体管中形成在3个Fin上的第一栅极连接所述第一字线，形成在另3个Fin上的第二栅极连接所述第二字线的静态存储电路或静态存储单元，在进行读操作时，第一字线连接高电平且第二字线连接低电平，或者第一字线连接低电平且第二字线连接高电平，均使得获得期望的较好的读噪声容限；在进行写操作时，第一字线连接高电平且第二字线连接高电平，使得获得期望的较好的写容限。
当然，在本发明的实施例中，还包括：每组部件中的上拉晶体管、下拉晶体管以及通过栅晶体管的各自的Fin的数量之比为1:2:2的静态存储电路中其他情况，例如，上拉晶体管、下拉晶体管以及通过栅晶体管的各自的Fin的数量分别为4个，8个，8个的电路等，均能获得期望的较好的读噪声容限和写容限，这里不再一一赘述。
图3A是示意性地示出根据本发明另一些实施例的静态存储电路的连接图。图3B是示意性地示出根据本发明另一些实施例的静态存储单元的元件布局图。图3A示出了两组组部件中的上拉晶体管、下拉晶体管以及通过栅晶体管的各自的Fin的数量之比为1:3:3的静态存储电路中的一种电路。图3A中的第一上拉晶体管301、第一下拉晶体管302、第一通过栅晶体管305(包括第一组Fin3051和第二组Fin3052)、第二上拉晶体管303、第二下拉晶体管304以及第二通过栅晶体管306(包括第一组Fin3061和第二组Fin3062)的连接关系与图2A中的第一上拉晶体管201、第一下拉晶体管202、第一通过栅晶体管205(包括第一组Fin2051和第二组Fin2052)、第二上拉晶体管203、第二下拉晶体管204以及第二通过栅晶体管206(包括第一组Fin2061和第二组Fin2062)的连接关系类似，这里不再赘述。图3B所示的静态存储单元的电路连接关系与图3A所示的静态存储电路相对应。
其中，第一上拉晶体管301的Fin的数量和第二上拉晶体管303的Fin的数量分别为1个，第一下拉晶体管302的Fin的数量和第二下拉晶体管304的Fin的数量分别为3个，第一通过栅晶体管305的Fin的数量和第二通过栅晶体管306的Fin的数量分别为3个，并且第一通过栅晶体管305中形成在1个Fin上的第一栅极连接第一字线WLA，形成在另2个Fin上的第二栅极连接第二字线WLB，第二通过栅晶体管306中形成在1个Fin上的第一栅极连接第一字线WLA，形成在另2个Fin上的第二栅极连接第二字线WLB(如图3A和图3B所示)。
在进行读操作时，第一字线WLA连接高电平且第二字线WLB连接低电平，使得或者第一字线WLA连接低电平且第二字线WLB连接高电平，使得均能获得期望的较好的读噪声容限(例如大于100mV)，当然，第一字线WLA连接高电平且第二字线WLB连接低电平时的读噪声容限效果更好。
在进行写操作时，第一字线WLA连接高电平且第二字线WLB连接高电平，使得或者第一字线WLA连接低电平且第二字线WLB连接高电平，使得均能获得期望的较好的写容限(例如大于200mV)，当然，第一字线WLA连接高电平且第二字线WLB连接高电平的写容限效果更好。
在该实施例中，通过将通过栅晶体管中形成在Fin上的栅极分成两个，第一栅极连接第一字线，第二栅极连接第二字线，并且在读操作和写操作时，根据需要分别确定第一字线和第二字线连接高低电平的情况，从而可以在读操作时获得期望的读噪声容限，以及在写操作时获得期望的写容限。
与前面类似的，在本发明的另一些实施例中，也可以只在一个部件中，上拉晶体管的Fin的数量为1个，下拉晶体管的Fin的数量为3个，通过栅晶体管的Fin的数量为3个，所述通过栅晶体管中形成在1个Fin上的第一栅极连接所述第一字线，形成在另2个Fin上的第二栅极连接所述第二字线。
在本发明的另一些实施例中，每组部件中，上拉晶体管的Fin的数量为2个，下拉晶体管的Fin的数量为6个，通过栅晶体管的Fin的数量为6个，所述通过栅晶体管中形成在1个Fin上的第一栅极连接所述第一字线，形成在另5个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在2个Fin上的第一栅极连接所述第一字线，形成在另4个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在3个Fin上的第一栅极连接所述第一字线，形成在另3个Fin上的第二栅极连接所述第二字线。
其中，对于所述通过栅晶体管中形成在1个Fin上的第一栅极连接所述第一字线，形成在另5个Fin上的第二栅极连接所述第二字线的静态存储电路或静态存储单元，在进行读操作时，第一字线连接高电平且第二字线连接低电平，使得以获得期望的较好的读噪声容限；在进行写操作时，第一字线连接高电平且第二字线连接高电平，使得或者第一字线连接低电平且第二字线连接高电平，使得均能获得期望的较好的写容限，当然，第一字线连接高电平且第二字线连接高电平的写容限效果更好。
对于所述通过栅晶体管中形成在2个Fin上的第一栅极连接所述第一字线，形成在另4个Fin上的第二栅极连接所述第二字线的静态存储电路或静态存储单元，在进行读操作时，第一字线连接高电平且第二字线连接低电平，使得或者第一字线连接低电平且第二字线连接高电平，使得均能获得期望的较好的读噪声容限，当然，第一字线连接高电平且第二字线连接低电平的读噪声容限效果更好；在进行写操作时，第一字线连接高电平且第二字线连接高电平，使得以获得期望的较好的写容限。
对于所述通过栅晶体管中形成在3个Fin上的第一栅极连接所述第一字线，形成在另3个Fin上的第二栅极连接所述第二字线的静态存储电路或静态存储单元，在进行读操作时，第一字线连接高电平且第二字线连接低电平，或者第一字线连接低电平且第二字线连接高电平，均能使得以获得期望的较好的读噪声容限；在进行写操作时，第一字线连接高电平且第二字线连接高电平，使得以获得期望的较好的写容限。
在本发明的另一些实施例中，每组部件中，上拉晶体管的Fin的数量为3个，下拉晶体管的Fin的数量为9个，通过栅晶体管的Fin的数量为9个，所述通过栅晶体管中形成在1个Fin上的第一栅极连接所述第一字线，形成在另8个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在2个Fin上的第一栅极连接所述第一字线，形成在另7个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在3个Fin上的第一栅极连接所述第一字线，形成在另6个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在4个Fin上的第一栅极连接所述第一字线，形成在另5个Fin上的第二栅极连接所述第二字线。
其中，对于所述通过栅晶体管中形成在1个Fin上的第一栅极连接所述第一字线，形成在另8个Fin上的第二栅极连接所述第二字线的静态存储电路或静态存储单元，在进行读操作时，第一字线连接高电平且第二字线连接低电平，使得以获得期望的较好的读噪声容限；在进行写操作时，第一字线连接高电平且第二字线连接高电平，使得或者第一字线连接低电平且第二字线连接高电平，使得均能获得期望的较好的写容限，当然，第一字线连接高电平且第二字线连接高电平的写容限效果更好。
对于所述通过栅晶体管中形成在2个Fin上的第一栅极连接所述第一字线，形成在另7个Fin上的第二栅极连接所述第二字线的静态存储电路或静态存储单元，在进行读操作时，第一字线连接高电平且第二字线连接低电平，使得以获得期望的较好的读噪声容限；在进行写操作时，第一字线连接高电平且第二字线连接高电平，使得或者第一字线连接低电平且第二字线连接高电平，使得均能获得期望的较好的写容限，当然，第一字线连接高电平且第二字线连接高电平的写容限效果更好。
对于所述通过栅晶体管中形成在3个Fin上的第一栅极连接所述第一字线，形成在另6个Fin上的第二栅极连接所述第二字线的静态存储电路或静态存储单元，在进行读操作时，第一字线连接高电平且第二字线连接低电平，使得或者第一字线连接低电平且第二字线连接高电平，使得均能获得期望的较好的读噪声容限，当然，第一字线连接高电平且第二字线连接低电平的读噪声容限效果更好；在进行写操作时，第一字线连接高电平且第二字线连接高电平，使得以获得期望的较好的写容限。
对于所述通过栅晶体管中形成在4个Fin上的第一栅极连接所述第一字线，形成在另5个Fin上的第二栅极连接所述第二字线的静态存储电路或静态存储单元，在进行读操作时，第一字线连接高电平且第二字线连接低电平，使得或者第一字线连接低电平且第二字线连接高电平，使得均能获得期望的较好的读噪声容限，当然，第一字线连接高电平且第二字线连接低电平的读噪声容限效果更好；在进行写操作时，第一字线连接高电平且第二字线连接高电平，使得以获得期望的较好的写容限。
当然，在本发明的实施例中，还包括：每组部件中的上拉晶体管、下拉晶体管以及通过栅晶体管的各自的Fin的数量之比为1:3:3的静态存储电路中的其他情况，例如，上拉晶体管、下拉晶体管以及通过栅晶体管的各自的Fin的数量分别为4个，12个，12个的电路等等，均能获得期望的较好的读噪声容限和写容限，这里不再一一赘述。
在本发明的实施例中，还包括每组部件中的上拉晶体管、下拉晶体管以及通过栅晶体管的各自的Fin的数量之比为其他比例的静态存储电路，例如1:4:4，1:5:5，等等，均能获得期望的较好的读噪声容限和写容限，这里均不再一一赘述。
在本发明的实施例中，静态存储单元包括衬底(例如硅衬底)以及位于所述衬底上的上述静态存储电路。例如，如图2B所示，静态存储单元20包括：衬底200，以及位于所述衬底200上的与图2A对应的静态存储电路。又例如，如图3B所示，静态存储单元30包括衬底300以及位于所述衬底300上的与图3A对应的静态存储电路。
在本发明的一些实施例中，在静态存储单元中，所述衬底包括第一有源区、第二有源区、第三有源区以及第四有源区，其中，一组部件中，其上拉晶体管位于所述第二有源区，其下拉晶体管和其通过栅晶体管位于所述第一有源区；另一组部件中，其上拉晶体管位于所述第三有源区，其下拉晶体管和其通过栅晶体管位于所述第四有源区。
例如，衬底200包括第一有源区2001、第二有源区2002、第三有源区2003以及第四有源区2004，其中，第一上拉晶体管201位于第二有源区2002，第一下拉晶体管202和第一通过栅晶体管205位于第一有源区2001，第二上拉晶体管203位于第三有源区2003，以及第二下拉晶体管204和第二通过栅晶体管206位于第四有源区2004。在本发明的实施例中，第一有源区2001为P型阱区，第二有源区2002为N型阱区，第三有源区2003为N型阱区，以及第四有源区2004为P型阱区。
又例如，衬底300包括第一有源区3001、第二有源区3002、第三有源区3003以及第四有源区3004，其中，第一上拉晶体管301位于第二有源区3002，第一下拉晶体管302和第一通过栅晶体管305位于第一有源区3001，第二上拉晶体管303位于第三有源区3003，以及第二下拉晶体管304和第二通过栅晶体管306位于第四有源区3004。在本发明的实施例中，第一有源区3001为P型阱区，第二有源区3002为N型阱区，第三有源区3003为N型阱区，以及第四有源区3004为P型阱区。
图4是示出根据本发明实施例的静态存储单元的制作方法的流程图。
在步骤S402，提供衬底，所述衬底上形成有上拉晶体管、下拉晶体管、以及通过栅晶体管，其中所述通过栅晶体管包括两个以上Fin，每个Fin上对应形成有栅极，所述栅极包括第一栅极和第二栅极，且所述第一栅极与所述第二栅极绝缘。
例如，如图5所示，提供衬底200，所述衬底包括第一上拉晶体管201、第一下拉晶体管202、第一通过栅晶体管205、第二上拉晶体管203、第二下拉晶体管204以及第二通过栅晶体管206，第一通过栅晶体管205包括两个Fin，每个Fin上对应形成有栅极，所述栅极包括第一栅极和第二栅极，且所述第一栅极与所述第二栅极绝缘；第二通过栅晶体管206包括两个Fin，每个Fin上对应形成有栅极，所述栅极包括第一栅极和第二栅极，且所述第一栅极与所述第二栅极绝缘。衬底200包括第一有源区2001、第二有源区2002、第三有源区2003以及第四有源区2004，其中，第一有源区2001为P型阱区，第二有源区2002为N型阱区，第三有源区2003为N型阱区，以及第四有源区2004为P型阱区。
在本发明的一个实施例中，如图5所示，在形成第一通过栅晶体管205的栅极、第二上拉晶体管203的栅极以及第二下拉晶体管204的栅极时，可以先形成连接为一体的多晶硅栅极层，然后通过光刻工艺将第一通过栅晶体管205的栅极与第二上拉晶体管203的栅极断开，以及将第一通过栅晶体管205中形成在一个Fin2051上的栅极与形成在另一个Fin2052上的栅极断开以形成第一栅极和第二栅极，从而形成如图5所示的第一通过栅晶体管205的栅极、第二上拉晶体管203的栅极以及第二下拉晶体管204的栅极。在形成第二通过栅晶体管206的栅极、第一上拉晶体管201的栅极以及第一下拉晶体管202的栅极时，所利用的工艺过程与上述类似，这里不再赘述。
为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节，例如在衬底上形成各个晶体管及其Fin的过程。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
在步骤S404，在衬底上形成与所述第一栅极连接的第一字线和与所述第二栅极连接的第二字线。
下面结合图6A至图8B，详细描述在衬底上形成与所述第一栅极连接的第一字线和与所述第二栅极连接的第二字线的过程。
首先，在衬底200上沉积形成氧化物(例如如图6A所示的氧化物210，该氧化物例如为二氧化硅)以覆盖衬底200(包括覆盖衬底上的所有晶体管)。
接下来，在氧化物210上需要形成第一字线和第二字线的位置刻蚀(例如光刻)形成沟槽211和沟槽212，如图6A和图6B所示。沟槽211和沟槽212暴露通过栅晶体管中的Fin的栅极多晶硅，例如沟槽211暴露第一通过栅晶体管205的Fin2051上的多晶硅(即第一栅极)，如图6B所示。
接下来，在氧化物210上沉积金属材料213以填充所述沟槽，如图7A和7B所示。
接下来，平坦化金属材料213以去除沟槽外的金属材料，其中所述沟槽中的金属材料即为第一字线WLA和第二字线WLB，如图8A和8B所示。
在本发明的实施例中，所述静态存储单元的制作方法还包括：形成位线以及其他金属引线或连线的过程。由于这些属于本领域技术人员公知的一些细节，本领域技术人员完全明白如何实施例这里公开的技术方案。
至此，已经详细描述了根据本发明的静态存储电路、静态存储单元及其制作方法。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (17)

1.一种静态存储电路，包括：上拉晶体管、下拉晶体管、以及通过栅晶体管，其特征在于，
所述通过栅晶体管包括两个以上鳍式结构(Fin)以及在所述Fin上对应形成的栅极，所述栅极包括一个以上连接第一字线的第一栅极和一个以上连接第二字线的第二栅极，且连接所述第一字线的第一栅极与连接所述第二字线的第二栅极绝缘；其中，
所述第一字线和所述第二字线中的一个字线在读操作时连接低电平、在写操作时连接高电平，使得在读操作时所述下拉晶体管的Fin的数量与所述通过栅晶体管导通的Fin的数量之比大于等于读噪声容限的设定值，且在写操作时所述通过栅晶体管导通的Fin的数量与所述上拉晶体管的Fin的数量之比大于等于写容限的设定值。
2.根据权利要求1所述静态存储电路，其特征在于，所述上拉晶体管、下拉晶体管以及通过栅晶体管的各自的Fin的数量之比为1:2:2。
3.根据权利要求2所述静态存储电路，其特征在于，上拉晶体管的Fin的数量为1个，下拉晶体管的Fin的数量为2个，通过栅晶体管的Fin的数量为2个，所述通过栅晶体管中形成在1个Fin上的第一栅极连接所述第一字线，形成在另1个Fin上的第二栅极连接所述第二字线；
或者，
上拉晶体管的Fin的数量为2个，下拉晶体管的Fin的数量为4个，通过栅晶体管的Fin的数量为4个，所述通过栅晶体管中形成在1个Fin上的第一栅极连接所述第一字线，形成在另3个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在2个Fin上的第一栅极连接所述第一字线，形成在另2个Fin上的第二栅极连接所述第二字线；
或者，
上拉晶体管的Fin的数量为3个，下拉晶体管的Fin的数量为6个，通过栅晶体管的Fin的数量为6个，所述通过栅晶体管中形成在1个Fin上的第一栅极连接所述第一字线，形成在另5个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在2个Fin上的第一栅极连接所述第一字线，形成在另4个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在3个Fin上的第一栅极连接所述第一字线，形成在另3个Fin上的第二栅极连接所述第二字线。
4.根据权利要求1所述静态存储电路，其特征在于，所述上拉晶体管、下拉晶体管以及通过栅晶体管的各自的Fin的数量之比为1:3:3。
5.根据权利要求4所述静态存储电路，其特征在于，
上拉晶体管的Fin的数量为1个，下拉晶体管的Fin的数量为3个，通过栅晶体管的Fin的数量为3个，所述通过栅晶体管中形成在1个Fin的第一栅极连接所述第一字线，形成在另2个Fin上的第二栅极连接所述第二字线；
或者，
上拉晶体管的Fin的数量为2个，下拉晶体管的Fin的数量为6个，通过栅晶体管的Fin的数量为6个，所述通过栅晶体管中形成在1个Fin上的第一栅极连接所述第一字线，形成在另5个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在2个Fin上的第一栅极连接所述第一字线，形成在另4个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在3个Fin上的第一栅极连接所述第一字线，形成在另3个Fin上的第二栅极连接所述第二字线；
或者，
上拉晶体管的Fin的数量为3个，下拉晶体管的Fin的数量为9个，通过栅晶体管的Fin的数量为9个，所述通过栅晶体管中形成在1个Fin上的第一栅极连接所述第一字线，形成在另8个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在2个Fin上的第一栅极连接所述第一字线，形成在另7个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在3个Fin上的第一栅极连接所述第一字线，形成在另6个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在4个Fin上的第一栅极连接所述第一字线，形成在另5个Fin上的第二栅极连接所述第二字线。
6.根据权利要求1所述静态存储电路，其特征在于，所述读噪声容限的设定值等于1.2，所述写容限的设定值等于1.5。
7.根据权利要求1所述静态存储电路，其特征在于，所述上拉晶体管为PMOS场效应晶体管，所述下拉晶体管和所述通过栅晶体管为NMOS场效应晶体管。
8.一种静态存储电路，其特征在于，包括：
两组部件，其中每组部件包括上拉晶体管、下拉晶体管以及通过栅晶体管，所述通过栅晶体管包括两个以上鳍式结构(Fin)以及在所述Fin上对应形成的栅极，所述通过栅晶体管的栅极连接字线，所述通过栅晶体管的源极均连接位线，或者漏极均连接位线；
其中，在一组部件中，其下拉晶体管的Fin的数量与其通过栅晶体管导通的Fin的数量之比大于等于读噪声容限的设定值；其通过栅晶体管导通的Fin的数量与其上拉晶体管的Fin的数量之比大于等于写容限的设定值。
9.根据权利要求8所述静态存储电路，其特征在于，所述字线为1个，其中每组部件中的上拉晶体管、下拉晶体管以及通过栅晶体管的各自的Fin的数量之比为1:4:2。
10.根据权利要求8所述的静态存储电路，其特征在于，所述字线为2个，包括第一字线和第二字线，其中在每组部件中，所述通过栅晶体管的栅极包括一个以上连接第一字线的第一栅极和一个以上连接第二字线的第二栅极，且连接所述第一字线的第一栅极与连接所述第二字线的第二栅极绝缘；其中，
所述第一字线和所述第二字线中的一个字线在读操作时连接低电平、在写操作时连接高电平。
11.根据权利要求8至10任一所述静态存储电路，其特征在于，
第一组的上拉晶体管的Fin的数量与第二组的上拉晶体管的Fin的数量相等；
第一组的下拉晶体管的Fin的数量与第二组的下拉晶体管的Fin的数量相等；以及
第一组的通过栅晶体管的Fin的数量与第二组的通过栅晶体管的Fin的数量相等。
12.根据权利要求8至10任一所述静态存储电路，其特征在于，
第一组的上拉晶体管的Fin的数量与第二组的上拉晶体管的Fin的数量不相等；或者，
第一组的下拉晶体管的Fin的数量与第二组的下拉晶体管的Fin的数量不相等；或者，
第一组的通过栅晶体管的Fin的数量与第二组的通过栅晶体管的Fin的数量不相等。
13.一种静态存储单元，其特征在于，包括：
衬底以及位于所述衬底上的如权利要求1至10任一所述静态存储电路。
14.根据权利要求13所述静态存储单元，其特征在于，所述衬底包括第一有源区、第二有源区、第三有源区以及第四有源区，其中，
一组部件中，其上拉晶体管位于所述第二有源区，其下拉晶体管和其通过栅晶体管位于所述第一有源区；
另一组部件中，其上拉晶体管位于所述第三有源区，其下拉晶体管和其通过栅晶体管位于所述第四有源区。
15.根据权利要求14所述静态存储单元，其特征在于，所述第一有源区为P型阱区，所述第二有源区为N型阱区，所述第三有源区为N型阱区，以及所述第四有源区为P型阱区。
16.一种静态存储单元的制作方法，其特征在于，包括：
提供衬底，所述衬底上形成有上拉晶体管、下拉晶体管、以及通过栅晶体管，其中所述通过栅晶体管包括两个以上鳍式结构(Fin)，每个Fin上对应形成有栅极，所述栅极包括第一栅极和第二栅极，且所述第一栅极与所述第二栅极绝缘；
在所述衬底上形成与所述第一栅极连接的第一字线和与所述第二栅极连接的第二字线。
17.根据权利要求16所述静态存储单元的制作方法，其特征在于，在所述衬底上形成与所述第一栅极连接的第一字线和与所述第二栅极连接的第二字线的过程包括：
在所述衬底上沉积形成氧化物以覆盖所述衬底；
在所述氧化物上需要形成第一字线和第二字线的位置刻蚀形成沟槽；
在所述氧化物上沉积金属材料以填充所述沟槽；
平坦化所述金属材料以去除沟槽外的金属材料，其中所述沟槽中的金属材料即为所述第一字线和所述第二字线。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106448725A (zh) * 2016-09-21 2017-02-22 宁波大学 一种基于FinFET器件的读写分离存储单元
CN107240415A (zh) * 2017-06-06 2017-10-10 上海兆芯集成电路有限公司 储存装置
CN108074930A (zh) * 2016-11-17 2018-05-25 中芯国际集成电路制造(上海)有限公司 存储器结构及其形成方法、存储器电路及其工作方法
CN108281425A (zh) * 2017-01-06 2018-07-13 中芯国际集成电路制造(上海)有限公司 存储器结构及其形成方法
CN108417573A (zh) * 2017-02-10 2018-08-17 中芯国际集成电路制造(上海)有限公司 静态存储器结构及其形成方法
CN109980005A (zh) * 2017-12-27 2019-07-05 中芯国际集成电路制造(上海)有限公司 半导体结构及形成方法、静态随机存取存储器及形成方法
CN110310689A (zh) * 2018-03-20 2019-10-08 中芯国际集成电路制造(上海)有限公司 双端口静态随机存取存储器单元及包括其的电子设备
CN110473832A (zh) * 2018-05-11 2019-11-19 中芯国际集成电路制造(上海)有限公司 半导体结构及形成方法、静态随机存取存储器及形成方法
CN110570888A (zh) * 2018-06-05 2019-12-13 中芯国际集成电路制造(上海)有限公司 静态存储单元、阵列及器件
CN113517293A (zh) * 2021-06-28 2021-10-19 上海华力集成电路制造有限公司 一种减小FinFET随机静态存储器阈值电压失配的结构
CN116347885A (zh) * 2023-05-31 2023-06-27 合肥晶合集成电路股份有限公司 Sram及其制作方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10818674B2 (en) 2019-03-07 2020-10-27 Globalfoundries Inc. Structures and SRAM bit cells integrating complementary field-effect transistors
CN111968978B (zh) * 2020-08-27 2024-03-12 上海华力集成电路制造有限公司 一种双通道静态随机存储器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101299348A (zh) * 2007-05-04 2008-11-05 台湾积体电路制造股份有限公司 半导体装置、静态存储单元、半导体存储电路
CN101770805A (zh) * 2008-12-29 2010-07-07 台湾积体电路制造股份有限公司 在sram设计中使用双栅极晶体管提升读/写边界
CN102298963A (zh) * 2010-06-25 2011-12-28 台湾积体电路制造股份有限公司 双端口静态随机存取存储器的单元结构

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9007815B2 (en) * 2012-01-27 2015-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for switching power in a dual rail memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101299348A (zh) * 2007-05-04 2008-11-05 台湾积体电路制造股份有限公司 半导体装置、静态存储单元、半导体存储电路
CN101770805A (zh) * 2008-12-29 2010-07-07 台湾积体电路制造股份有限公司 在sram设计中使用双栅极晶体管提升读/写边界
CN102298963A (zh) * 2010-06-25 2011-12-28 台湾积体电路制造股份有限公司 双端口静态随机存取存储器的单元结构

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106448725A (zh) * 2016-09-21 2017-02-22 宁波大学 一种基于FinFET器件的读写分离存储单元
CN106448725B (zh) * 2016-09-21 2018-11-30 宁波大学 一种基于FinFET器件的读写分离存储单元
CN108074930B (zh) * 2016-11-17 2020-11-27 中芯国际集成电路制造(上海)有限公司 存储器结构及其形成方法、存储器电路及其工作方法
CN108074930A (zh) * 2016-11-17 2018-05-25 中芯国际集成电路制造(上海)有限公司 存储器结构及其形成方法、存储器电路及其工作方法
CN108281425B (zh) * 2017-01-06 2020-12-22 中芯国际集成电路制造(上海)有限公司 存储器结构及其形成方法
CN108281425A (zh) * 2017-01-06 2018-07-13 中芯国际集成电路制造(上海)有限公司 存储器结构及其形成方法
CN108417573A (zh) * 2017-02-10 2018-08-17 中芯国际集成电路制造(上海)有限公司 静态存储器结构及其形成方法
CN108417573B (zh) * 2017-02-10 2020-11-03 中芯国际集成电路制造(上海)有限公司 静态存储器结构及其形成方法
CN107240415B (zh) * 2017-06-06 2020-09-15 上海兆芯集成电路有限公司 储存装置
CN107240415A (zh) * 2017-06-06 2017-10-10 上海兆芯集成电路有限公司 储存装置
CN109980005A (zh) * 2017-12-27 2019-07-05 中芯国际集成电路制造(上海)有限公司 半导体结构及形成方法、静态随机存取存储器及形成方法
CN110310689A (zh) * 2018-03-20 2019-10-08 中芯国际集成电路制造(上海)有限公司 双端口静态随机存取存储器单元及包括其的电子设备
CN110473832A (zh) * 2018-05-11 2019-11-19 中芯国际集成电路制造(上海)有限公司 半导体结构及形成方法、静态随机存取存储器及形成方法
CN110473832B (zh) * 2018-05-11 2021-11-12 中芯国际集成电路制造(上海)有限公司 半导体结构及形成方法、静态随机存取存储器及形成方法
CN110570888A (zh) * 2018-06-05 2019-12-13 中芯国际集成电路制造(上海)有限公司 静态存储单元、阵列及器件
CN113517293A (zh) * 2021-06-28 2021-10-19 上海华力集成电路制造有限公司 一种减小FinFET随机静态存储器阈值电压失配的结构
CN113517293B (zh) * 2021-06-28 2024-03-12 上海华力集成电路制造有限公司 一种减小FinFET随机静态存储器阈值电压失配的结构
CN116347885A (zh) * 2023-05-31 2023-06-27 合肥晶合集成电路股份有限公司 Sram及其制作方法
CN116347885B (zh) * 2023-05-31 2023-08-04 合肥晶合集成电路股份有限公司 Sram及其制作方法

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