CN107924868A - 加工互连结构使阻挡层侧壁凹进最小化的方法 - Google Patents

加工互连结构使阻挡层侧壁凹进最小化的方法 Download PDF

Info

Publication number
CN107924868A
CN107924868A CN201580082369.4A CN201580082369A CN107924868A CN 107924868 A CN107924868 A CN 107924868A CN 201580082369 A CN201580082369 A CN 201580082369A CN 107924868 A CN107924868 A CN 107924868A
Authority
CN
China
Prior art keywords
barrier layer
gas
layer
side wall
top surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201580082369.4A
Other languages
English (en)
Other versions
CN107924868B (zh
Inventor
贾照伟
王坚
王晖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ACM (SHANGHAI) Inc
ACM Research Shanghai Inc
Original Assignee
ACM (SHANGHAI) Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ACM (SHANGHAI) Inc filed Critical ACM (SHANGHAI) Inc
Publication of CN107924868A publication Critical patent/CN107924868A/zh
Application granted granted Critical
Publication of CN107924868B publication Critical patent/CN107924868B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

一种加工互连结构使阻挡层侧壁凹进最小化的方法，包括以下步骤：步骤1，去除金属层(408)以在凹进区域(409)内产生相同的凹陷值，相同凹陷值的产生使位于凹进区域(409)内的金属层(408)的顶面与硬掩膜层(405)的底面对齐；步骤2，引入卤素‑贵族元素化合物气体，采用气相化学反应工艺去除位于顶面的第一阻挡层(406)和至少一部分的位于侧壁上的第二阻挡层(407)，使侧壁上的第二阻挡层(407)的顶面与硬掩膜层(405)的底面对齐；步骤3，引入氧化性气体使位于侧壁上的第二阻挡层(407)的顶面产生阻挡层表面氧化(411)，同时产生金属表面氧化(412)；步骤4，引入卤素‑贵族元素化合物气体，采用气相化学反应工艺去除硬掩膜层(405)；步骤5，还原或去除金属表面氧化(412)。

Description

加工互连结构使阻挡层侧壁凹进最小化的方法
技术领域
本发明涉及半导体制造，尤其涉及一种加工互连结构使阻挡层侧壁凹进最小化的方法。
背景技术
在半导体制造工艺中，随着集成电路制造工艺的改进以及芯片集成度的提高，铜互连代替铝互连成为超大规模集成电路中主要的三维互连。
随着晶体管密度的增大，铜和低k介质材料逐渐成为互连结构的主流技术。然而，铜和低k介质材料的集成在实际应用中存在许多有待解决的技术问题，例如阻挡层侧壁凹进的问题。图1所示为典型互连结构的剖视图，阻挡层上的金属层已经被去除并产生相同的凹陷值。如图1所示，从下至上，互连结构包括衬底101、绝缘层102、第一介质层103、第二介质层104、硬掩膜层105和阻挡层。互连结构还包括凹进区域109内的金属层108。第一介质层103为低k介质层，阻挡层用来阻止金属扩散到低k介质材料中，阻挡层可以被定义为顶面的第一阻挡层106和侧壁上的第二阻挡层107。金属层108的顶面将侧壁上的第二阻挡层107分为两部分：上部和下部。顶面的第一阻挡层106和侧壁上的第二阻挡层107的上部是裸露的，侧壁上的第二阻挡层107的下部是非裸露的，互连结构中裸露的阻挡层将在后续步骤中去除。
目前，CMP(化学机械抛光)工艺是去除阻挡层的常规方法，然而CMP工艺由于涉及相对强的机械力，对互连结构的底层结构存在许多有害影响。特别是当介质材料的k值越来越小，机械力可能对介质材料造成永久损伤，介质材料会被CMP工艺划伤。
为了克服CMP工艺的缺点，更先进的技术-气相蚀刻技术被用来去除阻挡层。气相蚀刻技术利用化学气体在特定的温度和压力下与阻挡层反应，更多关于气相蚀刻的详细内容可以参考专利申请号为PCT/CN2008/072059的专利申请。由于在整个蚀刻过程不产生机械应力，所以对低k介质材料没有损伤。然而随着线宽的持续减小，新的阻挡层材料如钴、钌被用来代替传统的阻挡层材料，如钽、氮化钽、钛、氮化钛，以及阻挡层的厚度变得越来越薄，这些都增加了气相蚀刻的难度。如图2所示，在气相蚀刻的化学反应过程中，如果终点控制不精确，侧壁上的第二阻挡层107可能被过刻，介质层和金属层108之间会产生不希望得到的侧壁凹进110，一旦侧壁上的第二阻挡层107被过刻，凹进区域109内的金属扩散到低k介质层。
如图2所示，通常，阻挡层为钽和氮化钽层，硬掩膜层105为氮化钛层，裸露的阻挡层和硬掩膜层105都在特定的温度下在一次气相化学反应工艺中被去除。由于气相化学反应工艺具有各向同性，在操作温度下除了氮化钛的蚀刻速度低于氮化钽的蚀刻速度，如果硬掩膜层105被完全去除，侧壁上的第二阻挡层107将被过刻。当气相化学反应工艺结束，结果显示侧壁上的第二阻挡层107的顶面远低于金属层108的顶面，因此形成侧壁凹进110，从而可能会引起漏电，器件的使用寿命将会缩短。
发明内容
本发明提出加工互连结构使阻挡层侧壁凹进最小化的方法，方法包括以下步骤：步骤1，去除金属层以在凹进区域内产生相同的凹陷值使凹进区域内的金属层的顶面与硬掩膜层的底面对齐；步骤2，引入卤素-贵族元素化合物气体，采用气相化学反应工艺去除顶面的第一阻挡层和至少一部分的侧壁上的第二阻挡层，使侧壁上的第二阻挡层的顶面与硬掩膜层的底面对齐；步骤3，引入氧化性气体使侧壁上的第二阻挡层的顶面产生阻挡层表面氧化，同时凹进区域内的金属层的顶面产生金属表面氧化；步骤4，引入卤素-贵族元素化合物气体，采用气相化学反应工艺去除硬掩膜层；步骤5，还原或去除金属表面氧化。
综上所述，本发明通过引入氧化性气体，在侧壁上的第二阻挡层的顶面产生阻挡层表面氧化以防止侧壁上的第二阻挡层过刻，从而改善甚至克服了阻挡层侧壁凹进的问题。
附图说明
为使本领域的技术人员对本发明更加明显易懂，下面结合附图对本发明的具体实施方式做详细说明，其中：
图1是现有技术的互连结构的剖视图；
图2是图1所示互连结构的侧壁上的阻挡层被过刻并产生阻挡层侧壁凹进的剖视图；
图3是根据本发明一实施例的加工互连结构使阻挡层侧壁凹进最小化的方法的流程图；
图4是本发明一实施例的互连结构的剖视图；
图5是本发明一实施例的互连结构产生相同的凹陷值后的剖视图；
图6是本发明一实施例的互连结构裸露的阻挡层去除后的剖视图；
图7是本发明一实施例的互连结构引入氧化性气体后的剖视图；
图8是本发明一实施例的互连结构的硬掩膜层去除后的剖视图；
图9是本发明一实施例的互连结构引入还原气体后的剖视图；
图10是根据本发明另一实施例的加工互连结构使阻挡层侧壁凹进最小化的方法的流程图；
图11是本发明另一实施例的互连结构的剖视图；
图12是本发明另一实施例的互连结构产生相同的凹陷值后的剖视图；
图13是本发明另一实施例的互连结构裸露的阻挡层去除后的剖视图；
图14是本发明另一实施例的互连结构引入氧化性气体后的剖视图；
图15是本发明另一实施例的互连结构的硬掩膜层去除后的剖视图；
图16是本发明另一实施例的互连结构的金属表面氧化去除后的剖视图；
图17是加工互连结构使阻挡层侧壁凹进最小化的方法的流程图。
具体实施方式
为了解决现有技术的技术问题，本发明提出一种加工互连结构使阻挡层侧壁凹进最小化的方法，该方法在工艺腔内操作，互连结构位于晶圆表面。
图3至图9揭示了根据本发明一实施例的加工互连结构使阻挡层侧壁凹进最小化的方法。
图3所示为加工互连结构使阻挡层侧壁凹进最小化的方法的流程图，该方法包括以下步骤：
步骤301：去除金属层408以在凹进区域409内产生相同的凹陷值使凹进区域409内的金属层408的顶面与硬掩膜层405的底面对齐；
步骤302：引入卤素-贵族元素化合物气体，采用气相化学反应工艺去除顶面的第一阻挡层406和至少一部分的侧壁上的第二阻挡层407，使侧壁上的第二阻挡层407的顶面与硬掩膜层405的底面对齐；
步骤303：引入氧化性气体使侧壁上的第二阻挡层407的顶面产生阻挡层表面氧化411，同时凹进区域409内的金属层408的顶面产生金属表面氧化412；
步骤304：引入卤素-贵族元素化合物气体，采用气相化学反应工艺去除硬掩膜层405；
步骤305：还原金属表面氧化412。
图4所示为本发明一实施例的互连结构的剖视图。如图4所示，从下至上，互连结构包括衬底401、绝缘层402、第一介质层403、第二介质层404、硬掩膜层405和阻挡层。互连结构还包括阻挡层上方和位于凹进区域409内的金属层408。第一介质层403为低k介质层，第二介质层404为TEOS层。阻挡层可以被定义为顶面的第一阻挡层406和侧壁上的第二阻挡层407。众所周知，阻挡层用来阻止金属扩散到互连结构的低k介质材料中。顶面的第一阻挡层406和侧壁上的第二阻挡层407材料为钌。在其他具体实施方式中，阻挡层可以是一层或两层，其材料为钽、氮化钽、钌、钴、钨、氮化钨或铪等。硬掩膜层405为氮化钛层。阻挡层上方并位于凹进区域内的金属层408为铜。
图5所示为互连结构产生相同的凹陷值后的剖视图。在步骤301中，凹进区域409内的金属层408通过无应力抛光(SFP)工艺去除。SFP工艺为无应力抛光工艺，利用电解抛光去除铜，因此对低k介质层无损伤。凹进区域内的金属层408通过SFP工艺去除，但阻挡层没有被去除，因此凹进区域409内产生相同的凹陷值，凹陷值可以是取决于阻挡层和硬掩膜层的厚度。凹进区域409内的金属层408的顶面最好与硬掩膜层405的底面齐平。在本实施例中，每个凹进区域409内的凹陷值为并且凹进区域409内的金属层408的顶面与硬掩膜层405的底面齐平。换言之，凹进区域409内的金属层408的顶面与第二介质层404的顶面齐平。由于产生了相同的凹陷，侧壁上的第二阻挡层407被剩余的金属层408的顶面分为两部分：上部和下部。SFP工艺完成后，侧壁上的第二阻挡层407的上部是裸露的，侧壁上的第二阻挡层407的下部是非裸露的，因此，顶面上裸露的阻挡层406和侧壁上裸露的阻挡层407需要在后续步骤中去除。
图6为步骤302中采用气相化学反应工艺去除侧壁上裸露的阻挡层407和顶面裸露的阻挡层406。在本实施例中，侧壁上第二阻挡层407的厚度与顶面第一阻挡层406的厚度相同。此外，气相化学反应工艺具有各向同性，所以在向工艺腔内引入卤素-贵族元素化合物气体后，侧壁上的第二阻挡层407的上部将被去除，顶面的第一阻挡层406也被去除。气相化学反应工艺完成后，顶面的第一阻挡层406被完全去除，所以硬掩膜层405的顶面没有阻挡层残留，且气相化学反应工艺后，硬掩膜层405裸露出来。为了解决阻挡层侧壁凹进的问题，步骤302中的气相化学反应工艺需要通过终点控制机构精确控制，以便去除侧壁上裸露的第二阻挡层407，并且侧壁上非裸露的第二阻挡层407与硬掩膜层405的底面齐平。终点控制机构通过时间长度来控制气相化学反应工艺。
步骤302中的气相化学反应工艺的工艺条件设置如下：操作温度为室温到400℃，卤素-贵族元素化合物气体的气体流速为2sccm到100sccm，操作压力为5mTrr到20Torr。步骤302中的卤素-贵族元素化合物气体可以是以下任一种：XeF2、XeF4、XeF6或KrF2。惰性气体，如氖气和氩气，也可以作为载气同卤素-贵族元素化合物气体一起引入工艺腔。
在本实施例中，步骤302中的气相化学反应工艺的工艺条件如下：操作温度为110℃，卤素-贵族元素化合物气体的气体流速为6sccm，操作压力为4Torr，卤素-贵族元素化合物气体为XeF2。在这些条件下，完成气相化学反应工艺的时间是50s。由于XeF2.不与铜和低k材料反应，低k材料不会受损，集成电路器件的电气性能和寿命将会提高。
如图7所示为步骤303引入氧化性气体后互连结构的剖视图。在本实施例中，氧化性气体为O2。在步骤303中，向工艺腔内引入O2后，侧壁上的第二阻挡层407的顶面以及凹进区域409内剩余金属层408的顶面将会被氧化，所以侧壁上的第二阻挡层407的顶面会产生阻挡层表面氧化411，同时凹进区域409内的金属层408的顶面会产生金属表面氧化412。阻挡层表面氧化411和金属表面氧化412都非常厚，阻挡层表面氧化411有助于防止侧壁上的第二阻挡层407在下一步中被进一步蚀刻，所以不会产生阻挡层侧壁凹进。金属表面氧化412为不希望得到的铜表面氧化层，所以需要在后续工艺处理。
在步骤303中，O2可以在以下条件下被引入：操作温度为150℃-400℃，O2的气体流速为0.1-20slm，操作压力为200Torr-800Torr。操作温度非常重要，如果操作温度低于150℃，阻挡层上不会发生明显的氧化，此外，如果操作温度高于400℃，互连结构将会被热应力损伤。同时，氮化钛的氧化阈值温度为800℃，所以在当前温度下，硬掩膜层405不会被氧化。在本实施例的步骤303中，O2在以下条件下被引入：操作温度为180℃，O2的气体流速为20slm，操作压力为1atm，工艺时间为60s。
图8所示为根据本发明一实施例的互连结构在步骤304中硬掩膜层去除后的剖视图。在步骤304中，向工艺腔内引入卤素-贵族元素化合物气体去除硬掩膜层405。卤素-贵族元素化合物气体为XeF2。由于侧壁上的阻挡层407的顶面受阻挡层表面氧化411保护，且氮化钛的硬掩膜层405没有被氧化，所以在步骤304的气相化学反应工艺的最后，只有硬掩膜层405被XeF2去除。侧壁上的第二阻挡层407没有在步骤304气相化学反应工艺中被进一步蚀刻，避免了阻挡层侧壁凹进的问题。
根据实验数据，氮化钛的蚀刻速率和温度之间存在正相关。因此，为了获得更好的效果和蚀刻效率，步骤304中的气相化学反应工艺的工艺条件与步骤302中的气相化学反应工艺的工艺条件略有不同。步骤304中的气相化学反应工艺的工艺条件如下：操作温度为150℃-400℃，卤素-贵族元素化合物气体的气体流速为2sccm-100sccm，操作压力为5mTorr-20Torr。惰性气体，例如氖气或氩气，也可以作为载气同卤素-贵族元素化合物气体一起引入工艺腔。
图9所示为根据本发明一实施例的互连结构在步骤305引入还原气体后的剖视图。金属层408的顶面应该是铜而不是铜表面氧化物，所以金属表面氧化412需要处理。在步骤305中，向工艺腔内引入还原气体来还原金属表面氧化412。还原气体为氮气和氢气的混合气体，氢气的比例低于4％较为安全。向工艺腔内引入还原气体后，金属表面氧化412还原成铜。引入还原气体后，侧壁上的阻挡层407的顶面仍然存在阻挡层表面氧化411，但它对后续工艺的影响很小。
图10至图16揭示了根据本发明另一实施例的加工互连结构使阻挡层侧壁凹进最小化的方法和互连结构。
图10所示为加工互连结构使阻挡层侧壁凹进最小化的方法的流程图，该方法包括以下步骤：
步骤501：去除金属层608以在凹进区域609内产生相同的凹陷值使凹进区域609内的金属层608的顶面与硬掩膜层605的底面对齐；
步骤502：引入卤素-贵族元素化合物气体，采用气相化学反应工艺去除顶面的第一阻挡层606和至少一部分的侧壁上的第二阻挡层607，使侧壁上的第二阻挡层607的顶面与硬掩膜层605的底面对齐；
步骤503：引入氧化性气体使侧壁上的第二阻挡层607的顶面产生阻挡层表面氧化611，同时凹进区域609内的金属层608的顶面产生金属表面氧化612；
步骤504：引入卤素-贵族元素化合物气体，采用气相化学反应工艺去除硬掩膜层605；
步骤505：去除金属表面氧化612。
图11所示为根据本发明另一实施例的互连结构的剖视图。如图11所示，从下至上，互连结构包括衬底601、绝缘层602、第一介质层603、第二介质层604、硬掩膜层605和阻挡层。互连结构还包括阻挡层上方和位于凹进区域609内的金属层608。第一介质层603为低k介质层，第二介质层604为TEOS层。阻挡层可以被定义为顶面的第一阻挡层606和侧壁上的第二阻挡层607。众所周知，阻挡层用来阻止金属扩散到互连结构的低k介质材料中。顶面的第一阻挡层606和侧壁上的第二阻挡层607是钽和氮化钽层。在其他具体实施方式中，阻挡层材料可以是钌、钴等。硬掩膜层605为氮化钛层。阻挡层上方和凹进区域内的金属层608为铜。
图12所示为根据本发明另一实施例的互连结构产生相同的凹陷值后的剖视图。由于本实施例中的凹陷值并不是很大，在步骤501中，凹进区域609内的金属层608也可以通过CMP工艺去除。凹进区域609内的金属层608通过CMP工艺去除，但阻挡层不会被去除，因此凹进区域609内产生相同的凹陷值，凹陷值可以是取决于阻挡层和硬掩膜层的厚度。凹进区域609内的金属层608的顶面最好与硬掩膜层605的底面齐平。在本实施例中，每个凹进区域609内的凹陷值为并且凹进区域609内的金属层608的顶面与硬掩膜层605的底面齐平。换言之，凹进区域609内的金属层608的顶面与第二介质层604的顶面齐平。由于产生相同的凹陷，侧壁上的第二阻挡层607被剩余的金属层608的顶面分为两部分：上部和下部。CMP工艺完成后，侧壁上的第二阻挡层607的上部是裸露的，侧壁上的第二阻挡层607的下部是非裸露的，因此，顶面上裸露的阻挡层606和侧壁上裸露的阻挡层607需要在后续步骤中去除。
图13所示为侧壁上裸露的阻挡层607和顶面裸露的阻挡层606通过步骤502气相化学反应工艺去除后的剖视图。在本实施例中，侧壁上的第二阻挡层607的厚度比顶面的第一阻挡层606的厚度厚。此外，气相化学反应工艺具有各向同性，所以在向工艺腔内引入卤素-贵族元素化合物气体后，侧壁上的第二阻挡层607的上部将被去除，但顶面的第一阻挡层606只有一部分被去除。顶面的第一阻挡层606没有完全去除，所以硬掩膜层605的顶面仍然有阻挡层残留。因此，顶面的硬掩膜层605不裸露而侧壁的硬掩膜层605裸露。为了解决阻挡层侧壁凹进的问题，步骤502中的气相化学反应工艺需要通过终点控制机构精确控制，以便去除侧壁上裸露的阻挡层607，并且侧壁上非裸露的阻挡层607与硬掩膜层605的底面齐平。终点控制机构通过检测反射率的变化来控制气相化学反应工艺。
步骤502中的气相化学反应工艺的工艺条件可以设置如下：操作温度为室温到400℃，卤素-贵族元素化合物气体的气体流速为2sccm到100sccm，操作压力为5mTorr到10Torr。步骤502中的卤素-贵族元素化合物气体可以是以下至少两种气体的混合：XeF2、XeF4、XeF6或KrF2。惰性气体，例如氖气和氩气，也可以作为载气同卤素-贵族元素化合物气体一起引入工艺腔。
在本实施例中，步骤502中的气相化学反应工艺的工艺条件如下：操作温度为400℃，卤素-贵族元素化合物气体的气体流速为100sccm，操作压力为20Torr，卤素-贵族元素化合物气体为XeF2和KrF2。在这些条件下，完成步骤502的气相化学反应工艺的时间是40s。由于XeF2和KrF2不与铜和低k材料反应，低k材料不会受损，集成电路器件的电气性能和寿命将会提高。
图14所示为步骤503引入氧化性气体后互连结构的剖视图。在本实施例中，氧化性气体为O3。步骤503中，向工艺腔内引入O3后，侧壁上的第二阻挡层607的顶面以及凹进区域609内剩余金属层608的顶面将会被氧化。此外，硬掩膜层605的顶面上残留的阻挡层也被氧化。侧壁上的第二阻挡层607的顶面会产生阻挡层表面氧化611，同时，凹进区域609内的金属层608的顶面会产生金属表面氧化612。阻挡层表面氧化611和金属表面氧化612都非常厚，阻挡层表面氧化611有助于防止侧壁上的第二阻挡层607在下一步中被进一步蚀刻，以至于不会产生阻挡层侧壁凹进。金属表面氧化612为不希望得到的铜表面氧化层，所以需要后续工艺处理。
在步骤503中，O3在以下条件下被引入：操作温度为150℃-400℃，O3气体流速为0-20slm，操作压力为200Torr-800Torr。操作温度非常重要，如果操作温度低于150℃，阻挡层上不会发生明显的氧化。此外，如果操作温度高于400℃，互连结构将会被热应力损伤。同时，氮化钛的氧化阈值温度为800℃，所以在当前条件下，硬掩膜层605不会被氧化。在本实施例的步骤503中，O3在以下条件下被引入：操作温度为150℃，O3的气体流速为10slm，操作压力为200Torr。
图15所示为根据本发明的另一实施例的互连结构在步骤504中硬掩膜层605被去除后的剖视图。在步骤504中，向工艺腔内引入卤素-贵族元素化合物气体去除硬掩膜层605。卤素-贵族元素化合物气体为以下至少两种气体的混合：XeF2、XeF4、XeF6或KrF2。惰性气体，例如氖气或氩气，也可以作为载气随卤素-贵族元素化合物气体一起引入工艺腔内。由于侧壁上的第二阻挡层607的顶面受阻挡层表面氧化611的保护，且氮化钛的硬掩膜层605没有被氧化，所以在步骤504的气相化学反应工艺的最后，硬掩膜层605将被卤素-贵族元素化合物气体从侧壁去除，被氧化的阻挡层残余随着硬掩膜层605一起去除。第二阻挡层607没有在步骤504气相化学反应工艺中被进一步蚀刻，避免了阻挡层侧壁凹进的问题。
根据实验数据，氮化钛的蚀刻速率和温度之间存在正相关。因此，为了获得更好的效果和蚀刻效率，步骤504的气相化学反应工艺的工艺条件与步骤502的气相化学反应工艺的工艺条件略有不同。步骤504气相化学反应工艺的工艺条件如下：操作温度为150℃-400℃，卤素-贵族元素化合物气体的气体流速为2sccm-100sccm，操作压力为5mTorr-20Torr。
图16所示为根据本发明另一实施例的互连结构在步骤505金属表面氧化612被去除后的剖视图。金属层608的顶面应该是铜而不是铜表面氧化物，所以金属表面氧化612需要处理。在步骤505中，金属表面氧化612通过柠檬酸溶液清洗去除，柠檬酸用去离子水稀释，柠檬酸溶液的浓度为1％-2％。柠檬酸溶液清洗后，金属表面氧化612被去除。阻挡层表面氧化611仍然存在于侧壁上的第二阻挡层607的顶面，但对后续工艺的影响非常小。
综上所述，本发明揭示了一种加工互连结构使阻挡层侧壁凹进最小化的方法，如图17所示，该方法包括：
步骤1：去除金属层以在凹进区域内产生相同的凹陷值使位于凹进区域内的金属层的顶面与硬掩膜层的底面对齐；
步骤2：引入卤素-贵族元素化合物气体，采用气相化学反应工艺去除位于顶面的第一阻挡层和至少一部分的位于侧壁上的第二阻挡层，使侧壁上的第二阻挡层的顶面与硬掩膜层的底面对齐；
步骤3：引入氧化性气体使位于侧壁上的第二阻挡层的顶面产生阻挡层表面氧化，同时凹进区域内的金属层的顶面产生金属表面氧化；
步骤4：引入卤素-贵族元素化合物气体，采用气相化学反应工艺去除硬掩膜层；
步骤5：还原或去除金属表面氧化。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (14)

1.一种加工互连结构使阻挡层侧壁凹进最小化的方法，其特征在于，包括：
步骤1，去除金属层以在凹进区域内产生相同的凹陷值，使位于凹进区域内的金属层的顶面与硬掩膜层的底面对齐；
步骤2，引入卤素-贵族元素化合物气体，采用气相化学反应工艺去除位于顶面的第一阻挡层和至少一部分的位于侧壁上的第二阻挡层，使侧壁上的第二阻挡层的顶面与硬掩膜层的底面对齐；
步骤3，引入氧化性气体使位于侧壁上的第二阻挡层的顶面产生阻挡层表面氧化，同时凹进区域内的金属层的顶面产生金属表面氧化；
步骤4，引入卤素-贵族元素化合物气体，采用气相化学反应工艺去除硬掩膜层；
步骤5，还原或去除金属表面氧化。
2.根据权利要求1所述的方法，其特征在于，氧化性气体是O2或O3。
3.根据权利要求1所述的方法，其特征在于，卤素-贵族元素化合物气体是以下任一种：XeF2、XeF4、XeF6或KrF2。
4.根据权利要求1所述的方法，其特征在于，卤素-贵族元素化合物气体是以下至少两种气体的混合：XeF2、XeF4、XeF6或KrF2。
5.根据权利要求1所述的方法，其特征在于，阻挡层是一层或两层，其材料为钽、氮化钽、钌、钴、钨、氮化钨或铪。
6.根据权利要求1所述的方法，其特征在于，硬掩膜层的材料是氮化钛。
7.根据权利要求1所述的方法，其特征在于，气相化学反应工艺由终点控制机构控制。
8.根据权利要求1所述的方法，其特征在于，凹陷值的范围是
9.根据权利要求2所述的方法，其特征在于，步骤3中引入O2或O3的条件如下：操作温度为150℃-400℃，气体流速为0-20slm，操作压力为200Torr-800Torr。
10.根据权利要求1所述的方法，其特征在于，步骤2中气相化学反应工艺的工艺条件如下：操作温度为室温到400℃，卤素-贵族元素化合物气体的气体流速为2sccm-100sccm，操作压力为5mTorr-20Torr。
11.根据权利要求1所述的方法，其特征在于，步骤4中气相化学反应工艺的工艺条件如下：操作温度为150℃-400℃，卤素-贵族元素化合物气体的气体流速为2sccm-100sccm，操作压力为5mTorr-20Torr。
12.根据权利要求1所述的方法，其特征在于，步骤5中金属表面氧化由还原气体还原。
13.根据权利要求1所述的方法，其特征在于，步骤5中金属表面氧化采用柠檬酸溶液清洗去除。
14.根据权利要求13所述的方法，其特征在于，步骤5中柠檬酸用去离子水稀释，柠檬酸溶液的浓度为1％-2％。
CN201580082369.4A 2015-08-12 2015-08-12 加工互连结构使阻挡层侧壁凹进最小化的方法 Active CN107924868B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2015/086725 WO2017024540A1 (en) 2015-08-12 2015-08-12 Method for processing interconnection structure for minimizing barrier sidewall recess

Publications (2)

Publication Number Publication Date
CN107924868A true CN107924868A (zh) 2018-04-17
CN107924868B CN107924868B (zh) 2021-12-03

Family

ID=57984056

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580082369.4A Active CN107924868B (zh) 2015-08-12 2015-08-12 加工互连结构使阻挡层侧壁凹进最小化的方法

Country Status (3)

Country Link
US (1) US10217662B2 (zh)
CN (1) CN107924868B (zh)
WO (1) WO2017024540A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10615073B2 (en) * 2015-02-15 2020-04-07 Acm Research (Shanghai) Inc. Method for removing barrier layer for minimizing sidewall recess

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1612317A (zh) * 2003-10-27 2005-05-04 株式会社东芝 半导体器件的制造方法
CN103839876A (zh) * 2012-11-27 2014-06-04 盛美半导体设备（上海）有限公司 半导体器件的制造方法及装置
CN104465499A (zh) * 2014-11-26 2015-03-25 上海华力微电子有限公司 一种改善电迁移特性的方法
US20150200132A1 (en) * 2014-01-15 2015-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Metal Capping Process And Processing Platform Thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6207570B1 (en) * 1999-08-20 2001-03-27 Lucent Technologies, Inc. Method of manufacturing integrated circuit devices
US7371427B2 (en) 2003-05-20 2008-05-13 Applied Materials, Inc. Reduction of hillocks prior to dielectric barrier deposition in Cu damascene
US7544606B2 (en) * 2005-06-01 2009-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method to implement stress free polishing
US7884012B2 (en) 2007-09-28 2011-02-08 Tokyo Electron Limited Void-free copper filling of recessed features for semiconductor devices
JP5412517B2 (ja) 2008-08-20 2014-02-12 エーシーエム リサーチ （シャンハイ） インコーポレーテッド バリア層除去方法及び装置
KR101558428B1 (ko) * 2009-03-03 2015-10-20 삼성전자주식회사 반도체 장치의 형성 방법
CN102005407B (zh) * 2009-08-28 2012-12-19 中芯国际集成电路制造(上海)有限公司 接触插塞及接触插塞的形成方法
US9177917B2 (en) * 2010-08-20 2015-11-03 Micron Technology, Inc. Semiconductor constructions
CN103700615B (zh) * 2012-09-27 2018-11-06 盛美半导体设备（上海）有限公司 二氟化氙气相刻蚀阻挡层的方法
KR101976727B1 (ko) * 2012-11-27 2019-05-10 에이씨엠 리서치 (상하이) 인코포레이티드 상호 연결 구조체 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1612317A (zh) * 2003-10-27 2005-05-04 株式会社东芝 半导体器件的制造方法
CN103839876A (zh) * 2012-11-27 2014-06-04 盛美半导体设备（上海）有限公司 半导体器件的制造方法及装置
US20150200132A1 (en) * 2014-01-15 2015-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Metal Capping Process And Processing Platform Thereof
CN104465499A (zh) * 2014-11-26 2015-03-25 上海华力微电子有限公司 一种改善电迁移特性的方法

Also Published As

Publication number Publication date
US10217662B2 (en) 2019-02-26
US20180240701A1 (en) 2018-08-23
CN107924868B (zh) 2021-12-03
WO2017024540A1 (en) 2017-02-16

Similar Documents

Publication Publication Date Title
KR102287017B1 (ko) 전자 디바이스에서의 금속화를 위한 에치 화학물질
CN106653606A (zh) 用于finfet的栅极替代工艺
KR100834396B1 (ko) 반도체 소자의 패턴 형성 방법
CN106206263B (zh) 半导体集成电路的制造方法
TW201604953A (zh) 半導體裝置的製造方法、用以在半導體薄膜堆疊中形成無瓦解之複數高深寬比溝槽的方法及所形成之半導體裝置
US20200168502A1 (en) Electrical Connection for Semiconductor Devices
CN102881648B (zh) 金属互连结构的制作方法
CN106941092A (zh) 集成电路结构及其形成方法
CN107026115A (zh) 至部分填充的沟槽的通孔互连件
CN105225942A (zh) 刻蚀方法
CN107924868A (zh) 加工互连结构使阻挡层侧壁凹进最小化的方法
JP4932671B2 (ja) エッチングマスクの形成方法、制御プログラム及びプログラム記憶媒体
CN104733373B (zh) 一种半导体器件的制造方法
CN108962816A (zh) 半导体装置及其制造方法
CN101567312A (zh) 制备ono结构的方法
KR20170042240A (ko) 반도체소자의 세정용 액체 조성물 및 반도체소자의 세정방법, 그리고 반도체소자의 제조방법
CN102820260A (zh) 提高通孔图形性能表现的方法
CN104183538B (zh) 一种半导体器件的制造方法
TWI706434B (zh) 加工互連結構使阻擋層側壁凹進最小化的方法
CN104752317B (zh) 一种半导体器件的制造方法
KR20080002555A (ko) 반도체소자의 금속배선 패터닝 방법
US8733871B2 (en) AlCu hard mask process
CN104867861A (zh) 一种半导体器件的制作方法
TWI840458B (zh) 半導體裝置及其製造方法
CN105990162B (zh) 金属垫的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: 201203 building 4, No. 1690, Cailun Road, free trade zone, Pudong New Area, Shanghai

Applicant after: Shengmei semiconductor equipment (Shanghai) Co., Ltd

Address before: 201203 Shanghai Zhangjiang High Tech Park of Pudong New Area Cailun Road No. fourth 1690

Applicant before: ACM (SHANGHAI) Inc.

CB02 Change of applicant information
GR01 Patent grant
GR01 Patent grant