CN107919318A - 一种半导体器件的制造方法 - Google Patents

一种半导体器件的制造方法 Download PDF

Info

Publication number
CN107919318A
CN107919318A CN201610882469.1A CN201610882469A CN107919318A CN 107919318 A CN107919318 A CN 107919318A CN 201610882469 A CN201610882469 A CN 201610882469A CN 107919318 A CN107919318 A CN 107919318A
Authority
CN
China
Prior art keywords
shallow trench
layer
silicon
oxide
hard mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610882469.1A
Other languages
English (en)
Other versions
CN107919318B (zh
Inventor
杨军
邓浩
贡禕琪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201610882469.1A priority Critical patent/CN107919318B/zh
Publication of CN107919318A publication Critical patent/CN107919318A/zh
Application granted granted Critical
Publication of CN107919318B publication Critical patent/CN107919318B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

本发明提供一种半导体器件的制造方法。所述方法包括：提供半导体衬底；在所述半导体衬底上形成硬掩膜层；图案化所述硬掩膜层和所述半导体衬底，以形成浅沟槽；在所述硬掩膜层上和所述浅沟槽的底部以及侧壁上形成硅薄膜层；对所述硅薄膜层位于所述浅沟槽顶部侧壁上的部分进行氧掺杂，以形成氧化硅薄膜；对所述浅沟槽顶部侧壁上的氧化硅薄膜与浅沟槽底部及侧壁未经掺杂的硅薄膜进行预处理；在所述预处理后的浅沟槽内填充氧化物。经过上述处理后使得氧化物在浅沟槽底部的垂直方向的垂直生长速率远大于在浅沟槽顶部侧壁上的水平方向的横向生长速率，从而可以有效改善STI间隙填充中的空洞问题。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
背景技术
随着集成电路器件的特征尺寸越来越小，浅沟槽隔离(STI)技术已经逐渐取代传统硅局部氧化隔离(LOCOS)技术，以适应更小尺寸，更高集成度的半导体发展需求。STI技术是通过在半导体衬底上形成浅沟槽，并向浅沟槽中填充介质材料的工艺手段。随着尺寸限制越来越小，STI间隙填充工艺要求越来越高。目前采用高密度等离子体化学气象沉积(HDPCVD)工艺和高深宽比(HARP)氧化物填充工艺填充浅沟槽。
上述两种填充工艺在填充过程中易于在浅沟槽的顶部区域形成空洞，由于的空洞的存在，随后的湿法工艺将导致空洞暴露，同时STI台阶高度得不到控制。
因此，提出了一种改善STI间隙填充的方法，以改善对浅沟槽间隙填充时出现空洞的现象。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决STI间隙填充过程中的空洞问题，本发明提出了一种半导体器件的制造方法，所述方法包括：提供半导体衬底；在所述半导体衬底上形成硬掩膜层；图案化所述硬掩膜层和所述半导体衬底，以形成浅沟槽；在所述硬掩膜层上和所述浅沟槽的底部以及侧壁上形成 硅薄膜层；对所述硅薄膜层位于所述浅沟槽顶部侧壁上的部分进行氧掺杂，以形成氧化硅薄膜；对所述浅沟槽顶部侧壁上的氧化硅薄膜与浅沟槽底部及侧壁未经掺杂的硅薄膜进行预处理；在所述预处理后的浅沟槽内填充氧化物。
可选的，所述方法还包括在形成所述硅薄膜层之前在所述硬掩膜层上以及所述浅沟槽的底部和侧壁上形成衬垫氧化物层的步骤。
可选的，形成所述衬垫氧化物层的步骤采用原位水汽生成工艺。
可选的，所述硅薄膜层为多晶硅或者非晶硅。
可选的，对所述硅薄膜层进行氧掺杂的步骤，采用倾斜离子注入工艺。
可选的，在所述氧掺杂步骤之后还包括退火步骤。
可选的，所述预处理的步骤包括氟处理步骤。
可选的，在预处理后的浅沟槽内填充氧化物的步骤，采用HARP氧化物填充工艺。
可选的，所述硬掩膜层包括依次形成的氧化物层和氮化物层。
可选的，所述方法还包括在所述预处理后的浅沟槽内填充氧化物的步骤之后执行化学机械研磨步骤。
综上所述，本发明提出了一种新的制作浅沟槽隔离结构的方法，根据本发明的制造方法，在HARP氧化物填充之前，在图案化硬掩膜层上和所述浅沟槽的底部以及侧壁上形成一层硅薄膜层为后续HARP氧化物填充过程中氧化物生长提供可调节的衬底；对浅沟槽顶部侧壁上的硅薄膜进行氧掺杂，形成浅沟槽顶部侧壁氧化硅薄膜，浅沟槽底部和侧壁仍为硅薄膜，使得后续HARP氧化物生长具备不同的衬底；对浅沟槽顶部侧壁的氧化硅薄膜和浅沟槽底部与侧壁的硅薄膜进行预处理，可调整后续HARP氧化物层填充过程中的氧化硅在不同衬底上的生长速率，使得氧化硅在浅沟槽底部硅薄膜衬底上的垂直方向上的垂直生长速率远大于在浅沟槽顶部侧壁氧化硅薄膜衬底上的水平方向上的横向生长速率，从而有效改善STI间隙填充中的空洞问题。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为根据本发明一个实施方式制作半导体器件的工艺流程图；
图2A～2G为根据本发明的一个实施例制作半导体器件的相关步骤形成的结构的剖视图；
图3为根据本发明另一个实施方式制作半导体器件的工艺流程图；
图4A～4H为根据本发明的另一个实施例制作半导体器件的制造方法的相关步骤形成的结构的剖视图；
图5为对不同生长衬底预处理前后，氧化硅在不同衬底上生长速率对比示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
这里参考作为本发明的理想实施例的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于制造导致的形状偏差。图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体制造方法。显然，本发明的实施并不限定于本领域的技术人员所熟悉的特殊细节。本发明的较佳实施例详细描述 如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
为了解决STI间隙填充过程中的空洞问题，本发明提出了一种半导体器件的制造方法，包括：提供半导体衬底；在所述半导体衬底上形成硬掩膜层；图案化所述硬掩膜层和所述半导体衬底，以形成浅沟槽；在所述硬掩膜层上和所述浅沟槽的底部以及侧壁上形成硅薄膜层；对所述硅薄膜层位于所述浅沟槽顶部侧壁上的部分进行氧掺杂，以形成氧化硅薄膜；对所述浅沟槽顶部侧壁上的氧化硅薄膜与浅沟槽底部及侧壁未经掺杂的硅薄膜进行预处理；在所述预处理后的浅沟槽内填充氧化物。
根据本发明的制造工艺，在图案化硬掩膜层上和所述浅沟槽的底部以及侧壁上形成一层的硅薄膜层为后续HARP氧化物填充过程中氧化物生长提供可调节的衬底；对浅沟槽顶部侧壁的硅薄膜层进行氧掺杂，形成氧化硅薄膜，浅沟槽底部和侧壁仍为硅薄膜，使得后续HARP氧化物生长具备不同的衬底；对浅沟槽顶部侧壁上经掺杂后的氧化硅薄膜与浅沟槽底部及侧壁未经掺杂的硅薄膜进行预处理，调整在后续HARP氧化物层填充过程中的氧化硅在不同衬底上的生长速率，使得氧化硅在浅沟槽底部硅薄膜衬底上的垂直方向上的垂直生长速率远大于在浅沟槽顶部侧壁氧化硅薄膜衬底上的水平方向上的横向生长速率，从而有效改善STI间隙填充中的空洞问题。
实施例一
图1为根据本发明一个实施例制作半导体器件的工艺流程图；图2A～2G为根据本发明的一个实施例制作半导体器件的相关步骤形成的结构的剖视图；下面将结合图1和图2A～2G来详细说明本发明的制作方法。
执行步骤101，提供半导体衬底，在该半导体衬底上形成硬掩膜层。
如图2A所示，示出了本发明一个实施例中的半导体衬底200以及依次形成于半导体衬底200上的硬掩膜层的结构剖视图。半导体衬 底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)以及绝缘体上锗化硅(SiGeOI)绝缘体上锗(GeOI)等。优选地，半导体衬底200可以为硅衬底。虽然在此描述了可以形成半导体衬底200的材料的几个示例，但是可以作为半导体衬底的任何材料均落入本发明的精神和范围。此外，半导体衬底200可以被划分有源区，和/或半导体衬底200中还可以形成有掺杂阱(未示出)等等。
继续参照图2A，在半导体衬底200上形成硬掩膜层，其中，硬掩膜层通常包括氧化物层201和氮化物层202，其一方面作为浅沟槽形成过程中的硬掩膜层，另一方面可作为化学机械研磨工艺中的阻挡层。氧化物层201可以使利用热氧化生长法形成的，氧化物层201可以为厚度为20埃到50埃的氧化硅层。其主要作为隔离层以保护有源区在化学机械研磨去除氮化硅时不受化学沾污(即作为隔离氧化层)。在氧化物层201上形成氮化物层202，氮化物层202的材料可以是氮化硅或者是其它具有叠层结构的复合层。氮化物层202的厚度可以为800埃至2500埃。该氮化物层202主要用于在浅沟槽隔离结构中沉积氧化物过程中保护有源区，而且在化学机械研磨所填充的氧化硅时可用作研磨的阻挡材料。在氮化物层202上可以形成具有图案的光刻胶层203，该具有图案的光刻胶层203可以是通过旋涂工艺形成的光刻胶，然后经曝光、显影、清洗等工艺形成的。光刻胶层203所具有的图案用来形成用于形成浅沟槽隔离结构的沟道。此外，为了增强光刻胶层的光吸收率，可以在旋涂光刻胶之前形成底部电介质抗反射涂层等。
执行步骤102，图案化硬掩膜层和半导体衬底以形成浅沟槽。
如图2B所示，示出了图案化硬掩膜层和半导体衬底后形成的浅沟槽结构剖视图。根据图案化的光刻胶依次刻蚀电介质抗反射涂层、氮化物层202和氧化物层201。其中，刻蚀气体可以采用基于氯气的气体或者基于溴化氢的气体或者两者的混合气体。采用干法刻蚀工艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。接着，去除图案化的光刻胶、电介质抗反射涂层和硬掩膜层，以在氮化物层和氧化物层中形成开口。其中，使用原位灰化工艺(In-situ Asher)去除图案化的光刻胶、电介质抗反射涂层。接着，根据图案化光刻胶刻蚀形成的硬掩膜层中的图案开口刻蚀部分半导体衬底200，以形成浅沟槽。可以采用干法刻蚀，例如反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。刻蚀气体通常采用的刻蚀剂为含氟的气体，例如CF4或者CHF3，同时包括HBr、Cl2、CH2F2、O2的一种或者几种气体，和一些添加气体如氮气、氩气。
由于基于氯气的气体或者基于溴化氢的气体的干法刻蚀工艺形成图案化硬掩膜层的工艺，使用原位灰化工艺(In-situ Asher)去除图案化的光刻胶、电介质抗反射涂层的工艺，以及基于干法刻蚀工艺根据硬掩膜层开口刻蚀部分半导体衬底以形成浅沟槽的工艺均为本领域所熟知，因此本文不再对浅沟槽的形成过程中的相关工艺进行详细描述。
执行步骤103，在硬掩膜层上和浅沟槽的底部以及侧壁上形成硅薄膜层。
如图2C所示，示出了在硬掩膜层上和浅沟槽的底部以及侧壁上形成硅薄膜层204的结构剖视图。所述硅薄膜层，为后续HARP氧化物填充过程中氧化物生长提供可调节的衬底。同时，可以优化半导体衬底中浅沟槽的形态，增强后续步骤中形成的浅沟槽顶角的圆滑效果，也有利于后续对浅沟槽的填充。所述硅薄膜层可以为多晶硅或者非晶硅。所述硅薄膜层可以为10-20nm的厚度。多晶硅层的形成方法可选用低压化学气相淀积(LPCVD)工艺。非晶硅层可以采用化学气相沉积(CVD)或者等离子体增强化学气相沉积(PECVD)工艺形成。
由于低压化学气相淀积(LPCVD)和等离子体增强化学气相沉积(PECVD)工艺已经为本领域所熟知，因此本文不再对在硬掩膜层上和所述浅沟槽的底部以及侧壁上形成硅薄膜层204的工艺 进行详细描述。
执行步骤104，对硅薄膜层位于浅沟槽顶部侧壁上的部分进行氧掺杂，以形成氧化硅薄膜。
如图2D所示，示出了对硅薄膜层位于浅沟槽顶部侧壁上的部分进行氧掺杂后形成氧化硅薄膜205的结构剖视图，其中浅沟槽底部和侧壁上仍为硅薄膜层204。所述浅沟槽顶部侧壁上的氧化硅薄膜为后续HARP氧化物生长提供氧化硅衬底，所述浅沟槽底部和侧壁上的硅薄膜为后续HARP氧化物生长提供硅衬底，浅沟槽顶部侧壁与浅沟槽底部和侧壁薄膜的不同，使得后续HARP氧化物生长具备浅沟槽底部和浅沟槽顶部侧壁不同生长方向上的不同的生长衬底。在硅薄膜层中掺杂氧的方法有很多种，其中优选地为离子注入工艺。相比之下，离子注入工艺的步骤简单，掺杂剂量和掺杂深度较容易控制。如图2D所示，采用倾斜离子注入工艺，采用离子投射方向与衬底垂直方向有一定夹角注入硅材料中，实现氧在硅薄膜层204中的掺杂。示例性，上述夹角为30-75。。
优选地，在形成掺杂的硅薄膜层之后还包括退火工艺，以使掺杂的硅薄膜层的表面平滑，进而降低漏电流。由于离子注入工艺和退火工艺已经为本领域所熟知，因此本文不再对浅沟槽顶侧壁上的氧化物薄膜205的形成工艺进行详细描述。
执行步骤105，对浅沟槽顶部侧壁上经掺杂后的氧化硅薄膜与浅沟槽底部及侧壁未经掺杂的硅薄膜进行预处理。
如图2E所示，示出了对浅沟槽底部硅薄膜层204，和浅沟槽顶部侧壁掺杂后的氧化硅薄膜层205进行预处理后形成浅沟槽底部和侧壁的预处理硅薄膜层206以及顶部侧壁的预处理氧化硅薄膜层207的结构剖视图。其中所述处理方法采用氟处理。示例性地，所述氟处理可以采用氟等离子体或其它的含氟混合物等。本实施例采用氟等离子体对所述硅薄膜层和所述氧化硅薄膜层进行掺杂或注入来实现所述氟处理。在浅沟槽表面经氟处理工艺处理后，可调整在后续HARP氧化物层填充过程中的氧化硅在不同衬底上的生 长速率。如图5所示，未经预处理之前，氧化硅在硅衬底和氧化硅衬底上的生长速率相差不大。经过氟预处理后，氧化硅在硅衬底上的生长速率显著增加，在氧化硅上的生长速率显著下降。从而，后续HARP氧化物层填充过程中氧化硅在浅沟槽底部硅薄膜衬底上的垂直方向上的垂直生长速率远大于在浅沟槽顶部侧壁氧化硅衬底上的水平方向上的横向生长速率，从而有效改善STI间隙填充中的空洞问题。
执行步骤106，对预处理后的浅沟槽进行氧化物填充。
如图2F所示，示出了对预处理后的浅沟槽及表面填充氧化物层208后的结构剖视图。采用HARP工艺在浅沟槽上形成HARP氧化物层208，HARP氧化物层208填充浅沟槽，从而对浅沟槽进行隔离。在实际工艺过程中，HARP氧化物层208填充浅沟槽底部及侧壁，同时覆盖浅沟槽表面衬底表面的硬掩膜层(氧化物层201和氮化物层202)。
在本发明的一具体实施例中，HARP氧化物层的材料优选氧化硅但不限于氧化硅层，可以是任何绝缘的氧化物层材料，其作为绝缘氧化物层填充满浅沟槽中，采用化学气相沉积工艺形成绝缘氧化物层材料，比较优选的技术方案，例如以氧气和甲硅烷为反应气体，以HARP工艺在浅沟槽中经氟处理后底部硅薄膜层和浅沟槽顶部侧壁上的氧化物薄膜上形成HARP氧化硅层。由于HARP氧化物填充STI工艺已经为本领域所熟知，因此本文不再对浅沟槽进行HARP氧化物填充形成氧化物层208的工艺进行详细描述。
执行步骤107，执行化学机械研磨工艺，以去除浅沟槽之外的氧化物层。
如图2E所示，执行化学机械研磨工艺后，去除所述浅沟槽之外的氧化物层208形成的浅沟槽隔离结构剖视图。采用化学机械研磨工艺去除半导体衬底上的所述HARP氧化物层以及半导体衬底的表面硬掩膜层，工艺停止于所述半导体衬底的表面以形成最终的浅沟槽隔离结构。由于化学机械研磨工艺已经为本领域所熟知，因 此本文不再对浅沟槽进行化学机械研磨形成浅沟槽隔离结构的工艺进行详细描述。
实施例二
图3为根据本发明一个实施方式制作半导体器件的工艺流程图；图4A～4H为根据本发明的一个实施例制作半导体器件的制造方法的相关步骤形成的结构的剖视图；下面将结合图3和图4A～4H来详细说明本发明的制作方法。
执行步骤301，提供半导体衬底，在该半导体衬底上形成硬掩膜层。
如图4A所示，示出了本发明一个实施例中的半导体衬底400以及依次形成于半导体衬底400上的硬掩膜层的结构剖视图。半导体衬底400可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)以及绝缘体上锗化硅(SiGeOI)绝缘体上锗(GeOI)等。优选地，半导体衬底400可以为硅衬底。虽然在此描述了可以形成半导体衬底400的材料的几个示例，但是可以作为半导体衬底的任何材料均落入本发明的精神和范围。此外，半导体衬底400可以被划分有源区，和/或半导体衬底400中还可以形成有掺杂阱(未示出)等等。
继续参照图4A，在半导体衬底400上形成硬掩膜层，其中，硬掩膜层通常包括氧化物层401和氮化物层402，其一方面作为浅沟槽形成过程中的硬掩膜层，另一方面可作为化学机械研磨工艺中的阻挡层。氧化物层401可以使利用热氧化生长法形成的，氧化物层401可以为厚度为20埃到50埃的氧化硅层。其主要作为隔离层以保护有源区在化学机械研磨去除氮化硅时不受化学沾污(即作为隔离氧化层)。在氧化物层401上形成氮化物层402，氮化物层402的材料可以是氮化硅或者是其它具有叠层结构的复合层。氮化物层402的厚度可以为800埃至2500埃。该氮化物层402主要用于在浅沟槽隔离结构中沉积氧化物过程中保护有源区，而且在化学机械研磨所填充的氧化硅时可用作研磨的阻挡材料。在氮化物层402上可以形成具有图案的光刻胶层403，该具有图案的光刻胶层403可以是通过旋涂工艺形成的光刻胶，然后经曝光、显影、清洗等工艺形成的。光刻胶层403所具有的图案用来形成用于形成浅沟槽隔离结构的沟道。此外，为了增强光刻胶层的光吸收率，可以在旋涂光刻胶之前形成底部电介质抗反射涂层等。
执行步骤302，图案化硬掩膜层和半导体衬底以形成浅沟槽。
如图4B所示，示出了图案化硬掩膜层和半导体衬底后形成的浅沟槽结构剖视图。根据图案化的光刻胶依次刻蚀电介质抗反射涂层、氮化物层402和氧化物层401。其中，刻蚀气体可以采用基于氯气的气体或者基于溴化氢的气体或者两者的混合气体。采用干法刻蚀工艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。接着，去除图案化的光刻胶、电介质抗反射涂层和硬掩膜层，以在氮化物层和氧化物层中形成开口。其中，使用原位灰化工艺(In-situ Asher)去除图案化的光刻胶、电介质抗反射涂层。接着，根据图案化光刻胶刻蚀形成的硬掩膜层中的图案开口刻蚀部分半导体衬底400，以形成浅沟槽。可以采用干法刻蚀，例如反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。刻蚀气体通常采用的刻蚀剂为含氟的气体，例如CF4或者CHF3，同时包括HBr、Cl2、CH2F2、O2的一种或者几种气体，和一些添加气体如氮气、氩气。
由于基于氯气的气体或者基于溴化氢的气体的干法刻蚀工艺形成图案化硬掩膜层的工艺，使用原位灰化工艺(In-situ Asher)去除图案化的光刻胶、电介质抗反射涂层的工艺，以及基于干法刻蚀工艺根据硬掩膜层开口刻蚀部分半导体衬底以形成浅沟槽的工艺均为本领域所熟知，因此本文不再对浅沟槽的形成过程中的相关工艺进行详细描述。
执行步骤303，在硬掩膜层上和所述浅沟槽的底部以及侧壁上 形成衬垫氧化物层。
如图4C所示，示出了在硬掩膜层上和所述浅沟槽的底部以及侧壁上形成衬垫氧化物层404的浅沟槽剖视图。优选地，在形成硅薄膜层之前，可以在浅沟槽的底面和侧壁上先形成衬垫氧化物层404，优选的，采用原位水汽生成工艺形成该衬垫氧化物层404。因原位水汽生成氧化具有各项同性的特点，使其生成氧化物在浅沟槽表面各部分具有同样的厚度，浅沟槽底部拐角处应力相应得到释放。同时，可以优化半导体衬底中浅沟槽的形态，增强后续步骤中形成的浅沟槽顶角的圆滑效果，也有利于后续在形成均匀硅薄膜层。由于原位水汽生成工艺已经为本领域所熟知，因此本文不再对原位水汽生成衬垫氧化物层404的形成工艺进行详细描述。
执行步骤304，在衬垫氧化物层表面形成硅薄膜层。
如图4D所示，示出了在硬掩膜层上和浅沟槽底部以及侧壁上的衬垫氧化物层表面形成硅薄膜层405后的结构剖视图。所述硅薄膜层，为后续HARP氧化物填充过程中氧化物生长提供可调节的衬底。所述硅薄膜层可以为多晶硅或者非晶硅。所述硅薄膜层可以为10-20nm的厚度。多晶硅层的形成方法可选用低压化学气相淀积(LPCVD)工艺。非晶硅层可以采用化学气相沉积(CVD)或者等离子体增强化学气相沉积(PECVD)工艺形成。
由于低压化学气相淀积(LPCVD)和等离子体增强化学气相沉积(PECVD)工艺已经为本领域所熟知，因此本文不再对在硬掩膜层上和所述浅沟槽的底部以及侧壁上的衬垫氧化物层表面形成硅薄膜层405的工艺进行详细描述。
执行步骤305，对硅薄膜层位于浅沟槽顶部侧壁上的部分进行氧掺杂，以形成氧化硅薄膜。
如图4E所示，示出了对硅薄膜层位于浅沟槽顶部侧壁上的部分进行氧掺杂后形成氧化硅薄膜406后的结构剖视图，其中浅沟槽底部和侧壁上仍为硅薄膜层405。所述浅沟槽顶部侧壁上的氧化硅薄膜为后续HARP氧化物生长提供氧化硅衬底，所述浅沟槽底部 和侧壁上的硅薄膜为后续HARP氧化物生长提供硅衬底，浅沟槽顶部侧壁与浅沟槽底部和侧壁薄膜的不同，使得后续HARP氧化物生长具备浅沟槽底部和浅沟槽顶部侧壁不同生长方向上的不同的衬底。在硅薄膜层中掺杂氧的方法有很多种，其中优选地为离子注入工艺。相比之下，离子注入工艺的步骤简单，掺杂剂量和掺杂深度较容易控制。如图4E所示，采用倾斜离子注入工艺，采用离子投射方向与衬底垂直方向有一定夹角注入硅材料中，实现氧在硅薄膜层405中的掺杂。示例性，上述夹角为30-75。。
优选地，在形成掺杂的硅薄膜层之后还包括退火工艺，以使掺杂的硅薄膜层的表面平滑，进而降低漏电流。由于离子注入工艺和退火工艺已经为本领域所熟知，因此本文不再对浅沟槽顶部侧壁上的氧化物薄膜406形成工艺进行详细描述。
执行步骤306，对浅沟槽顶部侧壁上经掺杂后的氧化硅薄膜与浅沟槽底部及侧壁未经掺杂的硅薄膜进行预处理。
如图4F所示，示出了对浅沟槽底部硅薄膜层405，和浅沟槽顶部侧壁掺杂后的氧化硅薄膜层406进行预处理后形成浅沟槽底部和侧壁的预处理硅薄膜层407以及顶部侧壁的预处理氧化硅薄膜层408的结构剖视图。其中所述处理方法采用氟处理。示例性地，所述氟处理可以采用氟等离子体或其它的含氟混合物等。本实施例采用氟等离子体对所述硅薄膜层和所述氧化硅薄膜层进行掺杂或注入来实现所述氟处理。在浅沟槽表面经氟处理工艺处理后，可调整在后续HARP氧化物层填充过程中的氧化硅在不同衬底上的生长速率。在浅沟槽表面经氟处理工艺处理后，可调整在后续HARP氧化物层填充过程中的氧化硅在不同衬底上的生长速率。如图5所示，未经预处理之前，氧化硅在硅衬底和氧化硅衬底上的生长速率相差不大；经过氟预处理后，氧化硅在硅衬底上的生长速率显著增加，在氧化硅上的生长速率显著下降。从而，HARP氧化物层填充过程中，氧化硅在浅沟槽底部硅薄膜衬底上的垂直方向上的垂直生长速率远大于在浅沟槽顶部侧壁氧化硅衬底上的水平方向上的横向生长速率，从而有效改善STI间隙填充中的空洞问题。
执行步骤307，对预处理后的浅沟槽进行氧化物填充。
如图4G所示，示出了对预处理后的浅沟槽及表面填充氧化物层409的器件结构剖视图；采用HARP工艺在浅沟槽上形成HARP氧化物层409，HARP氧化物层409填充浅沟槽，同时覆盖浅沟槽表面衬底表面的硬掩膜层(氧化物层401和氮化物层402)。
在本发明的一具体实施例中，HARP氧化物层的材料优选氧化硅但不限于氧化硅层，可以是任何绝缘的氧化物层材料，其作为绝缘氧化物层填充满浅沟槽中，采用化学气相沉积工艺形成绝缘氧化物层材料，比较优选的技术方案，例如以氧气和甲硅烷为反应气体，以HARP工艺在浅沟槽中经氟处理后底部硅薄膜层和浅沟槽顶部侧壁上的氧化物薄膜上形成HARP氧化物层。由于HARP氧化物填充STI工艺已经为本领域所熟知，因此本文不再对浅沟槽进行HARP氧化物填充形成氧化物层409的工艺进行详细描述。
执行步骤308，执行化学机械研磨工艺，以去除浅沟槽之外的氧化物层。
如图4G所示，执行化学机械研磨工艺后，去除所述浅沟槽之外的氧化物层409形成的浅沟槽隔离结构剖视图。采用化学机械研磨工艺去除半导体衬底上的所述HARP氧化物层以及半导体衬底的表面硬掩膜层，工艺停止于所述半导体衬底的表面以形成最终的浅沟槽隔离结构。由于化学机械研磨工艺已经为本领域所熟知，因此本文不再对浅沟槽进行化学机械研磨形成浅沟槽隔离结构的工艺进行详细描述。
综上所述，本发明提出了一种新的制作浅沟槽隔离结构的方法，根据本发明的制造方法，在HARP氧化物填充之前，在图案化硬掩膜层上和所述浅沟槽的底部以及侧壁上形成一层硅薄膜层为后续HARP氧化物填充过程中氧化物生长提供可调节的衬底；对浅沟槽顶部侧壁上的硅薄膜进行氧掺杂，形成浅沟槽顶部侧壁氧化硅薄膜，浅沟槽底部和侧壁仍为硅薄膜，使得后续HARP氧化物生长 具备不同的衬底；对浅沟槽顶部侧壁的氧化硅薄膜和浅沟槽底部与侧壁的硅薄膜进行预处理，调整后续HARP氧化物层填充过程中的氧化硅在不同衬底上的生长速率。使得氧化硅在浅沟槽底部硅薄膜衬底上的垂直生长速率远大于在浅沟槽顶部侧壁氧化硅薄膜衬底上的横向生长速率，从而有效改善STI间隙填充中的空洞问题。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，包括：
提供半导体衬底；
在所述半导体衬底上形成硬掩膜层；
图案化所述硬掩膜层和所述半导体衬底，以形成浅沟槽；
在所述硬掩膜层上和所述浅沟槽的底部以及侧壁上形成硅薄膜层；
对所述硅薄膜层位于所述浅沟槽顶部侧壁上的部分进行氧掺杂，以形成氧化硅薄膜；
对所述浅沟槽顶部侧壁上的氧化硅薄膜与浅沟槽底部及侧壁未经掺杂的硅薄膜进行预处理；
在所述预处理后的浅沟槽内填充氧化物。
2.如权利要求1所述的方法，其特征在于，还包括在形成所述硅薄膜层之前在所述硬掩膜层上以及所述浅沟槽的底部和侧壁上形成衬垫氧化物层的步骤。
3.如权利要求2所述的方法，其特征在于，形成所述衬垫氧化物层的步骤采用原位水汽生成工艺。
4.如权利要求1所述的方法，其特征在于，所述硅薄膜层为多晶硅或者非晶硅。
5.如权利要求1所述的方法，其特征在于，对所述硅薄膜层进行氧掺杂的步骤，采用倾斜离子注入工艺。
6.如权利要求5所述的方法，其特征在于，在所述氧掺杂步骤之后还包括退火步骤。
7.如权利要求1所述的方法，其特征在于，所述预处理的步骤包括氟处理步骤。
8.如权利要求1所述的方法，其特征在于，在预处理后的浅沟槽内填充氧化物的步骤，采用HARP氧化物填充工艺。
9.如权利要求1所述的方法，其特征在于，所述硬掩膜层包括依次形成的氧化物层和氮化物层。
10.如权利要求1所述的方法，其特征在于，还包括在所述预处理后的浅沟槽内填充氧化物的步骤之后执行化学机械研磨步骤。
CN201610882469.1A 2016-10-09 2016-10-09 一种半导体器件的制造方法 Active CN107919318B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610882469.1A CN107919318B (zh) 2016-10-09 2016-10-09 一种半导体器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610882469.1A CN107919318B (zh) 2016-10-09 2016-10-09 一种半导体器件的制造方法

Publications (2)

Publication Number Publication Date
CN107919318A true CN107919318A (zh) 2018-04-17
CN107919318B CN107919318B (zh) 2021-01-26

Family

ID=61892513

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610882469.1A Active CN107919318B (zh) 2016-10-09 2016-10-09 一种半导体器件的制造方法

Country Status (1)

Country Link
CN (1) CN107919318B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110957213A (zh) * 2018-09-27 2020-04-03 瓦里安半导体设备公司 形成半导体装置的方法
TWI798934B (zh) * 2021-04-01 2023-04-11 南亞科技股份有限公司 半導體記憶體元件的製備方法
CN117238839A (zh) * 2023-11-10 2023-12-15 合肥晶合集成电路股份有限公司 一种浅沟槽隔离结构及其形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050199980A1 (en) * 2004-03-09 2005-09-15 Hirokazu Fujimaki Semiconductor device and method of manufacturing same
CN101290903A (zh) * 2007-04-20 2008-10-22 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的形成方法
CN103456673A (zh) * 2012-05-29 2013-12-18 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离的制造方法和cmos的制造方法
CN104124193A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 沟槽隔离结构的形成方法
CN104779195A (zh) * 2015-04-15 2015-07-15 上海华力微电子有限公司 一种浅沟槽隔离结构的制备方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050199980A1 (en) * 2004-03-09 2005-09-15 Hirokazu Fujimaki Semiconductor device and method of manufacturing same
CN101290903A (zh) * 2007-04-20 2008-10-22 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的形成方法
CN103456673A (zh) * 2012-05-29 2013-12-18 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离的制造方法和cmos的制造方法
CN104124193A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 沟槽隔离结构的形成方法
CN104779195A (zh) * 2015-04-15 2015-07-15 上海华力微电子有限公司 一种浅沟槽隔离结构的制备方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
闫小琴: "衬底对化学气相沉积法制备氧化硅纳米线的影响", 《物理学报》 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110957213A (zh) * 2018-09-27 2020-04-03 瓦里安半导体设备公司 形成半导体装置的方法
CN110957213B (zh) * 2018-09-27 2024-03-26 瓦里安半导体设备公司 形成半导体装置的方法
TWI798934B (zh) * 2021-04-01 2023-04-11 南亞科技股份有限公司 半導體記憶體元件的製備方法
CN117238839A (zh) * 2023-11-10 2023-12-15 合肥晶合集成电路股份有限公司 一种浅沟槽隔离结构及其形成方法
CN117238839B (zh) * 2023-11-10 2024-02-09 合肥晶合集成电路股份有限公司 一种浅沟槽隔离结构及其形成方法

Also Published As

Publication number Publication date
CN107919318B (zh) 2021-01-26

Similar Documents

Publication Publication Date Title
US5989978A (en) Shallow trench isolation of MOSFETS with reduced corner parasitic currents
US6949447B2 (en) Method for fabricating isolation layer in semiconductor device
CN105047660B (zh) 浅沟槽隔离结构
US4656497A (en) Trench isolation structures
US20100295148A1 (en) Methods of uniformly removing silicon oxide and an intermediate semiconductor device
CN106653751B (zh) 半导体器件及其制造方法
CN103295950B (zh) 浅沟槽隔离结构的制作方法
JP3880466B2 (ja) 薄いシリコン・オン・インシュレータ基板用の浅いトレンチ分離を形成する方法
CN100372096C (zh) 在半导体器件中形成隔离膜的方法
CN107919318A (zh) 一种半导体器件的制造方法
CN103531522A (zh) 浅沟槽隔离结构制备方法
CN110970345A (zh) 半导体结构及制备方法
CN103456673A (zh) 浅沟槽隔离的制造方法和cmos的制造方法
CN100362637C (zh) 制造凸出源漏mosfet的方法以及由此制造的器件
CN110867408A (zh) 沟槽的填充方法
CN107492521A (zh) 半导体结构及形成方法
CN104576505A (zh) 一种制作半导体器件的方法
US20110207290A1 (en) Semiconductor device fabrication method
TWI241660B (en) Method of forming polysilicon gate structures with specific edge profiles for optimization of LDD offset spacing
CN103151264B (zh) 一种半导体器件的制造方法
CN103594413A (zh) 一种浅沟槽隔离结构的制作方法
CN109545788A (zh) 半导体器件及其制造方法
CN103177946B (zh) 后栅工艺中假栅的制造方法
CN103531476B (zh) 半导体器件制造方法
CN103531454B (zh) 半导体器件制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant