JP3880466B2 - 薄いシリコン・オン・インシュレータ基板用の浅いトレンチ分離を形成する方法 - Google Patents
薄いシリコン・オン・インシュレータ基板用の浅いトレンチ分離を形成する方法 Download PDFInfo
- Publication number
- JP3880466B2 JP3880466B2 JP2002184179A JP2002184179A JP3880466B2 JP 3880466 B2 JP3880466 B2 JP 3880466B2 JP 2002184179 A JP2002184179 A JP 2002184179A JP 2002184179 A JP2002184179 A JP 2002184179A JP 3880466 B2 JP3880466 B2 JP 3880466B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- oxide layer
- silicon
- polysilicon
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 128
- 239000000758 substrate Substances 0.000 title claims description 34
- 238000002955 isolation Methods 0.000 title claims description 8
- 239000012212 insulator Substances 0.000 title claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 80
- 229920005591 polysilicon Polymers 0.000 claims description 80
- 238000005498 polishing Methods 0.000 claims description 52
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 44
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 42
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 39
- 229910052710 silicon Inorganic materials 0.000 claims description 39
- 239000010703 silicon Substances 0.000 claims description 39
- 238000005530 etching Methods 0.000 claims description 21
- 238000000151 deposition Methods 0.000 claims description 18
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 17
- 238000001020 plasma etching Methods 0.000 claims description 15
- 238000000206 photolithography Methods 0.000 claims description 11
- 230000000873 masking effect Effects 0.000 claims description 10
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 9
- 229910000077 silane Inorganic materials 0.000 claims description 9
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 7
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 6
- 239000007789 gas Substances 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 239000002002 slurry Substances 0.000 claims description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 4
- 239000004094 surface-active agent Substances 0.000 claims description 4
- 229910021529 ammonia Inorganic materials 0.000 claims description 3
- 229910000420 cerium oxide Inorganic materials 0.000 claims description 3
- 239000001272 nitrous oxide Substances 0.000 claims description 3
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 description 16
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 11
- 238000005468 ion implantation Methods 0.000 description 7
- 239000000945 filler Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000004886 process control Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は、一般に半導体デバイスの製造に関し、より詳細にはシリコン・オン・インシュレータ(SOI)基板上に半導体集積回路用の浅いトレンチ分離(STI)を形成する方法に関する。
【0002】
【従来の技術】
半導体集積回路の形成では、様々なフィールド酸化膜分離を使用して電界効果トランジスタ(FET)などの離散的半導体デバイスを分離することが必要である。高機能半導体集積回路体系では、フィールド酸化膜のフィーチャ・サイズを最小限にするためにシリコン基板内に浅いトレンチを使用する場合が多い。このようなトレンチは通常は化学的気相付着(CVD)により二酸化珪素(SiO2)で充填する。次にエッチングまたは化学的機械研磨(CMP)のいずれかによって過剰なSiO2を除去し、一般に浅いトレンチ分離(STI)と呼ばれるフィールド酸化膜分離を形成する。
【0003】
しかし、1000Å以下の非常に浅い深さのSTI酸化物充填を必要とする現行のSTI形成プロセスをシリコン・オン・インシュレータ(SOI)基板に応用する際に関連するいくつかの問題がある。たとえば、後述するように、パッド酸化物および犠牲酸化物ストリッピング・ステップなど、現行のSTI形成プロセスで酸化物エッチング中にSTI酸化物が腐食することにより、STI酸化物の厚さに比較的大きい変動が発生する可能性がある。
【0004】
典型的なSTI形成プロセスはシリコン基板上にパッド酸化物層を形成することから始まり、続いて窒化珪素などの研磨ストップ層の付着を行う。次に、従来のフォトリソグラフィ・マスキングおよびエッチング技法を使用して、研磨ストップ層、パッド酸化物層、およびシリコン基板にトレンチを形成する。電界放出効果を低減するために、トレンチのシリコン側壁上に側壁酸化物を熱成長させることもできる。つぎに、たとえば高密度プラズマ(HDP)付着プロセスにより、SiO2でトレンチを充填する。CMP平坦化により過剰なSiO2を研磨ストップ層まで除去し、次に研磨ストップ層を除去する。
【0005】
次に、ウェル・イオン注入を実行する。注入前に、前に成長させたパッド酸化物層をエッチングによって除去する。エッチング中にSTI酸化物充填の一部も必然的に除去される。次に、シリコン基板上に犠牲酸化物層を成長させる。次に、ウェル・イオン注入を実行する。SiO2のSTI充填にイオン注入すると、SiO2の表面が非常に柔らかくなると考えられている。犠牲酸化物層のストリッピング時には、大量の軟化したSiO2のSTI充填材も除去される。パッド酸化物層および犠牲酸化物層の除去中にSiO2のSTI充填材を除去すると、STI酸化物の厚さが比較的大きく変動するだけでなく、STIとシリコン基板の間にディボットが形成される。
【0006】
ウェル・イオン注入に続いて、次のようにポリシリコン・ゲートを形成する。まず、基板表面の上にポリシリコンの層を付着させる。次に、従来のフォトリソグラフィ・マスキングおよびエッチング技法により、ポリシリコン層にゲートを規定する。しかし、STIとシリコン基板の間に形成されたディボットの側壁上にポリシリコン・レールが存続する場合が多い。このようなレールはゲート間の短絡を引き起こす可能性があり、それにより、集積回路の歩留まりおよび信頼性に影響する。
【0007】
集積回路のフィーチャ・サイズがより小さくなり、デバイス密度がより大きくなると、これらの問題への関心が高まる。さらに、SOI基板上に従来のプロセスによって形成されるSTIに関しては、これらの問題は特定の関心事となる。SOI基板は埋込み酸化物層上の薄いシリコン層からなる。この薄いシリコン層は通常、1000Å未満の厚さを有し、より一般的には約500Åの厚さを有する。埋込み酸化物層は通常、約1000〜1500Åの厚さを有する。SOI基板に従来のSTI形成プロセスを使用しても、STIの厚さ制御やディボット除去は達成不能であった。
【0008】
【発明が解決しようとする課題】
上記の問題は本発明の方法によって対処する。本発明によれば、シリコン・オン・インシュレータ(SOI)基板上に浅いトレンチ分離(STI)を形成するための方法が開示される。
【0009】
【課題を解決するための手段】
前記SOI基板は埋込み酸化物層上のシリコン層を含む。この方法は、前記シリコン層上にゲート酸化物層を形成するステップと、前記ゲート酸化物層上に第1のポリシリコン層を付着させるステップと、前記第1のポリシリコン層上に研磨ストップ層を付着させるステップと、前記基板内に複数のトレンチを形成するステップであって、前記トレンチが前記研磨ストップ層と前記第1のポリシリコン層と前記ゲート酸化物層と前記シリコン層とを貫通して伸びる深さを有するステップと、前記トレンチ内と前記研磨ストップ層上に酸化珪素層を共形的に付着させるステップと、前記トレンチ内の前記酸化珪素層の上面を前記研磨ストップ層の上面と同じ高さまで研磨するように、化学的機械研磨により前記酸化珪素層の第1の部分を除去するステップと、前記酸化珪素層の上面を前記研磨ストップ層の上面より下で前記第1のポリシリコン層の上面より上の高さまでエッチングするように、エッチングにより前記酸化珪素層の第2の部分を除去するステップと、前記研磨ストップ層を除去するステップと、前記酸化珪素層と前記第1のポリシリコン層上に第2のポリシリコン層を付着させるステップと、前記第1および第2のポリシリコン層にフォトリソグラフィ・マスキングおよび異方性エッチングを施すことにより前記第1および第2のポリシリコン層からなるポリシリコン・ゲートを形成するステップとを含む。
【0010】
新規かつ本発明に特有の要素と思われる本発明の特徴は特許請求の範囲に詳細に記載されている。添付図面は例示のみを目的とし、一定の縮尺で描かれていない。さらに、図面中で同様の番号は同様の特徴を表す。しかし、本発明自体は、添付図面に関連して以下に示す詳細な説明を参照すれば、構成ならびに動作方法のいずれについても、最もよく理解することができる。
【0011】
【発明の実施の形態】
次に、SOI基板上にSTIを形成するための本発明の改良された方法について詳細に説明する。前述の通り、SOI基板に適用される従来のSTI形成プロセスはプロセス制御が不十分なため、STI酸化物の厚さが比較的大きく変動するとともに、STIとシリコン基板の間にディボットが形成される。これは、少なくとも一部はウェル・イオン注入中にSiO2のSTI充填材が軟化することによって引き起こされると思われる。本発明では、STI形成前にすべてのウェル注入を行うことにより、この疑わしい原因が解消される。
【0012】
次に本発明の好ましい一実施形態について説明する。この好ましい方法は、従来の技法によりSOI基板上に犠牲酸化物層を成長させることから始めることができる。位置合わせマークを取り入れることができ、すべての適当なウェルおよびスレッショルド・イオン注入(threshold ion implantations)を実施する。ウェル・イオン注入後に、本発明の方法を続行する前に犠牲酸化物層を除去しなければならない。
【0013】
図1ないし図11は本発明の好ましい方法の残りのステップを示している。図1でこの方法は、シリコン層11と埋込み酸化物層10とを含むSOI基板上の薄いゲート酸化物層12の形成を続行する。SOI基板は通常、シリコン層11などの上部シリコン層と、埋込み酸化物層10などの埋込み酸化物層と、バルク・シリコン層(図示せず)という3つの層を含む。シリコン層11の厚さは通常、1000Å未満であり、より一般的には約500Åである。埋込み酸化物層10は通常、約1000Å〜約1500Åの厚さを有し、より一般的には約1350Å〜約1450Åの厚さを有する。
【0014】
ゲート酸化物層12は、酸素または亜酸化窒素あるいはその両方における熱酸化、好ましくは約650℃〜約850℃の温度の酸化炉で約5分〜約30分の間、酸素と亜酸化窒素の乾燥雰囲気に基板を曝すことなどの任意の適当な方法によって、シリコン層11上に成長させることができる。ゲート酸化物層12を基板表面上に形成し、好ましくは約10Å〜約30Åの厚さまで成長させる。
【0015】
図2に示す次のステップでは、ゲート酸化物層12上に第1のポリシリコン層13を付着させる。第1のポリシリコン層13は、約700℃〜約800℃の温度のシラン(SiH4)などの反応ガス(reactant gas)を使用する低圧化学的気相付着(LPCVD)などの任意の適当な方法によって付着させることができる。第1のポリシリコン層13は、約300Å〜約600Å、好ましくは約500Åの厚さまで付着させなければならない。
【0016】
次に図3に示すように、第1のポリシリコン層13上に研磨ストップ層14を付着させる。研磨ストップ層14は、後続の化学的機械研磨(CMP)ステップ用の研磨ストップ層として機能するのに適した任意の材料で形成することができる。好ましくは、研磨ストップ層14は窒化珪素(Si3N4)からなるが、これは、約700℃〜800℃の温度のシラン(SiH4)とアンモニア(NH3)などの反応ガス混合物を使用するLPCVDによって付着させることができる。研磨ストップ層14は、約500Å〜約1000Å、好ましくは約800Åの厚さなど、研磨ストップ層として機能するのに十分な厚さまで付着させなければならない。
【0017】
図4および図5はSTIトレンチの形成を示している。図4では、従来のフォトリソグラフィ技法により基板上にフォトレジスト・マスク15をパターン形成する。図5では、反応性イオン・エッチング(RIE)などの選択異方性エッチング・プロセスにより、研磨ストップ層14、第1のポリシリコン層13、ゲート酸化物層12、薄いシリコン層11の露出エリアにエッチングを施す。指向性RIEは、トレンチの側面から第1のポリシリコン層13へのエッチングを防止するために好ましいエッチング方法である。プラズマ・エッチングとは対照的に、異方性エッチングは、トレンチ深さを適切に制御するために好ましいものである。好ましいエッチャント・ガスは、窒化珪素研磨ストップ層14にはNF3/Ar、第1のポリシリコン層13にはHBr/Cl2、ゲート酸化物層12にはNF3/Ar、薄いシリコン層11にはHBr/Cl2である。トレンチは通常、約1700Å〜約2200Å、好ましくは約1850Åの深さを有する。
【0018】
STIトレンチの形成後、STIトレンチ充填を実行する。STIトレンチを充填する前に、各トレンチ内の露出したシリコンおよびポリシリコン表面上に酸化物ライナを熱成長させることができる。酸化物ライナ(図示せず)は、約50Å〜約300Å、好ましくは約100Åの厚さを有することができる。次に、STI酸化物層16として図6に示すように、STIトレンチを完全に充填するのに十分な厚さで基板上にSiO2を付着させる。STIのSiO2は、高密度プラズマ(HDP)付着技法を使用するかまたはLPCVDとテトラエチルオルトシリケート酸化物(TEOS)などの反応ガスを使用して付着させることができる。STI酸化物層16は、トレンチ深さをわずかに上回る厚さ、通常は約1800Å〜2400Åの厚さまで付着させなければならない。
【0019】
STI充填後、図7に示すように、CMP平坦化により研磨ストップ層14の上面まで過剰なSTI酸化物16を除去する。適切なものであれば、どの研磨ツールおよびスラリでもこのCMPステップに使用することができる。米国特許第5876490号と同時係属の米国特許出願第09/577347号に記載されているものなどの界面活性剤と組み合わせて酸化セリウム(CeO2)ベースのスラリを使用すると非常に明確な平面レベルを形成できることが分かっており、その開示内容は参照により本明細書に組み込まれる。界面活性剤とともにCeO2ベースのスラリを使用することにより、研磨ストップ層14の上面までSTI酸化物16を研磨するが、それ以上低くしない。換言すれば、STI酸化物のわん状変形は全く発生しない。
【0020】
次に、STI酸化物16の上面を第1のポリシリコン層13の上面に近づけるために、図8に示すように、追加量のSTI酸化物16を除去する。このような除去は、時限ウェット・エッチング(timed wet etching)またはRIEプロセスなどの適切なエッチング・プロセスによって実施される。時限ウェット・エッチングはRIEプロセスより単純なエッチ・バック・プロセスであり、したがって、好ましいものである。エッチングを施したSTI酸化物16の上面が第1のポリシリコン層13の上面にほとんど近くなるように、十分な厚さのSTI酸化物16を除去する。好ましくは、ゲート・コーナの漏れを回避するために、エッチングを施したSTI酸化物16の上面がシリコン層11の上面より少なくとも約200Å高くなるように、STI酸化物16の除去は制限しなければならない。これに反して、ポリシリコン側壁またはポリシリコン・ゲートのエッチング後に残存するレールによるSTI酸化物のシーム漏れを回避するために、エッチングを施したSTI酸化物16の上面が第1のポリシリコン層13の上面よりせいぜい約200Å高くなるように、STI酸化物の十分な部分を除去しなければならない。たとえば、第1のポリシリコン層13が約500Åの厚さを有する場合、エッチングを施したSTI酸化物16の上面はシリコン層11の上面よりせいぜい約700Å高くなければならない。もう1つの例としては、第1のポリシリコン層13が約1000Åの厚さを有する場合、エッチングを施したSTI酸化物16の上面はシリコン層11の上面よりせいぜい約1200Å高くなければならない。STI酸化物16を適切な厚さまでエッチ・バックした後、図9に示すように選択RIEプロセスにより研磨ストップ層14を除去することができる。
【0021】
研磨ストップ層14の除去後、図10に示すように、STIデバイス構造上に第2のポリシリコン層17を付着させる。第2のポリシリコン層17は、約700℃〜約800℃の温度のシラン(SiH4)などの反応ガスを使用する低圧化学的気相付着(LPCVD)などの任意の適当な方法によって付着させることができる。第2のポリシリコン層17は約750Å〜約1500Å、好ましくは約1000Åの厚さで付着させる。任意選択で、プラズマ強化LPCVDを使用して約500Åの厚さまで第2のポリシリコン層17の上に酸化物層(図示せず)を付着させることができる。
【0022】
図11に示す最後のステップでは、従来のフォトリソグラフィ・マスキングおよびエッチング技法によりゲートを形成する。具体的には、第2のポリシリコン層17の上にフォトレジスト・マスク(図示せず)を形成してゲート・エリアを規定し、RIEなどの適切な異方性エッチング技法によってポリシリコン層13および17の露出部分を除去し、図示のようにポリシリコン層13および17からなるゲート構造を残す。
【0023】
その後、従来のCMOS処理を続行して、図12に示すように、ほぼ平面のSTI構造に囲まれた相補形CMOSデバイスまたはバイポーラ・デバイスを形成する。側壁酸化物層19とともに、第1および第2のポリシリコン層からなるゲート18が示されている。
【0024】
本発明の方法は、従来技術の方法を使用して構築したSTI構造に過剰な凹部を引き起こす可能性のある、ウェル・イオン注入用の犠牲酸化物の成長および除去に対してSTI酸化物が曝されないという点で、従来技術の方法より優れた利点をもたらす。そのうえ、本発明により、薄いSOI基板状にSTIを形成するときに必要なプロセス制御が大幅に改善される。本発明の方法を使用して第1のポリシリコン層の高さを正確に制御することにより、ポリシリコン・ゲート・エッチング後に形成されるポリシリコン側壁によるSTI酸化物のシーム漏れを回避することができ、ゲート・コーナの漏れを解消することができる。
【0025】
特定の好ましい実施形態とその他の代替実施形態に関連して本発明を具体的に説明してきたが、上記の説明を考慮すると当業者には多数の代替形態、変更形態、変形形態が明らかであることは明白である。したがって、特許請求の範囲は、本発明の真の範囲および精神に該当するようなすべての代替形態、変更形態、変形形態を包含するものとする。
【0026】
まとめとして、本発明の構成に関して以下の事項を開示する。
【0027】
(1)シリコン・オン・インシュレータ(SOI)基板上のデバイス・エリアを分離するために前記SOI基板上に浅いトレンチ分離を形成するための方法において、前記SOI基板が埋込み酸化物層上のシリコン層を含み、
前記シリコン層上にゲート酸化物層を形成するステップと、
前記ゲート酸化物層上に第1のポリシリコン層を付着させるステップと、
前記第1のポリシリコン層上に研磨ストップ層を付着させるステップと、
複数のトレンチを形成するステップであって、前記トレンチが前記研磨ストップ層と前記第1のポリシリコン層と前記ゲート酸化物層と前記シリコン層とを貫通して伸びる深さを有するステップと、
前記トレンチ内と前記研磨ストップ層上に酸化珪素層を共形的に付着させるステップと、
前記トレンチ内の前記酸化珪素層の上面を前記研磨ストップ層の上面と同じ高さまで研磨するように、化学的機械研磨により前記酸化珪素層の第1の部分を除去するステップと、
前記酸化珪素層の上面を前記研磨ストップ層の上面より下で前記第1のポリシリコン層の上面より上の高さまでエッチングするように、エッチングにより前記酸化珪素層の第2の部分を除去するステップと、
前記研磨ストップ層を除去するステップと、
前記酸化珪素層と前記第1のポリシリコン層上に第2のポリシリコン層を付着させるステップと、
前記第1および第2のポリシリコン層にフォトリソグラフィ・マスキングおよびエッチングを施すことにより前記第1および第2のポリシリコン層からなるポリシリコン・ゲートを形成するステップとを含む方法。
(2)前記シリコン層が約1000Å未満の厚さを有する、上記(1)に記載の方法。
(3)前記シリコン層が約500Å未満の厚さを有する、上記(1)に記載の方法。
(4)酸素と亜酸化窒素からなるグループから選択したガスを含む雰囲気で熱酸化によって前記ゲート酸化物層を形成する、上記(1)に記載の方法。
(5)前記ゲート酸化物層が約10Å〜約30Åの厚さを有する、上記(1)に記載の方法。
(6)シランを使用する低圧化学的気相付着によって前記第1のポリシリコン層を付着させる、上記(1)に記載の方法。
(7)前記第1のポリシリコン層が約300Å〜約600Åの厚さを有する、上記(1)に記載の方法。
(8)前記第1のポリシリコン層が約500Åの厚さを有する、上記(1)に記載の方法。
(9)前記研磨ストップ層が窒化珪素を含む、上記(1)に記載の方法。
(10)シランとアンモニアを使用する低圧化学的気相付着によって前記研磨ストップ層を付着させる、上記(1)に記載の方法。
(11)前記研磨ストップ層が約500Å〜約1000Åの厚さを有する、上記(1)に記載の方法。
(12)前記研磨ストップ層が約800Åの厚さを有する、上記(1)に記載の方法。
(13)フォトリソグラフィ・マスキングおよび異方性エッチングによって前記トレンチを形成する、上記(1)に記載の方法。
(14)前記異方性エッチングが指向性反応性イオン・エッチングを含む、上記(13)に記載の方法。
(15)前記トレンチが約1700Å〜約2200Åの深さを有する、上記(1)に記載の方法。
(16)前記酸化珪素層を付着させる前に前記トレンチ内に酸化物ライナを形成することをさらに含む、上記(1に記載の方法。
(17)酸素雰囲気での熱酸化によって前記酸化物ライナを形成する、上記(16)に記載の方法。
(18)前記酸化物ライナが約50Å〜約300Åの厚さを有する、上記(16)に記載の方法。
(19)前記酸化物ライナが約100Åの厚さを有する、上記(16)に記載の方法。
(20)高密度プラズマ・プロセスによって前記酸化珪素層を付着させる、上記(1)に記載の方法。
(21)テトラエチルオルトシリケート酸化物を使用する低圧化学的気相付着によって前記酸化珪素層を付着させる、上記(1)に記載の方法。
(22)前記酸化珪素層が前記トレンチ深さを上回る厚さを有する、上記(1)に記載の方法。
(23)前記酸化珪素層が約1800Å〜約2400Åの厚さを有する、上記(1)に記載の方法。
(24)酸化セリウムと界面活性剤を含むスラリを使用する化学的機械研磨によって前記酸化珪素層の前記第1の部分を除去する、上記(1)に記載の方法。
(25)ウェット・エッチング・プロセスによって前記酸化珪素層の前記第2の部分を除去する、上記(1)に記載の方法。
(26)反応性イオン・エッチング・プロセスによって前記酸化珪素層の前記第2の部分を除去する、上記(1)に記載の方法。
(27)前記酸化珪素層の上面が前記シリコン層の上面より少なくとも約200Å高くなるように、前記酸化珪素層の前記第2の部分を除去する、上記(1)に記載の方法。
(28)前記酸化珪素層の上面が前記第1のポリシリコン層の上面よりせいぜい約200Å高くなるように、前記酸化珪素層の前記第2の部分を除去する、上記(1)に記載の方法。
(29)選択反応性イオン・エッチング・プロセスによって前記研磨ストップ層を除去する、上記(1)に記載の方法。
(30)シランを使用する低圧化学的気相付着によって前記第2のポリシリコン層を付着させる、上記(1)に記載の方法。
(31)前記第2のポリシリコン層が約750Å〜約1500Åの厚さを有する、上記(1)に記載の方法。
(32)前記第2のポリシリコン層が約1000Åの厚さを有する、上記(1)に記載の方法。
(33)前記ポリシリコン・ゲートを形成する前に前記第2のポリシリコン層上に酸化物層を付着させるステップをさらに含む、上記(1)に記載の方法。
(34)プラズマ強化低圧化学気相付着によって前記酸化物層を付着させる、上記(33)に記載の方法。
(35)前記酸化物層が約500Åの厚さを有する、上記(33)に記載の方法。
(36)フォトリソグラフィ・マスキングおよび反応性イオン・エッチングによって前記ポリシリコン・ゲートを形成する、上記(1)に記載の方法。
【図面の簡単な説明】
【図1】本発明の好ましい方法を示し、部分的に製作した半導体STIデバイス構造の断面図である。
【図2】本発明の好ましい方法を示し、部分的に製作した半導体STIデバイス構造の断面図である。
【図3】本発明の好ましい方法を示し、部分的に製作した半導体STIデバイス構造の断面図である。
【図4】本発明の好ましい方法を示し、部分的に製作した半導体STIデバイス構造の断面図である。
【図5】本発明の好ましい方法を示し、部分的に製作した半導体STIデバイス構造の断面図である。
【図6】本発明の好ましい方法を示し、部分的に製作した半導体STIデバイス構造の断面図である。
【図7】本発明の好ましい方法を示し、部分的に製作した半導体STIデバイス構造の断面図である。
【図8】本発明の好ましい方法を示し、部分的に製作した半導体STIデバイス構造の断面図である。
【図9】本発明の好ましい方法を示し、部分的に製作した半導体STIデバイス構造の断面図である。
【図10】本発明の好ましい方法を示し、部分的に製作した半導体STIデバイス構造の断面図である。
【図11】本発明の好ましい方法を示し、部分的に製作した半導体STIデバイス構造の断面図である。
【図12】本発明の方法により製作したSTIデバイス構造の斜視図である。
【符号の説明】
10 埋込み酸化物層
11 シリコン層
12 ゲート酸化物層
13 第1のポリシリコン層
16 STI酸化物層
17 第2のポリシリコン層
【発明の属する技術分野】
本発明は、一般に半導体デバイスの製造に関し、より詳細にはシリコン・オン・インシュレータ(SOI)基板上に半導体集積回路用の浅いトレンチ分離(STI)を形成する方法に関する。
【0002】
【従来の技術】
半導体集積回路の形成では、様々なフィールド酸化膜分離を使用して電界効果トランジスタ(FET)などの離散的半導体デバイスを分離することが必要である。高機能半導体集積回路体系では、フィールド酸化膜のフィーチャ・サイズを最小限にするためにシリコン基板内に浅いトレンチを使用する場合が多い。このようなトレンチは通常は化学的気相付着(CVD)により二酸化珪素(SiO2)で充填する。次にエッチングまたは化学的機械研磨(CMP)のいずれかによって過剰なSiO2を除去し、一般に浅いトレンチ分離(STI)と呼ばれるフィールド酸化膜分離を形成する。
【0003】
しかし、1000Å以下の非常に浅い深さのSTI酸化物充填を必要とする現行のSTI形成プロセスをシリコン・オン・インシュレータ(SOI)基板に応用する際に関連するいくつかの問題がある。たとえば、後述するように、パッド酸化物および犠牲酸化物ストリッピング・ステップなど、現行のSTI形成プロセスで酸化物エッチング中にSTI酸化物が腐食することにより、STI酸化物の厚さに比較的大きい変動が発生する可能性がある。
【0004】
典型的なSTI形成プロセスはシリコン基板上にパッド酸化物層を形成することから始まり、続いて窒化珪素などの研磨ストップ層の付着を行う。次に、従来のフォトリソグラフィ・マスキングおよびエッチング技法を使用して、研磨ストップ層、パッド酸化物層、およびシリコン基板にトレンチを形成する。電界放出効果を低減するために、トレンチのシリコン側壁上に側壁酸化物を熱成長させることもできる。つぎに、たとえば高密度プラズマ(HDP)付着プロセスにより、SiO2でトレンチを充填する。CMP平坦化により過剰なSiO2を研磨ストップ層まで除去し、次に研磨ストップ層を除去する。
【0005】
次に、ウェル・イオン注入を実行する。注入前に、前に成長させたパッド酸化物層をエッチングによって除去する。エッチング中にSTI酸化物充填の一部も必然的に除去される。次に、シリコン基板上に犠牲酸化物層を成長させる。次に、ウェル・イオン注入を実行する。SiO2のSTI充填にイオン注入すると、SiO2の表面が非常に柔らかくなると考えられている。犠牲酸化物層のストリッピング時には、大量の軟化したSiO2のSTI充填材も除去される。パッド酸化物層および犠牲酸化物層の除去中にSiO2のSTI充填材を除去すると、STI酸化物の厚さが比較的大きく変動するだけでなく、STIとシリコン基板の間にディボットが形成される。
【0006】
ウェル・イオン注入に続いて、次のようにポリシリコン・ゲートを形成する。まず、基板表面の上にポリシリコンの層を付着させる。次に、従来のフォトリソグラフィ・マスキングおよびエッチング技法により、ポリシリコン層にゲートを規定する。しかし、STIとシリコン基板の間に形成されたディボットの側壁上にポリシリコン・レールが存続する場合が多い。このようなレールはゲート間の短絡を引き起こす可能性があり、それにより、集積回路の歩留まりおよび信頼性に影響する。
【0007】
集積回路のフィーチャ・サイズがより小さくなり、デバイス密度がより大きくなると、これらの問題への関心が高まる。さらに、SOI基板上に従来のプロセスによって形成されるSTIに関しては、これらの問題は特定の関心事となる。SOI基板は埋込み酸化物層上の薄いシリコン層からなる。この薄いシリコン層は通常、1000Å未満の厚さを有し、より一般的には約500Åの厚さを有する。埋込み酸化物層は通常、約1000〜1500Åの厚さを有する。SOI基板に従来のSTI形成プロセスを使用しても、STIの厚さ制御やディボット除去は達成不能であった。
【0008】
【発明が解決しようとする課題】
上記の問題は本発明の方法によって対処する。本発明によれば、シリコン・オン・インシュレータ(SOI)基板上に浅いトレンチ分離(STI)を形成するための方法が開示される。
【0009】
【課題を解決するための手段】
前記SOI基板は埋込み酸化物層上のシリコン層を含む。この方法は、前記シリコン層上にゲート酸化物層を形成するステップと、前記ゲート酸化物層上に第1のポリシリコン層を付着させるステップと、前記第1のポリシリコン層上に研磨ストップ層を付着させるステップと、前記基板内に複数のトレンチを形成するステップであって、前記トレンチが前記研磨ストップ層と前記第1のポリシリコン層と前記ゲート酸化物層と前記シリコン層とを貫通して伸びる深さを有するステップと、前記トレンチ内と前記研磨ストップ層上に酸化珪素層を共形的に付着させるステップと、前記トレンチ内の前記酸化珪素層の上面を前記研磨ストップ層の上面と同じ高さまで研磨するように、化学的機械研磨により前記酸化珪素層の第1の部分を除去するステップと、前記酸化珪素層の上面を前記研磨ストップ層の上面より下で前記第1のポリシリコン層の上面より上の高さまでエッチングするように、エッチングにより前記酸化珪素層の第2の部分を除去するステップと、前記研磨ストップ層を除去するステップと、前記酸化珪素層と前記第1のポリシリコン層上に第2のポリシリコン層を付着させるステップと、前記第1および第2のポリシリコン層にフォトリソグラフィ・マスキングおよび異方性エッチングを施すことにより前記第1および第2のポリシリコン層からなるポリシリコン・ゲートを形成するステップとを含む。
【0010】
新規かつ本発明に特有の要素と思われる本発明の特徴は特許請求の範囲に詳細に記載されている。添付図面は例示のみを目的とし、一定の縮尺で描かれていない。さらに、図面中で同様の番号は同様の特徴を表す。しかし、本発明自体は、添付図面に関連して以下に示す詳細な説明を参照すれば、構成ならびに動作方法のいずれについても、最もよく理解することができる。
【0011】
【発明の実施の形態】
次に、SOI基板上にSTIを形成するための本発明の改良された方法について詳細に説明する。前述の通り、SOI基板に適用される従来のSTI形成プロセスはプロセス制御が不十分なため、STI酸化物の厚さが比較的大きく変動するとともに、STIとシリコン基板の間にディボットが形成される。これは、少なくとも一部はウェル・イオン注入中にSiO2のSTI充填材が軟化することによって引き起こされると思われる。本発明では、STI形成前にすべてのウェル注入を行うことにより、この疑わしい原因が解消される。
【0012】
次に本発明の好ましい一実施形態について説明する。この好ましい方法は、従来の技法によりSOI基板上に犠牲酸化物層を成長させることから始めることができる。位置合わせマークを取り入れることができ、すべての適当なウェルおよびスレッショルド・イオン注入(threshold ion implantations)を実施する。ウェル・イオン注入後に、本発明の方法を続行する前に犠牲酸化物層を除去しなければならない。
【0013】
図1ないし図11は本発明の好ましい方法の残りのステップを示している。図1でこの方法は、シリコン層11と埋込み酸化物層10とを含むSOI基板上の薄いゲート酸化物層12の形成を続行する。SOI基板は通常、シリコン層11などの上部シリコン層と、埋込み酸化物層10などの埋込み酸化物層と、バルク・シリコン層(図示せず)という3つの層を含む。シリコン層11の厚さは通常、1000Å未満であり、より一般的には約500Åである。埋込み酸化物層10は通常、約1000Å〜約1500Åの厚さを有し、より一般的には約1350Å〜約1450Åの厚さを有する。
【0014】
ゲート酸化物層12は、酸素または亜酸化窒素あるいはその両方における熱酸化、好ましくは約650℃〜約850℃の温度の酸化炉で約5分〜約30分の間、酸素と亜酸化窒素の乾燥雰囲気に基板を曝すことなどの任意の適当な方法によって、シリコン層11上に成長させることができる。ゲート酸化物層12を基板表面上に形成し、好ましくは約10Å〜約30Åの厚さまで成長させる。
【0015】
図2に示す次のステップでは、ゲート酸化物層12上に第1のポリシリコン層13を付着させる。第1のポリシリコン層13は、約700℃〜約800℃の温度のシラン(SiH4)などの反応ガス(reactant gas)を使用する低圧化学的気相付着(LPCVD)などの任意の適当な方法によって付着させることができる。第1のポリシリコン層13は、約300Å〜約600Å、好ましくは約500Åの厚さまで付着させなければならない。
【0016】
次に図3に示すように、第1のポリシリコン層13上に研磨ストップ層14を付着させる。研磨ストップ層14は、後続の化学的機械研磨(CMP)ステップ用の研磨ストップ層として機能するのに適した任意の材料で形成することができる。好ましくは、研磨ストップ層14は窒化珪素(Si3N4)からなるが、これは、約700℃〜800℃の温度のシラン(SiH4)とアンモニア(NH3)などの反応ガス混合物を使用するLPCVDによって付着させることができる。研磨ストップ層14は、約500Å〜約1000Å、好ましくは約800Åの厚さなど、研磨ストップ層として機能するのに十分な厚さまで付着させなければならない。
【0017】
図4および図5はSTIトレンチの形成を示している。図4では、従来のフォトリソグラフィ技法により基板上にフォトレジスト・マスク15をパターン形成する。図5では、反応性イオン・エッチング(RIE)などの選択異方性エッチング・プロセスにより、研磨ストップ層14、第1のポリシリコン層13、ゲート酸化物層12、薄いシリコン層11の露出エリアにエッチングを施す。指向性RIEは、トレンチの側面から第1のポリシリコン層13へのエッチングを防止するために好ましいエッチング方法である。プラズマ・エッチングとは対照的に、異方性エッチングは、トレンチ深さを適切に制御するために好ましいものである。好ましいエッチャント・ガスは、窒化珪素研磨ストップ層14にはNF3/Ar、第1のポリシリコン層13にはHBr/Cl2、ゲート酸化物層12にはNF3/Ar、薄いシリコン層11にはHBr/Cl2である。トレンチは通常、約1700Å〜約2200Å、好ましくは約1850Åの深さを有する。
【0018】
STIトレンチの形成後、STIトレンチ充填を実行する。STIトレンチを充填する前に、各トレンチ内の露出したシリコンおよびポリシリコン表面上に酸化物ライナを熱成長させることができる。酸化物ライナ(図示せず)は、約50Å〜約300Å、好ましくは約100Åの厚さを有することができる。次に、STI酸化物層16として図6に示すように、STIトレンチを完全に充填するのに十分な厚さで基板上にSiO2を付着させる。STIのSiO2は、高密度プラズマ(HDP)付着技法を使用するかまたはLPCVDとテトラエチルオルトシリケート酸化物(TEOS)などの反応ガスを使用して付着させることができる。STI酸化物層16は、トレンチ深さをわずかに上回る厚さ、通常は約1800Å〜2400Åの厚さまで付着させなければならない。
【0019】
STI充填後、図7に示すように、CMP平坦化により研磨ストップ層14の上面まで過剰なSTI酸化物16を除去する。適切なものであれば、どの研磨ツールおよびスラリでもこのCMPステップに使用することができる。米国特許第5876490号と同時係属の米国特許出願第09/577347号に記載されているものなどの界面活性剤と組み合わせて酸化セリウム(CeO2)ベースのスラリを使用すると非常に明確な平面レベルを形成できることが分かっており、その開示内容は参照により本明細書に組み込まれる。界面活性剤とともにCeO2ベースのスラリを使用することにより、研磨ストップ層14の上面までSTI酸化物16を研磨するが、それ以上低くしない。換言すれば、STI酸化物のわん状変形は全く発生しない。
【0020】
次に、STI酸化物16の上面を第1のポリシリコン層13の上面に近づけるために、図8に示すように、追加量のSTI酸化物16を除去する。このような除去は、時限ウェット・エッチング(timed wet etching)またはRIEプロセスなどの適切なエッチング・プロセスによって実施される。時限ウェット・エッチングはRIEプロセスより単純なエッチ・バック・プロセスであり、したがって、好ましいものである。エッチングを施したSTI酸化物16の上面が第1のポリシリコン層13の上面にほとんど近くなるように、十分な厚さのSTI酸化物16を除去する。好ましくは、ゲート・コーナの漏れを回避するために、エッチングを施したSTI酸化物16の上面がシリコン層11の上面より少なくとも約200Å高くなるように、STI酸化物16の除去は制限しなければならない。これに反して、ポリシリコン側壁またはポリシリコン・ゲートのエッチング後に残存するレールによるSTI酸化物のシーム漏れを回避するために、エッチングを施したSTI酸化物16の上面が第1のポリシリコン層13の上面よりせいぜい約200Å高くなるように、STI酸化物の十分な部分を除去しなければならない。たとえば、第1のポリシリコン層13が約500Åの厚さを有する場合、エッチングを施したSTI酸化物16の上面はシリコン層11の上面よりせいぜい約700Å高くなければならない。もう1つの例としては、第1のポリシリコン層13が約1000Åの厚さを有する場合、エッチングを施したSTI酸化物16の上面はシリコン層11の上面よりせいぜい約1200Å高くなければならない。STI酸化物16を適切な厚さまでエッチ・バックした後、図9に示すように選択RIEプロセスにより研磨ストップ層14を除去することができる。
【0021】
研磨ストップ層14の除去後、図10に示すように、STIデバイス構造上に第2のポリシリコン層17を付着させる。第2のポリシリコン層17は、約700℃〜約800℃の温度のシラン(SiH4)などの反応ガスを使用する低圧化学的気相付着(LPCVD)などの任意の適当な方法によって付着させることができる。第2のポリシリコン層17は約750Å〜約1500Å、好ましくは約1000Åの厚さで付着させる。任意選択で、プラズマ強化LPCVDを使用して約500Åの厚さまで第2のポリシリコン層17の上に酸化物層(図示せず)を付着させることができる。
【0022】
図11に示す最後のステップでは、従来のフォトリソグラフィ・マスキングおよびエッチング技法によりゲートを形成する。具体的には、第2のポリシリコン層17の上にフォトレジスト・マスク(図示せず)を形成してゲート・エリアを規定し、RIEなどの適切な異方性エッチング技法によってポリシリコン層13および17の露出部分を除去し、図示のようにポリシリコン層13および17からなるゲート構造を残す。
【0023】
その後、従来のCMOS処理を続行して、図12に示すように、ほぼ平面のSTI構造に囲まれた相補形CMOSデバイスまたはバイポーラ・デバイスを形成する。側壁酸化物層19とともに、第1および第2のポリシリコン層からなるゲート18が示されている。
【0024】
本発明の方法は、従来技術の方法を使用して構築したSTI構造に過剰な凹部を引き起こす可能性のある、ウェル・イオン注入用の犠牲酸化物の成長および除去に対してSTI酸化物が曝されないという点で、従来技術の方法より優れた利点をもたらす。そのうえ、本発明により、薄いSOI基板状にSTIを形成するときに必要なプロセス制御が大幅に改善される。本発明の方法を使用して第1のポリシリコン層の高さを正確に制御することにより、ポリシリコン・ゲート・エッチング後に形成されるポリシリコン側壁によるSTI酸化物のシーム漏れを回避することができ、ゲート・コーナの漏れを解消することができる。
【0025】
特定の好ましい実施形態とその他の代替実施形態に関連して本発明を具体的に説明してきたが、上記の説明を考慮すると当業者には多数の代替形態、変更形態、変形形態が明らかであることは明白である。したがって、特許請求の範囲は、本発明の真の範囲および精神に該当するようなすべての代替形態、変更形態、変形形態を包含するものとする。
【0026】
まとめとして、本発明の構成に関して以下の事項を開示する。
【0027】
(1)シリコン・オン・インシュレータ(SOI)基板上のデバイス・エリアを分離するために前記SOI基板上に浅いトレンチ分離を形成するための方法において、前記SOI基板が埋込み酸化物層上のシリコン層を含み、
前記シリコン層上にゲート酸化物層を形成するステップと、
前記ゲート酸化物層上に第1のポリシリコン層を付着させるステップと、
前記第1のポリシリコン層上に研磨ストップ層を付着させるステップと、
複数のトレンチを形成するステップであって、前記トレンチが前記研磨ストップ層と前記第1のポリシリコン層と前記ゲート酸化物層と前記シリコン層とを貫通して伸びる深さを有するステップと、
前記トレンチ内と前記研磨ストップ層上に酸化珪素層を共形的に付着させるステップと、
前記トレンチ内の前記酸化珪素層の上面を前記研磨ストップ層の上面と同じ高さまで研磨するように、化学的機械研磨により前記酸化珪素層の第1の部分を除去するステップと、
前記酸化珪素層の上面を前記研磨ストップ層の上面より下で前記第1のポリシリコン層の上面より上の高さまでエッチングするように、エッチングにより前記酸化珪素層の第2の部分を除去するステップと、
前記研磨ストップ層を除去するステップと、
前記酸化珪素層と前記第1のポリシリコン層上に第2のポリシリコン層を付着させるステップと、
前記第1および第2のポリシリコン層にフォトリソグラフィ・マスキングおよびエッチングを施すことにより前記第1および第2のポリシリコン層からなるポリシリコン・ゲートを形成するステップとを含む方法。
(2)前記シリコン層が約1000Å未満の厚さを有する、上記(1)に記載の方法。
(3)前記シリコン層が約500Å未満の厚さを有する、上記(1)に記載の方法。
(4)酸素と亜酸化窒素からなるグループから選択したガスを含む雰囲気で熱酸化によって前記ゲート酸化物層を形成する、上記(1)に記載の方法。
(5)前記ゲート酸化物層が約10Å〜約30Åの厚さを有する、上記(1)に記載の方法。
(6)シランを使用する低圧化学的気相付着によって前記第1のポリシリコン層を付着させる、上記(1)に記載の方法。
(7)前記第1のポリシリコン層が約300Å〜約600Åの厚さを有する、上記(1)に記載の方法。
(8)前記第1のポリシリコン層が約500Åの厚さを有する、上記(1)に記載の方法。
(9)前記研磨ストップ層が窒化珪素を含む、上記(1)に記載の方法。
(10)シランとアンモニアを使用する低圧化学的気相付着によって前記研磨ストップ層を付着させる、上記(1)に記載の方法。
(11)前記研磨ストップ層が約500Å〜約1000Åの厚さを有する、上記(1)に記載の方法。
(12)前記研磨ストップ層が約800Åの厚さを有する、上記(1)に記載の方法。
(13)フォトリソグラフィ・マスキングおよび異方性エッチングによって前記トレンチを形成する、上記(1)に記載の方法。
(14)前記異方性エッチングが指向性反応性イオン・エッチングを含む、上記(13)に記載の方法。
(15)前記トレンチが約1700Å〜約2200Åの深さを有する、上記(1)に記載の方法。
(16)前記酸化珪素層を付着させる前に前記トレンチ内に酸化物ライナを形成することをさらに含む、上記(1に記載の方法。
(17)酸素雰囲気での熱酸化によって前記酸化物ライナを形成する、上記(16)に記載の方法。
(18)前記酸化物ライナが約50Å〜約300Åの厚さを有する、上記(16)に記載の方法。
(19)前記酸化物ライナが約100Åの厚さを有する、上記(16)に記載の方法。
(20)高密度プラズマ・プロセスによって前記酸化珪素層を付着させる、上記(1)に記載の方法。
(21)テトラエチルオルトシリケート酸化物を使用する低圧化学的気相付着によって前記酸化珪素層を付着させる、上記(1)に記載の方法。
(22)前記酸化珪素層が前記トレンチ深さを上回る厚さを有する、上記(1)に記載の方法。
(23)前記酸化珪素層が約1800Å〜約2400Åの厚さを有する、上記(1)に記載の方法。
(24)酸化セリウムと界面活性剤を含むスラリを使用する化学的機械研磨によって前記酸化珪素層の前記第1の部分を除去する、上記(1)に記載の方法。
(25)ウェット・エッチング・プロセスによって前記酸化珪素層の前記第2の部分を除去する、上記(1)に記載の方法。
(26)反応性イオン・エッチング・プロセスによって前記酸化珪素層の前記第2の部分を除去する、上記(1)に記載の方法。
(27)前記酸化珪素層の上面が前記シリコン層の上面より少なくとも約200Å高くなるように、前記酸化珪素層の前記第2の部分を除去する、上記(1)に記載の方法。
(28)前記酸化珪素層の上面が前記第1のポリシリコン層の上面よりせいぜい約200Å高くなるように、前記酸化珪素層の前記第2の部分を除去する、上記(1)に記載の方法。
(29)選択反応性イオン・エッチング・プロセスによって前記研磨ストップ層を除去する、上記(1)に記載の方法。
(30)シランを使用する低圧化学的気相付着によって前記第2のポリシリコン層を付着させる、上記(1)に記載の方法。
(31)前記第2のポリシリコン層が約750Å〜約1500Åの厚さを有する、上記(1)に記載の方法。
(32)前記第2のポリシリコン層が約1000Åの厚さを有する、上記(1)に記載の方法。
(33)前記ポリシリコン・ゲートを形成する前に前記第2のポリシリコン層上に酸化物層を付着させるステップをさらに含む、上記(1)に記載の方法。
(34)プラズマ強化低圧化学気相付着によって前記酸化物層を付着させる、上記(33)に記載の方法。
(35)前記酸化物層が約500Åの厚さを有する、上記(33)に記載の方法。
(36)フォトリソグラフィ・マスキングおよび反応性イオン・エッチングによって前記ポリシリコン・ゲートを形成する、上記(1)に記載の方法。
【図面の簡単な説明】
【図1】本発明の好ましい方法を示し、部分的に製作した半導体STIデバイス構造の断面図である。
【図2】本発明の好ましい方法を示し、部分的に製作した半導体STIデバイス構造の断面図である。
【図3】本発明の好ましい方法を示し、部分的に製作した半導体STIデバイス構造の断面図である。
【図4】本発明の好ましい方法を示し、部分的に製作した半導体STIデバイス構造の断面図である。
【図5】本発明の好ましい方法を示し、部分的に製作した半導体STIデバイス構造の断面図である。
【図6】本発明の好ましい方法を示し、部分的に製作した半導体STIデバイス構造の断面図である。
【図7】本発明の好ましい方法を示し、部分的に製作した半導体STIデバイス構造の断面図である。
【図8】本発明の好ましい方法を示し、部分的に製作した半導体STIデバイス構造の断面図である。
【図9】本発明の好ましい方法を示し、部分的に製作した半導体STIデバイス構造の断面図である。
【図10】本発明の好ましい方法を示し、部分的に製作した半導体STIデバイス構造の断面図である。
【図11】本発明の好ましい方法を示し、部分的に製作した半導体STIデバイス構造の断面図である。
【図12】本発明の方法により製作したSTIデバイス構造の斜視図である。
【符号の説明】
10 埋込み酸化物層
11 シリコン層
12 ゲート酸化物層
13 第1のポリシリコン層
16 STI酸化物層
17 第2のポリシリコン層
Claims (36)
- シリコン・オン・インシュレータ(SOI)基板上のデバイス・エリアを分離するために前記SOI基板上に浅いトレンチ分離を形成するための方法において、前記SOI基板が埋込み酸化物層上のシリコン層を含み、
前記シリコン層上にゲート酸化物層を形成するステップと、
前記ゲート酸化物層上に第1のポリシリコン層を付着させるステップと、
前記第1のポリシリコン層上に研磨ストップ層を付着させるステップと、
複数のトレンチを形成するステップであって、前記トレンチが前記研磨ストップ層と前記第1のポリシリコン層と前記ゲート酸化物層と前記シリコン層とを貫通して伸びる深さを有するステップと、
前記トレンチ内と前記研磨ストップ層上に酸化珪素層を共形的に付着させるステップと、
前記トレンチ内の前記酸化珪素層の上面を前記研磨ストップ層の上面と同じ高さまで研磨するように、化学的機械研磨により前記酸化珪素層の第1の部分を除去するステップと、
前記酸化珪素層の上面を前記研磨ストップ層の上面より下で前記第1のポリシリコン層の上面より上の高さまでエッチングするように、エッチングにより前記酸化珪素層の第2の部分を除去するステップと、
前記研磨ストップ層を除去するステップと、
前記酸化珪素層と前記第1のポリシリコン層上に第2のポリシリコン層を付着させるステップと、
前記第1および第2のポリシリコン層にフォトリソグラフィ・マスキングおよびエッチングを施すことにより前記第1および第2のポリシリコン層からなるポリシリコン・ゲートを形成するステップとを含む方法。 - 前記シリコン層が約1000Å未満の厚さを有する、請求項1に記載の方法。
- 前記シリコン層が約500Å未満の厚さを有する、請求項1に記載の方法。
- 酸素と亜酸化窒素からなるグループから選択したガスを含む雰囲気で熱酸化によって前記ゲート酸化物層を形成する、請求項1に記載の方法。
- 前記ゲート酸化物層が約10Å〜約30Åの厚さを有する、請求項1に記載の方法。
- シランを使用する低圧化学的気相付着によって前記第1のポリシリコン層を付着させる、請求項1に記載の方法。
- 前記第1のポリシリコン層が約300Å〜約600Åの厚さを有する、請求項1に記載の方法。
- 前記第1のポリシリコン層が約500Åの厚さを有する、請求項1に記載の方法。
- 前記研磨ストップ層が窒化珪素を含む、請求項1に記載の方法。
- シランとアンモニアを使用する低圧化学的気相付着によって前記研磨ストップ層を付着させる、請求項1に記載の方法。
- 前記研磨ストップ層が約500Å〜約1000Åの厚さを有する、請求項1に記載の方法。
- 前記研磨ストップ層が約800Åの厚さを有する、請求項1に記載の方法。
- フォトリソグラフィ・マスキングおよび異方性エッチングによって前記トレンチを形成する、請求項1に記載の方法。
- 前記異方性エッチングが指向性反応性イオン・エッチングを含む、請求項13に記載の方法。
- 前記トレンチが約1700Å〜約2200Åの深さを有する、請求項1に記載の方法。
- 前記酸化珪素層を付着させる前に前記トレンチ内に酸化物ライナを形成することをさらに含む、請求項1に記載の方法。
- 酸素雰囲気での熱酸化によって前記酸化物ライナを形成する、請求項16に記載の方法。
- 前記酸化物ライナが約50Å〜約300Åの厚さを有する、請求項16に記載の方法。
- 前記酸化物ライナが約100Åの厚さを有する、請求項16に記載の方法。
- 高密度プラズマ・プロセスによって前記酸化珪素層を付着させる、請求項1に記載の方法。
- テトラエチルオルトシリケート酸化物を使用する低圧化学的気相付着によって前記酸化珪素層を付着させる、請求項1に記載の方法。
- 前記酸化珪素層が前記トレンチ深さを上回る厚さを有する、請求項1に記載の方法。
- 前記酸化珪素層が約1800Å〜約2400Åの厚さを有する、請求項1に記載の方法。
- 酸化セリウムと界面活性剤を含むスラリを使用する化学的機械研磨によって前記酸化珪素層の前記第1の部分を除去する、請求項1に記載の方法。
- ウェット・エッチング・プロセスによって前記酸化珪素層の前記第2の部分を除去する、請求項1に記載の方法。
- 反応性イオン・エッチング・プロセスによって前記酸化珪素層の前記第2の部分を除去する、請求項1に記載の方法。
- 前記酸化珪素層の上面が前記シリコン層の上面より少なくとも約200Å高くなるように、前記酸化珪素層の前記第2の部分を除去する、請求項1に記載の方法。
- 前記酸化珪素層の上面が前記第1のポリシリコン層の上面よりせいぜい約200Å高くなるように、前記酸化珪素層の前記第2の部分を除去する、請求項1に記載の方法。
- 選択反応性イオン・エッチング・プロセスによって前記研磨ストップ層を除去する、請求項1に記載の方法。
- シランを使用する低圧化学的気相付着によって前記第2のポリシリコン層を付着させる、請求項1に記載の方法。
- 前記第2のポリシリコン層が約750Å〜約1500Åの厚さを有する、請求項1に記載の方法。
- 前記第2のポリシリコン層が約1000Åの厚さを有する、請求項1に記載の方法。
- 前記ポリシリコン・ゲートを形成する前に前記第2のポリシリコン層上に酸化物層を付着させるステップをさらに含む、請求項1に記載の方法。
- プラズマ強化低圧化学気相付着によって前記酸化物層を付着させる、請求項33に記載の方法。
- 前記酸化物層が約500Åの厚さを有する、請求項33に記載の方法。
- フォトリソグラフィ・マスキングおよび反応性イオン・エッチングによって前記ポリシリコン・ゲートを形成する、請求項1に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/895,680 US6599813B2 (en) | 2001-06-29 | 2001-06-29 | Method of forming shallow trench isolation for thin silicon-on-insulator substrates |
US09/895680 | 2001-06-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003078003A JP2003078003A (ja) | 2003-03-14 |
JP3880466B2 true JP3880466B2 (ja) | 2007-02-14 |
Family
ID=25404883
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002184179A Expired - Fee Related JP3880466B2 (ja) | 2001-06-29 | 2002-06-25 | 薄いシリコン・オン・インシュレータ基板用の浅いトレンチ分離を形成する方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6599813B2 (ja) |
JP (1) | JP3880466B2 (ja) |
TW (1) | TW548786B (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7060573B2 (en) * | 2001-01-16 | 2006-06-13 | Chartered Semiconductor Manufacturing Ltd. | Extended poly buffer STI scheme |
JP5037766B2 (ja) * | 2001-09-10 | 2012-10-03 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
KR100588647B1 (ko) * | 2003-12-30 | 2006-06-12 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
US7227228B2 (en) * | 2004-05-21 | 2007-06-05 | Kabushika Kaisha Toshiba | Silicon on insulator device and method of manufacturing the same |
US7358586B2 (en) * | 2004-09-28 | 2008-04-15 | International Business Machines Corporation | Silicon-on-insulator wafer having reentrant shape dielectric trenches |
US7102233B2 (en) * | 2004-10-21 | 2006-09-05 | International Business Machines Corporation | Structure for strained channel field effect transistor pair having underlapped dual liners |
US7098536B2 (en) * | 2004-10-21 | 2006-08-29 | International Business Machines Corporation | Structure for strained channel field effect transistor pair having a member and a contact via |
US20060234467A1 (en) * | 2005-04-15 | 2006-10-19 | Van Gompel Toni D | Method of forming trench isolation in a semiconductor device |
KR100714306B1 (ko) * | 2005-07-25 | 2007-05-02 | 삼성전자주식회사 | 반도체소자 및 그 제조방법 |
JP5285235B2 (ja) * | 2006-04-28 | 2013-09-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US7692223B2 (en) * | 2006-04-28 | 2010-04-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and method for manufacturing the same |
KR100728994B1 (ko) | 2006-07-28 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
CN102487000A (zh) * | 2010-12-03 | 2012-06-06 | 无锡华润上华半导体有限公司 | 栅区刻蚀方法和*** |
US9105749B2 (en) * | 2011-05-13 | 2015-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
CN102254949B (zh) * | 2011-08-01 | 2016-06-29 | 上海华虹宏力半导体制造有限公司 | 绝缘体上硅mos晶体管结构 |
US10557058B2 (en) * | 2012-02-21 | 2020-02-11 | Hitachi Chemical Company, Ltd. | Polishing agent, polishing agent set, and substrate polishing method |
FR3051973B1 (fr) | 2016-05-24 | 2018-10-19 | X-Fab France | Procede de formation de transistors pdsoi et fdsoi sur un meme substrat |
CN114050109B (zh) * | 2022-01-12 | 2022-04-15 | 广州粤芯半导体技术有限公司 | 屏蔽栅沟槽功率器件的制造方法 |
Family Cites Families (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4692992A (en) | 1986-06-25 | 1987-09-15 | Rca Corporation | Method of forming isolation regions in a semiconductor device |
IT1213457B (it) | 1986-07-23 | 1989-12-20 | Catania A | Procedimento per la fabbricazione di dispositivi integrati, in particolare dispositivi cmos adoppia sacca. |
US4881105A (en) | 1988-06-13 | 1989-11-14 | International Business Machines Corporation | Integrated trench-transistor structure and fabrication process |
US5177028A (en) * | 1991-10-22 | 1993-01-05 | Micron Technology, Inc. | Trench isolation method having a double polysilicon gate formed on mesas |
GB9206086D0 (en) * | 1992-03-20 | 1992-05-06 | Philips Electronics Uk Ltd | Manufacturing electronic devices comprising,e.g.tfts and mims |
KR0120572B1 (ko) | 1994-05-04 | 1997-10-20 | 김주용 | 반도체 소자 및 그 제조방법 |
DE19524478C2 (de) * | 1995-07-05 | 2002-03-14 | Infineon Technologies Ag | Verfahren zur Herstellung einer Festwertspeicherzellenanordnung |
JPH09172061A (ja) * | 1995-12-18 | 1997-06-30 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
DE19646419C1 (de) * | 1996-11-11 | 1998-04-30 | Siemens Ag | Verfahren zur Herstellung einer elektrisch schreib- und löschbaren Festwertspeicherzellenanordnung |
US5770484A (en) * | 1996-12-13 | 1998-06-23 | International Business Machines Corporation | Method of making silicon on insulator buried plate trench capacitor |
US6073004A (en) | 1996-12-17 | 2000-06-06 | Ericsson Inc. | Emergency call initiator |
US6060748A (en) | 1996-12-26 | 2000-05-09 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device using a silicon-on-insulator substrate |
US5851900A (en) | 1997-04-28 | 1998-12-22 | Mosel Vitelic Inc. | Method of manufacturing a shallow trench isolation for a semiconductor device |
US5731241A (en) | 1997-05-15 | 1998-03-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned sacrificial oxide for shallow trench isolation |
JP3050166B2 (ja) | 1997-05-30 | 2000-06-12 | 日本電気株式会社 | 半導体装置の製造方法 |
US5956583A (en) | 1997-06-30 | 1999-09-21 | Fuller; Robert T. | Method for forming complementary wells and self-aligned trench with a single mask |
US5874328A (en) | 1997-06-30 | 1999-02-23 | Advanced Micro Devices, Inc. | Reverse CMOS method for dual isolation semiconductor device |
US5837612A (en) * | 1997-08-01 | 1998-11-17 | Motorola, Inc. | Silicon chemical mechanical polish etch (CMP) stop for reduced trench fill erosion and method for formation |
US5963818A (en) * | 1997-09-17 | 1999-10-05 | Motorola, Inc | Combined trench isolation and inlaid process for integrated circuit formation |
US6001706A (en) * | 1997-12-08 | 1999-12-14 | Chartered Semiconductor Manufacturing, Ltd. | Method for making improved shallow trench isolation for semiconductor integrated circuits |
US5994178A (en) | 1997-12-31 | 1999-11-30 | Texas Instruments - Acer Incorporated | Method of fabricating CMOS transistors with a planar shallow trench isolation |
US6133610A (en) * | 1998-01-20 | 2000-10-17 | International Business Machines Corporation | Silicon-on-insulator chip having an isolation barrier for reliability and process of manufacture |
US6200896B1 (en) * | 1998-01-22 | 2001-03-13 | Cypress Semiconductor Corporation | Employing an acidic liquid and an abrasive surface to polish a semiconductor topography |
US6107157A (en) * | 1998-02-27 | 2000-08-22 | Micron Technology, Inc. | Method and apparatus for trench isolation process with pad gate and trench edge spacer elimination |
US6153918A (en) | 1998-04-20 | 2000-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with improved planarity and reduced parasitic capacitance |
US6074904A (en) | 1998-04-21 | 2000-06-13 | Advanced Micro Devices, Inc. | Method and structure for isolating semiconductor devices after transistor formation |
US6146970A (en) * | 1998-05-26 | 2000-11-14 | Motorola Inc. | Capped shallow trench isolation and method of formation |
KR100289340B1 (ko) | 1998-06-12 | 2001-06-01 | 윤종용 | 트렌치격리제조방법 |
US6008095A (en) | 1998-08-07 | 1999-12-28 | Advanced Micro Devices, Inc. | Process for formation of isolation trenches with high-K gate dielectrics |
US6110788A (en) * | 1998-09-16 | 2000-08-29 | Micron Technology, Inc. | Surface channel MOS transistors, methods for making the same, and semiconductor devices containing the same |
US6076028A (en) | 1998-09-29 | 2000-06-13 | Veridian Engineering, Inc. | Method and apparatus for automatic vehicle event detection, characterization and reporting |
US6323125B1 (en) * | 1999-03-29 | 2001-11-27 | Chartered Semiconductor Manufacturing Ltd | Simplified dual damascene process utilizing PPMSO as an insulator layer |
US6144086A (en) | 1999-04-30 | 2000-11-07 | International Business Machines Corporation | Structure for improved latch-up using dual depth STI with impurity implant |
JP2001144170A (ja) * | 1999-11-11 | 2001-05-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
2001
- 2001-06-29 US US09/895,680 patent/US6599813B2/en not_active Expired - Fee Related
-
2002
- 2002-06-25 JP JP2002184179A patent/JP3880466B2/ja not_active Expired - Fee Related
- 2002-06-28 TW TW091114350A patent/TW548786B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US20030003678A1 (en) | 2003-01-02 |
TW548786B (en) | 2003-08-21 |
US6599813B2 (en) | 2003-07-29 |
JP2003078003A (ja) | 2003-03-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3880466B2 (ja) | 薄いシリコン・オン・インシュレータ基板用の浅いトレンチ分離を形成する方法 | |
US5989978A (en) | Shallow trench isolation of MOSFETS with reduced corner parasitic currents | |
JP4001866B2 (ja) | 浅溝分離(sti)プロセス後のディボット形成を制限する方法 | |
US5858858A (en) | Annealing methods for forming isolation trenches | |
US6008106A (en) | Micro-trench oxidation by using rough oxide mask for field isolation | |
US6071792A (en) | Methods of forming shallow trench isolation regions using plasma deposition techniques | |
US6495430B1 (en) | Process for fabricating sharp corner-free shallow trench isolation structure | |
US5880006A (en) | Method for fabrication of a semiconductor device | |
US20010006839A1 (en) | Method for manufacturing shallow trench isolation in semiconductor device | |
US6015757A (en) | Method of oxide etching with high selectivity to silicon nitride by using polysilicon layer | |
US20020127818A1 (en) | Recess-free trench isolation structure and method of forming the same | |
US6127244A (en) | Method of manufacturing semiconductor device | |
US6537914B1 (en) | Integrated circuit device isolation methods using high selectivity chemical-mechanical polishing | |
JP2001267413A (ja) | 実質的に平坦なトレンチ分離領域を有する半導体デバイス及びその製造方法 | |
US6649488B2 (en) | Method of shallow trench isolation | |
US6475875B1 (en) | Shallow trench isolation elevation uniformity via insertion of a polysilicon etch layer | |
US6602759B2 (en) | Shallow trench isolation for thin silicon/silicon-on-insulator substrates by utilizing polysilicon | |
KR19980063317A (ko) | 반도체장치의 소자분리방법 | |
US6355539B1 (en) | Method for forming shallow trench isolation | |
US6271147B1 (en) | Methods of forming trench isolation regions using spin-on material | |
US6784075B2 (en) | Method of forming shallow trench isolation with silicon oxynitride barrier film | |
US6303467B1 (en) | Method for manufacturing trench isolation | |
US6309947B1 (en) | Method of manufacturing a semiconductor device with improved isolation region to active region topography | |
US6368973B1 (en) | Method of manufacturing a shallow trench isolation structure | |
US20040048443A1 (en) | Method of forming shallow trench isolation in a semiconductor substrate |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061031 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061107 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |