CN101290903A - 浅沟槽隔离结构的形成方法 - Google Patents
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Abstract
一种浅沟槽隔离结构的形成方法，包括下列步骤：在半导体基底上依次形成垫氧化层和腐蚀阻挡层；蚀刻腐蚀阻挡层、垫氧化层和半导体基底，形成浅沟槽；在浅沟槽侧壁形成衬氧化层；用次常压化学气相沉积法在浅沟槽内填充满绝缘层，所述沉积法选用比例为10/1～20/1的O3/TEOS；退火半导体基底后，平坦化绝缘层至露出腐蚀阻挡层；去除腐蚀阻挡层和垫氧化层，形成浅沟槽隔离结构。经过上述步骤，浅沟槽隔离结构中不会产生带洞的缝隙，进而不会产生漏电流及短路现象。
Description
技术领域
本发明涉及半导体器件的制作方法，特别涉及利用次常压化学气相沉积(sub-atmospheric pressure chemical vapor deposition，SACVD)法形成浅沟槽隔离结构的方法。
背景技术
随着集成电路尺寸的减小，构成电路的器件必须更密集地放置，以适应芯片上可用的有限空间。由于目前的研究致力于增大半导体基底的单位面积上有源器件的密度，所以电路间的有效绝缘隔离变得更加重要。现有技术中形成隔离区域的方法主要有局部氧化隔离(LOCOS)工艺或浅沟槽隔离(shallow trench isolation，STI)工艺。LOCOS工艺是在晶片表面淀积一层氮化硅，然后再进行刻蚀，对部分凹进区域进行氧化生长氧化硅，有源器件在氮化硅所确定的区域生成。对于隔离技术来说，LOCOS工艺在电路中的有效局部氧化隔离仍然存在问题，其中一个问题就是在氮化硅边缘生长的“鸟嘴”现象，这是由于在氧化的过程中氮化硅和硅之间的热膨胀系数不同造成的。这个“鸟嘴”占用了实际的空间，增大了电路的体积，并在氧化过程中，对晶片产生应力破坏。因此LOCOS工艺只适用于大尺寸器件的设计和制造。
浅沟槽隔离技术比局部氧化隔离(LOCOS)工艺拥有多项的制程及电性隔离优点，包括可减少占用硅晶圆表面的面积同时增加器件的集成度，保持表面平坦度及较少通道宽度侵蚀等。因此，目前180nm以下的元件例如MOS电路的有源区隔离层已大多采用浅沟槽隔离工艺来制作。
传统的浅沟槽隔离工艺例如申请号为01120411的中国专利申请中提到的，利用高密度等离子体化学气相沉积法(high density plasma chemical vapordeposition，HDPCVD)将绝缘层填充满半导体基底内的浅沟槽内，然后再以化学机械抛光方式平坦化绝缘层，形成浅沟槽隔离结构。
但是随着半导体工艺进入65nm工艺以后，由于半导体器件的集成度不断提高，浅沟槽隔离结构的尺寸也不断地缩小，浅沟槽的深宽比达到4以上，即使采用填沟能力较佳的高密度等离子体化学气相沉积法，依然无法避免在浅沟槽隔离结构的绝缘层内产生孔洞100(如图1所示)。
由于次常压化学气相沉积方法具备良好的阶梯覆盖能力，在10Torr～600Torr(1Torr＝133.322Pa)之间，利用臭氧(O3)以及四乙基硅甲烷(TEOS)作为反应气体沉积氧化硅，最后经过后续的高温(600℃～900℃)退火步骤，将所沉积的氧化硅致密化。
然而，如图2所示，现有次常压化学气相沉积法存在的问题是由于次常压化学气相沉积薄膜的共形生长特性主要是由浅沟槽20的侧壁22向中间生长而填满浅沟槽20，因此对蚀刻后的浅沟槽20外形敏感性非常高，如果蚀刻后的浅沟槽20向侧壁22内凹陷，最终会在半导体基底10的浅沟槽20中间形成的紧密接缝(seam)50中产生带洞的缝隙51，而此缝隙51缺陷无法以退火方式去除，且容易遭受到后续清洗步骤的溶液侵蚀，导致连通浅沟槽，使浅沟槽的隔离功能降低，进而导致后续半导体器件之间的短路。
发明内容
本发明解决的问题是提供一种浅沟槽隔离结构的形成方法，防止浅沟槽隔离结构产生带洞的缝隙，进而导致后续半导体器件之间的短路。
为解决上述问题，本发明提供一种浅沟槽隔离结构的形成方法，包括下列步骤：a.在半导体基底上依次形成垫氧化层和腐蚀阻挡层；
b.蚀刻腐蚀阻挡层、垫氧化层和半导体基底，形成浅沟槽；
c.在浅沟槽侧壁形成衬氧化层；
d.用次常压化学气相沉积法在浅沟槽内填充满绝缘层，所述沉积法选用比例为10/1～20/1的O3/TEOS；
e.退火半导体基底后，平坦化绝缘层至露出腐蚀阻挡层；
f.去除腐蚀阻挡层和垫氧化层，形成浅沟槽隔离结构。
去除浅沟槽底部的衬氧化层的方法为干法蚀刻法。
形成衬氧化层的方法为热氧化法或低压化学气相沉积法。
所述次常压的压强为200Torr～600Torr。
所述次常压化学气相沉积法的温度为350℃～450℃。
所述退火半导体基底的温度为600℃～900℃。
在氧气氛下进行所述退火。
步骤c还包括：在浅沟槽内表面形成衬氧化层；去除浅沟槽底部的衬氧化层。
与现有技术相比，本发明具有以下优点：本发明利用比例为10/1～20/1的O3/TEOS次常压化学气相沉积法对半导体基底硅与衬氧化层的热氧化硅存在选择性，由于只在浅沟槽侧壁形成有衬氧化层，可以实现绝缘层在浅沟槽底部的生长速度比在浅沟槽侧壁生长速度快，从而降低沉积过程对蚀刻后的浅沟槽形状敏感度，防止浅沟槽顶部过早闭合而产生形成宽带洞的缝隙，实现后续半导体器件之间不发生漏电流及短路的现象。
附图说明
图1是现有的高密度等离子体化学气相沉积法形成的浅沟槽隔离结构的剖面结构示意图；
图2是现有次常压化学气相沉积方法形成的浅沟槽隔离结构的剖面结构示意图；
图3是本发明形成浅沟槽隔离结构的一个实施例流程图；
图4至图8是本发明浅沟槽隔离工艺形成的STI结构的一个实施例剖面结构示意图。
具体实施方式
由于次常压化学气相沉积薄膜的共形生长特性主要是由浅沟槽的侧壁向中间生长而填满浅沟槽，因此对蚀刻后的浅沟槽外形敏感性非常高，如果蚀刻后的浅沟槽向侧壁内凹陷，最终会在半导体基底的浅沟槽中间形成的紧密接缝(seam)中产生带洞的缝隙，而此缝隙缺陷无法以退火方式去除，且容易遭受到后续清洗步骤的溶液侵蚀，导致连通浅沟槽，使浅沟槽的隔离功能降低，进而导致后续半导体器件之间的短路。本发明利用比例为10/1～20/1的O3/TEOS次常压化学气相沉积法对半导体基底硅与衬氧化层的热氧化硅存在选择性，由于只在浅沟槽侧壁形成有衬氧化层，可以实现绝缘层在浅沟槽底部的生长速度比在浅沟槽侧壁生长速度快，从而降低沉积过程对蚀刻后的浅沟槽形状敏感度，防止浅沟槽顶部过早合住而产生形成带洞的缝隙，实现后续半导体器件之间不发生漏电流及短路的现象。
下面结合附图对本发明的具体实施方式做详细的说明。
图3是本发明形成浅沟槽隔离结构的一个实施例流程图。如图3所示，执行步骤S201，在半导体基底上依次形成垫氧化层和腐蚀阻挡层；执行步骤S202，蚀刻腐蚀阻挡层、垫氧化层和半导体基底，形成浅沟槽；执行步骤S203，在浅沟槽侧壁形成衬氧化层；执行步骤S204，用次常压化学气相沉积法在浅沟槽内填充满绝缘层，所述沉积法选用比例为10/1～20/1的O3/TEOS；执行步骤S205，退火半导体基底后，平坦化绝缘层至露出腐蚀阻挡层；执行步骤S206，去除腐蚀阻挡层和垫氧化层，形成浅沟槽隔离结构。
图4至图8是本发明浅沟槽隔离工艺形成的STI结构的一个实施例剖面结构示意图。参考图4，在半导体基底200上形成厚度为80埃～120埃的垫氧化层210，形成垫氧化层210的方法为热氧化法，垫氧化层210的材料具体为氧化硅；用低压化学气相沉积法在垫氧化层210上形成厚度为1000埃～3000埃的腐蚀阻挡层220，用于在后续蚀刻过程中保护下面的垫氧化层210免受腐蚀，其中腐蚀阻挡层220的材料为氮化硅；然后，用旋涂法在腐蚀阻挡层220上形成第一光刻胶层(未图示)，经过曝光、显影工艺，在第一光刻胶层上形成与后续浅沟槽对应的图案开口；以第一光刻胶层为掩模，经由图案开口，以干法蚀刻法蚀刻腐蚀阻挡层220和垫氧化层210至露出半导体基底200。
本实施例中，形成垫氧化层210的方法还可以是低压化学气相沉积(LPCVD)；所述垫氧化层210的厚度具体例如80埃、90埃、100埃、110埃或120埃等，优选厚度为100埃。
本实施例中，腐蚀阻挡层220的厚度具体例如1000埃、1500埃、2000埃、2500埃或3000埃等。
除本实施例外，还可以在腐蚀阻挡层220上先用等离子体增强化学气相沉积法形成抗反射层，用以防止后续曝光过程中，防止光线反射造成曝光不均且保护其下面的膜层免受光线影响；然后再在抗反射层上旋涂第一光刻胶层。
如图5所示，用灰化法去除第一光刻胶层；以腐蚀阻挡层220和垫氧化层210为掩模，用干法蚀刻法蚀刻半导体基底200，形成浅沟槽230。
接着，参考图6，采用热氧化法氧化浅沟槽230内表面形成衬氧化层240，所述衬氧化层240的材料为氧化硅；在腐蚀阻挡层220及浅沟槽230内形成第二光刻胶层250，经过曝光、显影工艺将浅沟槽内的第二光刻胶层250去除；以第二光刻胶层250为掩模，用干法蚀刻法去除浅沟槽230底部的衬氧化层240。
用干法蚀刻法去除浅沟槽230底部的衬氧化层240所采用的是CF4、CHF3和Ar混合气体。
除本实施例外，浅沟槽230底部衬氧化层240的去除还可以采用侧壁干法蚀刻的方法，即不加光刻胶层直接将蚀刻浅沟槽230底部衬氧化层240，而浅沟槽230侧壁的衬氧化层240不会被蚀刻掉，用这样的方法可以省去光刻步骤。
如图7所示，灰化法去除第二光刻胶层250；以次常压化学气相沉积法在浅沟槽230内以及腐蚀阻挡层220上形成绝缘层260，所述次常压化学气相沉积法选用比例为10/1～20/1的O3/TEOS，由于在比例为10/1～20/1的O3/TEOS下，次常压化学气相沉积法在半导体基底200硅与衬氧化层240的热氧化硅上沉积速率不同，在硅上的生长速率高于热氧化硅，因此，这样可以实现选择性生长，绝缘层260在浅沟槽底部生长速度比在侧壁生长速度快，实现从下往上生长，防止浅沟槽顶部过早合住而产生形成带洞的缝隙。
本实施例中，所述次常压化学气相沉积法选用的O3∶TEOS比例具体为10∶1、12∶1、14∶1、16∶1、18∶1或20∶1等。
本实施例中，次常压化学气相沉积法所用温度为350℃～450℃，具体温度例如350℃、360℃、370℃、380℃、390℃、400℃、410℃、420℃、430℃、440℃或450℃等。
本实施例中，所述次常压的压强为200Torr～600Torr，具体压强例如200Torr、300Torr、400Torr、500Torr或600Torr等。
然后，将半导体基底200放入退火炉内，在氧气氛下对半导体基底200进行退火处理，使浅沟槽230内的绝缘层260致密化，同时修复浅沟槽230底部由于干法蚀刻法所造成的损伤，并且浅沟槽230底部的半导体基底硅重新被氧化。
本实施例中，所述退火半导体基底的温度为600℃～900℃，具体温度例如600℃、700℃、800℃或900℃等。
接着如图8所示，对绝缘层260进行平坦化处理至露出腐蚀阻挡层220，如采用化学机械抛光工艺清除腐蚀阻挡层220上的绝缘层260；用湿法蚀刻方法去除腐蚀阻挡层220和垫氧化层210，形成浅沟槽隔离结构。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (8)
1.一种浅沟槽隔离结构的形成方法，其特征在于，包括下列步骤：
a.在半导体基底上依次形成垫氧化层和腐蚀阻挡层；
b.蚀刻腐蚀阻挡层、垫氧化层和半导体基底，形成浅沟槽；
c.在浅沟槽侧壁形成衬氧化层；
d.用次常压化学气相沉积法在浅沟槽内填充满绝缘层，所述沉积法选用比例为10/1～20/1的O3/TEOS；
e.退火半导体基底后，平坦化绝缘层至露出腐蚀阻挡层；
f.去除腐蚀阻挡层和垫氧化层，形成浅沟槽隔离结构。
2.根据权利要求1所述浅沟槽隔离结构的形成方法，其特征在于：去除浅沟槽底部的衬氧化层的方法为干法蚀刻法。
3.根据权利要求2所述浅沟槽隔离结构的形成方法，其特征在于：形成衬氧化层的方法为热氧化法或低压化学气相沉积法。
4.根据权利要求1所述浅沟槽隔离结构的形成方法，其特征在于：所述次常压的压强为200Torr～600Torr。
5.根据权利要求4所述浅沟槽隔离结构的形成方法，其特征在于：所述次常压化学气相沉积法的温度为350℃～450℃。
6.根据权利要求1所述浅沟槽隔离结构的形成方法，其特征在于：所述退火半导体基底的温度为600℃～900℃。
7.根据权利要求6所述浅沟槽隔离结构的形成方法，其特征在于：在氧气氛下进行所述退火。
8.根据权利要求1所述浅沟槽隔离结构的形成方法，其特征在于：步骤c还包括：
在浅沟槽内表面形成衬氧化层；
去除浅沟槽底部的衬氧化层。
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Cited By (6)
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|---|---|---|---|---|
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| CN102956535A (zh) * | 2011-08-24 | 2013-03-06 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件及其制造方法 |
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Families Citing this family (3)
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102956535A (zh) * | 2011-08-24 | 2013-03-06 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件及其制造方法 |
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| CN102800583A (zh) * | 2012-08-29 | 2012-11-28 | 上海宏力半导体制造有限公司 | 平面型功率mos晶体管及其制造方法 |
| CN107919318A (zh) * | 2016-10-09 | 2018-04-17 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
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