CN107871659A - 元件芯片的制造方法 - Google Patents

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Abstract

本发明公开了一种用于通过在被保持带保持的基板上形成抗蚀剂层，然后通过等离子体蚀刻基板来制造元件芯片的制造方法。所述制造方法包括以下步骤：制备被保持在保持带上的基板的步骤，所述基板包括彼此相反的第一侧部和第二侧部，并且所述基板的第二侧部被保持在保持带上，基板还包括多个元件区域和限定元件区域中的每一个的多个分割区域；喷涂抗蚀剂溶液以形成抗蚀剂溶液的液滴的步骤，所述抗蚀剂溶液含有抗蚀剂成分和溶剂；通过从所述液滴蒸发所述溶剂并将所述抗蚀剂成分沉积在被保持在所述保持带上的所述基板的第一侧部上从而形成抗蚀剂层的步骤；图案化抗蚀剂层以在分割区域中露出基板的第一侧部的步骤；和等离子体刻蚀在基板的分割区域中被露出的第一侧部上的基板。

Description

元件芯片的制造方法
相关申请的交叉引用
本申请基于并要求在35U.S.C§119下的针对在2017年9月26日提交的日本专利申请号2016-187024的优先权，该申请的全部内容通过引用并入本申请。
技术领域
本发明涉及元件芯片的制造方法，该制造方法包括用于等离子体蚀刻保持在保持带上的基板的步骤。
背景技术
在基板的表面上形成抗蚀剂图的各种工艺是已知的。基板的厚度趋于变薄。越薄的基板使处理更加困难。专利文献1(JP2005-142026，A)提出了静电吸附载体，其将基板吸附在其上以使该基板易于处理。在这种情况下，当基板被吸附在静电附着载体上时，几个以下步骤包括形成抗蚀剂层、曝光和显影。
另一方面，在等离子体气氛中蚀刻基板的技术领域中，专利文献2(JP2016-048715A，A)提出了在基板上形成抗蚀剂图案之后，通过将基板和框架吸附在带上，基板被保持在由框架支撑的带上。
然而，当形成抗蚀剂图案时，静电吸附载体可能导致吸附的基板上的几个步骤复杂化。此外，静电吸附载体在元件芯片的批量生产过程中需要大量成本。
同时，当在等离子体气氛中蚀刻基板时，如果在基板上形成抗蚀剂图之前可以将基板保持在附着带或保持带上，则更容易处理基板。然而，为了形成抗蚀剂图案，在通过旋转涂布法在基板的一侧涂覆抗蚀溶液之后，在曝光前，需要在例如90摄氏度的温度下烘烤(或加热)涂层。溶剂在较低的烘烤温度下残留在涂层中超过允许范围，这显著地降低了抗蚀剂图案化的精度。然而，另一方面，当涂层在足够高的温度下烘烤以形成抗蚀剂图案时，具有较低的耐热温度的附着带或保持带将劣化，使得不再能够达到其固有功能。
发明内容
为了解决上述缺点，本发明的一个方面提供了一种元件芯片的制造方法，其包括：
制备步骤，其用于制备被保持在保持带上的基板，所述基板包括彼此相反的第一侧部和第二侧部，并且所述基板的第二侧部被保持在保持带上，基板还包括多个元件区域和限定元件区域中的每一个的多个分割区域；
喷涂步骤，其用于喷涂抗蚀剂溶液以形成抗蚀剂溶液的液滴，所述抗蚀剂溶液含有抗蚀剂成分和溶剂；
层形成步骤，其用于通过从所述液滴中蒸发所述溶剂并将所述抗蚀剂成分沉积在被保持在所述保持带上的所述基板的第一侧部上，而形成抗蚀剂层；
图案化步骤，其用于图案化抗蚀剂层以在分割区域中露出基板的第一侧部；和
蚀刻步骤，其用于等离子体刻蚀在基板的分割区域中被露出的第一侧部上的基板。
附图说明
图1A是示意性地示出保持在保持带上的示例性基板的俯视图，并且图1B是沿着图1A中的线B-B截取的截面图；
图2A和2B是示出示例性喷涂装置的示意性结构的概念图；
图3是以剖面形式示出干法蚀刻装置的示意性结构的概念图；
图4是描述根据本发明的一个实施例的元件芯片的制造方法的流程图；
图5A-5D是表示图4所示的元件芯片的制造方法的早期步骤的操作图；
图5E-5F是表示图4所示的元件芯片的制造方法的后期步骤的操作图；
图6是描述根据本发明的另一实施例的元件芯片的制造方法的流程图；
图7A-7D是表示图6所示的元件芯片的制造方法的早期步骤的操作图；
图7E-7F是表示图6所示的元件芯片的制造方法的后期步骤的操作图；
图8A-8C是表示包括电路层的元件芯片的制造方法的早期步骤的操作图；以及
图8D-8E是表示包括电路层的元件芯片的制造方法的后期步骤的操作图。
具体实施方式
根据本发明的一个实施例的元件芯片的制造方法包括：(i)制备步骤，其用于制备被保持在保持带上的基板，(ii)喷涂步骤，其用于将抗蚀剂溶液喷涂到基板的预定的表面，(iii)层形成步骤，其通过将抗蚀剂成分沉积在基板的表面上而形成抗蚀剂层，(iv)图案化步骤，其用于使抗蚀剂层图案化，和(v)蚀刻步骤，其用于在等离子体气氛中蚀刻基板。
在制备步骤(i)中制备的基板包括彼此相反的第一表面和第二表面，并且还包括多个元件区域和限定元件区域中的每一个的多个分割区域。在形成抗蚀剂层之前，通过将基板的第二表面粘附在保持带上，将基板保持在保持带上。环形框架也在保持带的周边部分上被保持在保持带上。本公开可以将保持带和框架的组合称为输送载体。即使基板相当薄，保持在保持带上的基板在以下操作步骤中大大方便了该基板的处理。
喷涂步骤(ii)是用于将抗蚀剂溶液朝向基板的预定表面喷涂以在其上形成抗蚀剂溶液的液滴的步骤。抗蚀剂溶液含有抗蚀剂成分和溶剂。抗蚀剂成分可以是正的或负的，这不会限制本发明的范围。
层形成步骤(iii)是通过将抗蚀剂成分沉积在被保持在保持带上的基板的第一侧部上而形成抗蚀剂层的步骤。来自抗蚀剂溶液的液滴的溶剂的蒸发可以减少残留在抗蚀剂层中的大量溶剂。在层形成步骤中，残留在抗蚀剂层中的溶剂的量可以优选控制在约5wt.％至约20wt.％之间的范围内。可以通过选择待形成的液滴尺寸和喷涂步骤中的液滴周围的环境来控制待蒸发的溶剂的量。可以根据溶剂的类型和抗蚀剂层的期望厚度来确定任何合适的液滴尺寸和液滴周围的环境。
图案化步骤(iv)是用于将抗蚀剂层图案化以便在分割区域中露出基板的第一表面的步骤。由于残留在抗蚀剂层中的溶剂的量已经减少，所以不需要在图案化步骤之前加热抗蚀剂层的另一烘烤步骤。在这种情况下，“图案化步骤”可以包括例如抗蚀剂层的曝光步骤和显影步骤，以及显影步骤之后的清洁步骤。
当在曝光步骤之后蚀刻剂与基板上的抗蚀剂层接触时，分割区域中的抗蚀剂层被蚀刻剂溶解，使得在基板的第一侧部上形成预定的图案化。通过例如用纯水清洗除去蚀刻剂和溶解在蚀刻剂中的抗蚀剂成分。
应当注意，图案化步骤可以通过激光划片技术来实现。在这种情况下，可以除去在基板的第一侧部上的分割区域中的上面被照射有激光束的抗蚀剂层，从而限定抗蚀剂层的预定图案化。
蚀刻步骤(v)是通过将分割区域中的基板暴露给等离子体气氛来等离子体蚀刻基板在分割区域中的第一侧部的步骤，其中在图案化步骤已经移除在该分割区域中的抗蚀剂层。蚀刻步骤(v)可以在基板被保持在保持带上的情况下进行，其中该保持带被安装在设置在给定干法蚀刻装置内的台架上。
干法蚀刻装置包括内部限定处理空间的室。在处理空间中设置支撑基板的台架。在蚀刻步骤期间，在处理空间中围绕基板限定含有给定处理气体的气氛。然后，将高频功率施加到处理气体上以产生其等离子体。通过处理气体的这样产生的等离子体来蚀刻基板的分割区域。
用于保持基板的带具有通常约60摄氏度的耐热温度。如上所述，由于上述过程不需要抗蚀剂层的烘烤步骤，因此至少在喷涂步骤(ii)开始和图案化步骤(iv)的开始之间的时间窗口期间，可以将基板和保持带保持在50摄氏度或以下。
优选地，在图案化步骤(iv)的开始和图案化步骤(iv)的结束之间的时间窗口期间，基板和保持带可以保持在50摄氏度或以下。因此，在制备步骤(i)开始到蚀刻步骤(v)结束的整个过程中，基板和保持带可以优选地保持在50摄氏度或以下。
此外，在层形成步骤(iii)的结束和图步骤(iv)的开始之间的时间窗口期间，抗蚀剂层可以被暴露给在小于大气压力(例如，100Pa或更小)的压力下。较低的压力可以进一步减少残留在抗蚀剂层中的溶剂，这提高了图案化的精度。
此外，在被保持在保持带上的基板安装在处理室的台架上之后且在等离子体气氛中蚀刻基板之前，可以对室进行减压以提高等离子体蚀刻的精度。这导致残留在抗蚀剂图或层中的溶剂的进一步减少。
参考附图，将在下文中详细描述本发明的实施例。
[输送载体]
图1A是示意性地示出基板1和保持基板1的输送载体10的俯视图。图1B是沿着图1A的B-B线的基板1和输送载体10的截面图。如图1A所示，输送载体10包括框架2和保持带3。保持带3具有上面保持或粘附有框架2的周边。此外，基板1被保持或粘附在保持带3上。应当注意，虽然基板1和框架2被描绘为具有大致圆形形状，但是本发明可以不限于该形状。
保持带3包括具有粘合剂化合物的一侧3a(粘附侧)和没有粘合剂化合物(非粘附侧)的另一侧3b。粘附侧3a的周边那日粘附在环形框架的一侧或底侧上，通过框架2的开口使得保持带3被露出或未被覆盖。基板1被保持在保持带3上，且该保持带的粘附侧3a的露出部分被粘附在基板1上。
粘附侧3a可以优选地包含用紫外线束(UV辐射)使粘合剂弱化的粘合剂化合物。这允许利用UV辐射，通过对基板进行切割而获得的每个电气元件或芯片容易地被剥离，并且容易从粘附侧3a上拾取。粘合层3t可以例如通过在背衬膜3s的一侧涂布UV固化丙烯酸类粘合剂化合物以具有5-20μm的厚度而形成(参见例如图5A-5F)。
背衬膜3s的化合物可以包括但不限于热塑性树脂，例如聚乙烯、聚烯烃(例如聚丙烯)和聚酯(例如聚对苯二甲酸乙二醇酯)。此外，背衬膜3s可以包括用于添加拉伸性能的橡胶组分，包括例如乙烯-丙烯(EPM)橡胶，乙烯-丙烯-二烯(EPDM)橡胶)，并且还可以包括各种添加剂，例如增塑剂、增柔剂、抗氧化剂和导电性化合物。热塑性树脂可以含有利用光聚合发生反应的丙烯酸基等官能团。背衬膜3s的厚度例如在50μm150μm的范围内。在等离子体蚀刻期间，输送载体10安装在台架上，使得台架和非粘附侧3b彼此接触。
在随后的图案化步骤期间，保持带3可以与显影溶液和冲洗溶液接触。然而，显影溶液和冲洗溶液不会导致基底1的第二侧部和框架2彼此连接的粘合剂化合物的至少一部分劣化以及由如上所述的材料制成的背衬膜3s的劣化。
框架2是环形轮缘体，其开口具有与基板1的轮廓相同或更大的面积，并且具有预定宽度和减小的但基本恒定的厚度。框架2具有足够的刚度，使得其能够承载被保持在保持带3上的基板1。
框架2的开口可以被配置为尽管不限于此但可具有圆形、矩形、六边形或多边形形状。此外，框架2可以具有凹口2a和用于对准的切角2b。框架2可以由例如铝和不锈钢等金属和树脂制成。框架2的下侧在保持带3的周边处被粘附在保持带3的粘附侧3a上。
[基板]
对基板1进行等离子体蚀刻。基板1可以包括各种类型的电路，虽然不限于此，但也可以是诸如硅晶片的半导体基板，诸如柔性印刷电路板的树脂基板或陶瓷基板中的一种。半导体基板可以由例如硅(Si)、砷化镓(GaAs)、氮化镓(GaN)或碳化硅(SiC)制成。
半导体基板可以包括在第一侧部上的电路层，该电路层包括半导体电路、电子元件和MEMS(微机电***)。电路层通常包含绝缘层，此外还可以包括金属材料、树脂保护层和焊盘电极。绝缘层可以通过布线金属材料结合在层叠体(多个布线层)中。绝缘层可以包含例如二氧化硅(SiO2)、氮化硅(Si3N4)、低介电常数层(低k层)、树脂层如聚酰亚胺层、钽酸锂(LiTaO3)和铌酸锂(LiNbO3)。可以通过制备电路层并研磨与具有电路层的一侧相反的后侧来制造半导体基板，以使基板更薄。
虽然基板1的直径不限于此，但其最大直径可以在约50mm与300mm之间的范围内。基板1的厚度通常为150μm以下，通常为100μm以下，可能为10μm以下。较薄的基板导致用于将基板1分离成单个元件芯片的等离子体蚀刻步骤的较高优势或可用性。
此外，虽然不限于此，基板1的形状可以是例如圆形和矩形。此外，基板1可以设置有取向平面和/或切口，例如凹口(未示出)。
[喷涂装置]
可以通过喷涂装置来实现后面描述的喷涂步骤和层形成步骤。可以使用任何类型的喷涂装置，只要其可以喷涂抗蚀剂溶液即可。喷涂装置可以是喷墨式或静电式。喷墨式喷涂装置被设计用于将抗蚀剂溶液喷涂到基板的第一侧部并沉积抗蚀剂溶液的液滴。静电喷涂装置被配置为将带电的抗蚀剂溶液喷涂到基板的以相反极性充电的第一侧部上。
为了使溶剂从喷涂的抗蚀剂溶液的液滴中快速蒸发，喷涂的液滴尺寸可以在10nm至1000nm之间，更优选在10nm至100nm的范围内。
图2A和2B是示出示例性喷涂装置的示意性结构的概念图。所示的喷涂装置包括：喷嘴20，其具有用于喷涂抗蚀剂溶液的多个喷涂孔；以及横向和垂直导轨22，24，其用于分别在横向和垂直方向上传送喷嘴20。喷嘴20在横向和垂直方向上沿着每个轨道移动，并根据来自控制器(未示出)的指令将抗蚀剂溶液喷涂到被保持在保持带3上的基板1的第一侧部1a。
在喷涂溶剂溶液之后，溶剂立即从溶剂溶液的液滴26中蒸发，当液滴26到达第一侧部1a时，溶剂被减少至不妨碍溶液通过抗蚀剂层28的曝光和显影进行图案化，或通过抗蚀剂层28的激光划片而进行图案化的程度。
当用于喷涂抗蚀剂溶液的喷嘴20的最下边缘与基板1的第一侧部1a之间的长度L较大时，更有利于蒸发溶液。然而，当长度L是多余的时，抗蚀剂溶液被喷涂到该抗蚀剂溶液应该被喷涂在第一侧部1a上的区域之外，从而需要喷涂更多量的抗蚀剂溶液。喷嘴20的最下边缘与基板1的第一侧部1a之间的长度L优选地在20mm至150mm的范围内。
抗蚀剂溶液可以在大气氛围中被喷涂以形成液滴，但优选在露点在-20摄氏度和-10摄氏度之间的干燥空气环境中喷涂以形成液滴。干燥空气环境有助于更多量的溶剂从液滴中更快地蒸发。因此，这能够使喷嘴20的最下边缘与基板1的第一侧部1a之间的长度L最小化，从而减少喷涂所需的抗蚀剂溶液的量。
[干法蚀刻装置]
接下来，参照图3，下面将描述在等离子体蚀刻步骤中使用的干法蚀刻装置的实例。然而，本发明不限于该干法蚀刻装置。
干法蚀刻装置100包括具有处理空间的真空室103和处理空间中的台架111。真空室103设置有用于引入气体的入口103a和用于排出气体的出口103b。入口103a被构造成选择性地连接到处理气体源112和灰化气体源113中的一个。出口103b连接到减压机构114，该减压机构114具有用于排出真空室103内的气体并将其减压的真空泵。
保持在输送载体10(或保持带3)上的基板1被安装在台架111上。保持带3具有上面粘附有基板1的第二侧部的粘附侧3a。台架111在周边处设有多个支撑构件122，多个支撑构件122由升降机构123A驱动以向上和向下移动。在真空室103中被输送的输送载体10被支撑构件122接收并安装在台架111上。
在台架111上方设置有具有窗口124W的盖124，该窗124至少覆盖输送载体10的框架2并且露出基板1。盖124与多个升降杆121联接，升降杆121由升降机构123B驱动以向上和向下移动。真空室103的上部由电介质构件108封闭，并且天线109作为上电极设置电介质构件108上方。天线109连接到第一高频电源110A。
台架111包括依次设置并被周边构件118包围的基部构件117、金属层116和电极层115。在周边构件的上表面上设置有周向环129以用于保护。布置在电极层115内的是静电吸附(ESC)电极119和连接到第二高频电源110B的高频电极120。ESC电极119连接到DC电源126。可以在高频电极120上施加具有高频功率的偏置电压的同时，执行蚀刻步骤。金属层116包括冷却剂通道127，其被配置为冷却台架111，其中冷却剂通过冷却剂循环装置125被循环通过冷却剂通道127。
控制器128控制包括干法蚀刻装置100的操作，该干法蚀刻装置10包括第一高频电源110A、第二高频电源110B、处理气体源112、灰化气体源113、减压机构114、冷却剂循环装置125、升降机构123A，123B和静电吸附机构。
[第一实施例]
接下来，参考图4的流程图和图5A-5F的示意性操作图，下面将描述根据本发明的第一实施例的元件芯片的制造方法的一个示例。在本实施例中，诸如硅晶片的基板被分隔成单独的元件芯片。
(i)制备步骤，
首先，在图4的步骤(a)中制备半导体基板(图SA)。半导体基板1包括彼此相对的第一和第二侧部1a，1b，并且还包括多个元件区域R1和限定元件区域R1中的每一个的多个分割区域R2。第一侧部1a是在后续步骤中形成的用于抗蚀剂层的侧面。
接下来，半导体基板1的第二侧部1b被粘附在保持带3的粘附侧3a上，使得基板1在图4(b)的步骤(b)处被保持在保持带3上。这使得环形框架2被保持在保持带3的周边上。
(ii)喷涂步骤
接下来，使用喷涂装置在图4的步骤(c)中朝向半导体基板1的第一侧部1a喷涂抗蚀剂溶液(图5C)。抗蚀剂溶液从喷涂装置的喷嘴20中被喷涂，使得在抗蚀剂溶液的微小液滴26形成在喷嘴20和第一侧部1a之间的空间(例如大气氛围)中。
抗蚀剂溶液包括例如抗蚀剂成分(如抗蚀剂树脂、光敏剂和添加剂)以及溶剂。虽然不限于此，例如也可以使用酚醛清漆型树脂作为抗蚀剂树脂。例如，也可以使用酸产生剂作为光敏剂，该酸产生剂通过光束辐射产生强有机酸。为了提高溶剂的挥发性，优选含有甲乙酮和丙二醇单甲醚乙酸酯。
尽管抗蚀剂溶液可以优选含有减少量的溶剂，但如果其量太少，则溶液的粘度趋于变高，并且在喷涂步骤中获得的液滴26的尺寸往往会更大。抗蚀剂溶液中的溶剂的量可以例如在15wt.％至50wt.％的范围内。
(iii)层形成步骤
将抗蚀剂溶液的液滴喷涂并悬浮在喷嘴20与基板1的第一侧部1a之间的空间中，这将保持溶剂蒸发，直到抗蚀剂成分的浓度足够高，然后将抗蚀剂溶液的液滴沉积在基板1的第一侧部1a上。这允许含有减少量的溶剂的抗蚀剂层28形成在图4的步骤(c)的基板1上(图5C)。残留在抗蚀剂层28中的溶剂的量可以控制在例如5wt.％至20wt.％之间的范围内。
残留在抗蚀剂层28中的溶剂的量可以优选地在层形成步骤(iii)之后即刻控制在上述范围内。替代地，残留在抗蚀剂层28中的溶剂的量可以在层形成步骤(iii)结束之后和图案化步骤(iv)开始之前被控制在上述范围内。例如，抗蚀剂层可以被暴露给压力小于大气压的减压环境(例如，100Pa以下)下，以进一步减少残留在抗蚀剂层28中的溶剂量。
可以从上面形成有抗蚀剂层28的基板1的重量减去在90摄氏度的温度下将基板加热90秒之前的抗蚀剂层28的重量来确定残留在抗蚀剂层28中的溶剂的量。可以通过从上面形成有抗蚀剂层28的基板1的重量减去移除了抗蚀剂层28的基板1的重量来确定加热前的抗蚀剂层28的重量。
抗蚀剂层28的厚度T可以优选在例如2μm和20μm之间的范围内。根据抗蚀剂层28的厚度T，分割区域R2的最窄宽度W可以在例如5μm和10μm之间的范围内。
由于在层形成步骤中可以减少残留在抗蚀剂层28中的溶剂的量，所以即使在曝光和通过显影溶液进行显影的情况下执行图案化步骤时，也可以使图案化步骤中的图案化精度的劣化最小化。因此，不需要在显影之前加热抗蚀剂层28的烘烤步骤。此外，当通过抗蚀剂层28的激光划片执行图案化步骤时，在图案化步骤中可以减少残留在抗蚀剂层28中的溶剂的量，图案精度的劣化可以是抑制。因此，不需要在激光束的辐射之前加热抗蚀剂层28的烘烤步骤。因此，在层形成步骤(iii)的结束与图案化步骤(iv)的开始之间的时间窗口期间，基板1和保持带3可以保持在50摄氏度或更低。
(iv)图案化步骤
接下来，通过对抗蚀剂层28进行图案化，基板1的第一侧部1a在分割区域R2中被露出。可以通过例如曝光抗蚀剂层28，利用显影溶液进行显影，以及显影后的清洗来执行图案化。这允许在图4的步骤(d)形成预定图案28p(图5D)。因此，在图案化步骤的开始和结束之间，基板1和保持带3可以保持在50摄氏度或更低。
图案化步骤可以通过激光划线技术来执行。在这种情况下，基板的第一侧部1a上的分割区域通过激光束被曝光，然后去除抗蚀剂28，以形成预定的抗蚀剂图案28P。
(v)蚀刻步骤
接下来，在等离子体气氛中蚀刻基板1上的分割区域R2。首先，在第一侧部1a上形成抗蚀剂图案28p之后，保持在输送载体10的保持带3上的基板被引入到干法蚀刻装置100的真空室103的处理空间内并且被安装在台架111上，如图3所示。
在被保持在保持带3上的基板1安装在台架上时，可以将处理空间减压至在例如0.01Pa1Pa之间的压力范围内的压力。这有助于进一步除去残留在抗蚀剂图案28p中的溶剂，从而提高等离子体蚀刻的精度。
接下来，处理气体从处理气体源112通过气体入口103a被引入到真空室103内的处理空间。
当静电吸附(ESC)电极119被供电时，保持带3被粘附在台架111上。随后，当布置在电介质构件108上方的天线109被从第一高频电源110A供电时，产生磁场以激发处理气体的等离子体。基板1的分割区域R2从第一侧部1a被蚀刻穿过第二侧部1b。这在图4的步骤(e)(图5E)中将基板1分隔成多个独立元件芯片11。
可以根据半导体基板1的材料适当地确定蚀刻工艺的蚀刻条件。当半导体基板1由硅制成时，可以使用所谓的波希法(bosch process)来蚀刻分割区域R2。在波希法中，重复进行一系列步骤，以在厚度方向上深入地钻蚀(drive)半导体基板1的分割区域R2，该一系列步骤包括沉积层的步骤、蚀刻沉积层或保护层的步骤以及蚀刻硅基板的步骤，。
在用于沉积保护层的步骤中，例如，当处理空间可以以150-250sccm的速率供给C4H8的源气体以将压力控制在15-25Pa之间时，天线109可以从高频电源110A被施加有1500-2500W的功率，并且高频电极120可以从高频电源110B被施加有0W的功率，处理时间为5-15秒。
在用于蚀刻保护层的步骤中，例如，当处理空间可以以200-400sccm的速率供给SF6的源气体以将压力控制在5-15Pa之间时，天线109可以从高频电源110A被施加有1500-2500W的功率，并且高频电极120可以从高频电源110B被施加有100-300W的功率，处理时间为2-10秒。
在用于蚀刻硅基板的步骤中，例如，当处理空间可以以200-400sccm的速率供给SF6的源气体以将压力控制在5-15Pa之间时，天线109可以从高频电源110A被施加有1500-2500W的功率，并且高频电极120可以从高频电源110B被施加有50-200W的功率，处理时间为10-20秒。
在上述条件下，重复进行用于沉积保护层的步骤、用于蚀刻沉积层或保护层的步骤和蚀刻硅基板的步骤，以便以每分钟10微米的速度深入地钻蚀半导体基板1。
(vi)灰化步骤
接下来，可以在图4的步骤(f)执行用于灰化抗蚀剂图案28p的另一步骤(图5F)。灰化步骤可以在完成蚀刻步骤的处理空间中连续执行。灰化气体(例如，氧气)从灰化气体源113通过气体入口103a被引入处理空间。当在保持在预定压力下的处理空间内提供高频电源以激发等离子体时，由此从元件芯片11的表面除去抗蚀剂图案28p。
如上所述，金属层116包括构造成冷却台架111的冷却剂通道127，冷却剂通过冷却剂循环装置125被循环通过该冷却剂通道127。因此，基板1和保持带3也可以在蚀刻步骤和灰化步骤的开始和结束之间被保持在50摄氏度或以下。
[第二实施例]
接下来，参考图6的流程图和图7A-7F的示意性操作图，下面将描述根据本发明第二实施例的元件芯片的制造方法的另一示例。在本实施例中，电路层形成在半导体基板1的第一侧部1a上。
(i)制备步骤
首先，在图6的步骤(a)中制备半导体基板(图7A)。半导体基板1包括在基板的第一侧部1a上的多个元件区域R1，并且每个元件区域都具有电路层。虽然不限于此，但是电路层的结构包括多层布线层30，保护多层布线层30的绝缘保护层31和连接到多层布线层30的电极部分的多个凸起32，该凸起32具有突出形状，这将在下文中描述。
包含电路层的第一侧部1a被背面研磨(back grind，BG)带4覆盖。GB带4用于在研磨半导体基板的第二侧部1b上的基板以使基板变薄期间保护电路层。BG带4包括具有粘合剂表面的粘合层4t和具有非粘合表面的背衬材料4s。半导体基板1的第一侧部1a由附着在其上的粘合层4T的BG带4保护。
具有由BG带4保护的第一侧部1a上的电路层的半导体基板1例如通过以下步骤产生。首先，在图6(a)的步骤(a-1)中，提供具有上面形成有多层布线层30的基板(图8A)。除了电极部分之外，在多层布线层30上形成保护层31，然后在图6的步骤(a-2)中，在电极部分上形成突出的凸起32，该凸起32延伸超过保护层31(图8B)。这形成包括多层布线层30、保护层31和凸起32的电路层。
接下来，在图6的步骤(a-3)中，使用激光束或刀片的划片技术或等离子体蚀刻技术来去除对应于分割区域R2的电路层的部分(图8C)。
接下来，在图6的步骤(a-4)中，BG带4粘附在半导体基板1的第一侧部1a上，以覆盖并保护电路层(图8D)。然后，在图6的步骤(a-5)中，半导体基板1的第二侧部1b被研磨以使半导体基板变薄，直到所述基板具有预定厚度(图8E)。这制备了薄半导体基板1，其第一侧部1a上的电路层被BG带4保护。
接下来，半导体基板1的第二侧部1b被粘附在保持带3的粘附侧3a上，使得基板1被保持在保持带3上。然后，在部6的步骤(b)中，从第一侧部1a剥离BG带4(图7B)。
(ii)喷涂步骤
接下来，在图6的步骤(c)中，使用喷涂装置向半导体基板1的具有电路层的第一侧部1a喷涂抗蚀剂溶液(图7C)。这在喷涂装置的喷嘴20与基板1的第一侧部1a之间的空间中形成抗蚀剂溶液的微滴26。
(iii)层形成步骤
在蒸发抗蚀剂溶液的液滴中的抗蚀剂成分浓度由于溶剂的充分增加后，在图6的步骤(c)中，液滴被沉积在基板1的第一侧部1a上以在其上形成抗蚀剂层28(图7C)。由于流动性小，抗蚀剂成分也被沉积并残留在突出的凸起32的表面上，以覆盖突出的凸起32的表面。因此，即使半导体基板1的第一侧部1a具有电路层，并且第一侧部1a具有复杂的表面，根据本实施例的层形成步骤也允许恰当量薄抗蚀剂层28覆盖基板的第一侧部1a。
另一方面，当使用旋涂技术等将抗蚀剂溶液涂覆在基板的表面上时，难以形成覆盖在突出部(诸如凸起)上的薄抗蚀剂层。换句话说，为了用抗蚀剂层覆盖凸起的顶部，需要形成足够厚的抗蚀剂层，以使凸起的顶部被抗蚀剂层掩埋。这增加了抗蚀剂溶液的使用量，这不是成本有效的。
同样在本实施例中，液滴的溶剂可以优选地被充分蒸发以使残留在抗蚀剂层28中的溶剂的量被控制在约5wt.％至约20wt.％之间的范围内。此外，在层形成步骤(iii)的结束与图案化步骤(iv)的开始之间的时间窗口期间，抗蚀剂层可以被暴露给减压环境。
抗蚀剂层28可以具有小于从保护层31突出的凸起32的高度的厚度T。此外，抗蚀剂层28的厚度T可以小于通过沿着分割区域R2去除电路层而形成的沟槽的深度(即，对应于多层布线层30和保护层31的总厚度)。
(iv)图案化步骤
接下来，通过对抗蚀剂层28进行图案化，基板1的第一侧部1a在分割区域R2中被露出。这允许在图6的步骤(d)形成预定图案28p(图7D)。
(v)蚀刻步骤
接下来，在图6的步骤(e)处，在等离子体气氛中蚀刻基板1上的分割区域R2(图7E)。由于抗蚀剂图案28p覆盖电路层直到凸起的顶部，所以在该蚀刻步骤期间，凸起32不被等离子体刻蚀。
(vi)灰化步骤
接下来，可以在图6的步骤(f)中，执行用于灰化抗蚀剂图案28p的另一步骤(图7F)。这产生多个元件芯片11，每个元件芯片具有电路层。
如上所述，根据本实施例的层形成步骤使得：即使半导体基板1的第一侧部1a具有电路层且第一侧部1a具有复杂的表面，也能使适量的薄抗蚀剂层28覆盖基板的第一侧部1a。因此，与通过旋涂技术在基板的表面上施加抗蚀剂层的情况相比，可以减少抗蚀剂层28的厚度偏差，灰化步骤所需要的时间可以缩短。
[工业实用性]
根据本发明的元件芯片的制造方法包括通过干法蚀刻装置等离子体刻蚀保持在保持带上的基板的步骤，达到以下优点：具有例如150μm或更小的厚度的薄基板可以分成多个元件芯片。
附图标记说明
1：基板(半导体基板)
1a：第一侧部
1b：第二侧部
2：框架
2a：凹口
2b切角，
3：保持带
3a：粘附侧
3b：非粘附侧
3s：背衬膜
3t：粘合剂层
4：后研磨带
4s：背衬材料
4t：粘合剂层
R1：元件区域
R2：分割区域
10：输送载体
11：元件芯片
20：喷嘴
22：横向导轨
24：垂直导轨
26：抗蚀剂溶液的液滴
28：抗蚀剂层
28p：抗蚀剂图案
30：多层布线层
31：保护层
32：凸起
100：干法蚀刻装置
103：真空室
103a：气体入口
103b：气体出口
108：电介质构件
109：天线
110A：第一高频电源
110B：第二高频电源
111：台架
112：处理气体源
113：灰化气体源
114：减压机构，
115：电极层
116：金属层
117：基部构件
118：周边构件
119：ESC电极
120：高频电极
121：升降杆
122：支撑构件
123A，123B：升降机构
124：盖
124W：窗口
125：冷却液循环装置
126：直流电源
127：冷却剂通道
128：控制器
129：周向环

Claims (4)

1.一种元件芯片的制造方法，包括以下步骤：
制备步骤，用于制备被保持在保持带上的基板，所述基板包括彼此相反的第一侧部和第二侧部，并且所述基板的第二侧部被保持在保持带上，所述基板还包括多个元件区域和限定元件区域中的每一个的多个分割区域；
喷涂步骤，用于喷涂抗蚀剂溶液以形成抗蚀剂溶液的液滴，所述抗蚀剂溶液含有抗蚀剂成分和溶剂；
层形成步骤，用于通过从所述液滴蒸发所述溶剂并将所述抗蚀剂成分沉积在被保持在所述保持带上的所述基板的第一侧部上，从而形成抗蚀剂层；
图案化步骤，用于图案化抗蚀剂层以在分割区域中露出基板的第一侧部；和
蚀刻步骤，用于等离子体刻蚀在基板的分割区域中被露出的第一侧部上的基板。
2.根据权利要求1所述的制造方法，其中所述层形成步骤包括：
从所述液滴蒸发所述溶剂，使得所述抗蚀剂层的残留在所述抗蚀剂层中的溶剂的量在约5wt.％与约20wt.％之间。
3.根据权利要求1所述的制造方法，其中在喷涂步骤的开始和图案化步骤的开始之间的时间窗口期间，基板和保持带被保持在50摄氏度或更低的温度下。
4.根据权利要求1所述的制造方法，还包括以下步骤：
移除步骤，在层形成步骤结束后且在图案化步骤开始之前，通过将抗蚀剂层暴露给具有小于大气压的压力的解压环境中，从而清除残留在抗蚀剂层中的溶剂。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6524564B2 (ja) * 2017-06-28 2019-06-05 パナソニックＩｐマネジメント株式会社 素子チップの製造方法および基板加熱装置
JP7142323B2 (ja) * 2018-06-05 2022-09-27 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP7209247B2 (ja) * 2018-09-25 2023-01-20 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP7209246B2 (ja) * 2018-09-25 2023-01-20 パナソニックＩｐマネジメント株式会社 素子チップの製造方法

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000354819A (ja) * 1999-06-14 2000-12-26 Nippon Telegr & Teleph Corp <Ntt> 平坦樹脂膜の形成装置および形成方法
JP2002118081A (ja) * 2000-10-10 2002-04-19 Toshiba Corp 半導体装置の製造方法
JP2003297725A (ja) * 2002-04-02 2003-10-17 Toshiba Corp 固形膜形成方法
US20030211756A1 (en) * 2002-01-30 2003-11-13 Shinichi Ito Film forming method, film forming apparatus, pattern forming method, and manufacturing method of semiconductor apparatus
US20060049433A1 (en) * 2003-04-28 2006-03-09 Yoshiaki Hasegawa Semiconductor light-emitting device and method for manufacturing the same
JP2006106783A (ja) * 2005-12-15 2006-04-20 Mitsubishi Electric Corp 微細パターンの形成方法および半導体装置の製造方法
JP2007180304A (ja) * 2005-12-28 2007-07-12 Seiko Epson Corp パターンの形成方法、及び液滴吐出ヘッド
JP2008192945A (ja) * 2007-02-07 2008-08-21 Disco Abrasive Syst Ltd ウエーハの裏面に装着された接着フィルムの破断方法
US20090127588A1 (en) * 2004-12-03 2009-05-21 Henning Sirringhaus Patterning techniques
US20100216313A1 (en) * 2007-10-12 2010-08-26 Panasonic Corproation Plasma processing apparatus
JP2011258823A (ja) * 2010-06-10 2011-12-22 Fujitsu Semiconductor Ltd 半導体装置の製造方法及び半導体基板
JP2012235130A (ja) * 2007-06-13 2012-11-29 Shibaura Mechatronics Corp アッシング方法およびアッシング装置
JP2015057840A (ja) * 2010-06-22 2015-03-26 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ フェムト秒レーザ及びプラズマエッチングを用いたウェハダイシング
US20150221505A1 (en) * 2014-01-31 2015-08-06 Jungrae Park Improved wafer coating
US20150255349A1 (en) * 2014-03-07 2015-09-10 JAMES Matthew HOLDEN Approaches for cleaning a wafer during hybrid laser scribing and plasma etching wafer dicing processes

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI234051B (en) * 1998-10-14 2005-06-11 Clariant Int Ltd A mixed solvent system for positive photoresists
JP4158825B2 (ja) * 2002-10-29 2008-10-01 Ｊｓｒ株式会社 感放射線性樹脂組成物
US20050074552A1 (en) * 2003-10-07 2005-04-07 Howard Ge Photoresist coating process for microlithography
JP4333649B2 (ja) * 2005-07-11 2009-09-16 パナソニック株式会社 半導体チップの製造方法
JP2007073916A (ja) * 2005-09-09 2007-03-22 Sumitomo Chemical Co Ltd パターン形成方法及びパターン形成システム
KR101280019B1 (ko) * 2005-12-01 2013-06-28 주식회사 동진쎄미켐 포토레지스트 조성물
JP2014230185A (ja) * 2013-05-24 2014-12-08 アズビル株式会社 弾性表面波素子の製造方法
JP2015142026A (ja) 2014-01-29 2015-08-03 パナソニックＩｐマネジメント株式会社 静電吸着キャリアおよびそれを用いたレジスト露光方法
JP6298690B2 (ja) * 2014-04-09 2018-03-20 株式会社ディスコ 保護膜形成方法
JP6296297B2 (ja) 2014-08-27 2018-03-20 パナソニックＩｐマネジメント株式会社 プラズマ処理装置およびプラズマ処理方法

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000354819A (ja) * 1999-06-14 2000-12-26 Nippon Telegr & Teleph Corp <Ntt> 平坦樹脂膜の形成装置および形成方法
JP2002118081A (ja) * 2000-10-10 2002-04-19 Toshiba Corp 半導体装置の製造方法
US20030211756A1 (en) * 2002-01-30 2003-11-13 Shinichi Ito Film forming method, film forming apparatus, pattern forming method, and manufacturing method of semiconductor apparatus
JP2003297725A (ja) * 2002-04-02 2003-10-17 Toshiba Corp 固形膜形成方法
US20060049433A1 (en) * 2003-04-28 2006-03-09 Yoshiaki Hasegawa Semiconductor light-emitting device and method for manufacturing the same
US20090127588A1 (en) * 2004-12-03 2009-05-21 Henning Sirringhaus Patterning techniques
JP2006106783A (ja) * 2005-12-15 2006-04-20 Mitsubishi Electric Corp 微細パターンの形成方法および半導体装置の製造方法
JP2007180304A (ja) * 2005-12-28 2007-07-12 Seiko Epson Corp パターンの形成方法、及び液滴吐出ヘッド
JP2008192945A (ja) * 2007-02-07 2008-08-21 Disco Abrasive Syst Ltd ウエーハの裏面に装着された接着フィルムの破断方法
JP2012235130A (ja) * 2007-06-13 2012-11-29 Shibaura Mechatronics Corp アッシング方法およびアッシング装置
US20100216313A1 (en) * 2007-10-12 2010-08-26 Panasonic Corproation Plasma processing apparatus
JP2011258823A (ja) * 2010-06-10 2011-12-22 Fujitsu Semiconductor Ltd 半導体装置の製造方法及び半導体基板
JP2015057840A (ja) * 2010-06-22 2015-03-26 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ フェムト秒レーザ及びプラズマエッチングを用いたウェハダイシング
US20150221505A1 (en) * 2014-01-31 2015-08-06 Jungrae Park Improved wafer coating
US20150255349A1 (en) * 2014-03-07 2015-09-10 JAMES Matthew HOLDEN Approaches for cleaning a wafer during hybrid laser scribing and plasma etching wafer dicing processes

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Publication number Publication date
US10854464B2 (en) 2020-12-01
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JP2018056178A (ja) 2018-04-05
US20190355586A1 (en) 2019-11-21
US10424486B2 (en) 2019-09-24
US20180090333A1 (en) 2018-03-29

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