CN107845579B - 在垂直晶体管器件上形成底部与顶部源极/漏极区的方法 - Google Patents
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Abstract
本发明涉及在垂直晶体管器件上形成底部与顶部源极/漏极区的方法，其揭示一通过方法主要包括：形成一垂直定向通道半导体结构于一衬底上面，进行一外延沉积工艺以在该外延沉积工艺期间同时形成一底部源极/漏极区的至少一部分与一顶部源极/漏极区的至少一部分，且在进行该外延沉积工艺之后，形成一栅极结构于该垂直定向通道半导体结构的一部分四周。
Description
技术领域
本发明内容大体涉及半导体器件的制造，且尤其涉及在垂直晶体管器件上形成底部与顶部源极/漏极区的各种新颖方法。
背景技术
在例如微处理器、存储器件及其类似者的现代集成电路中，在有限的芯片区上装设大量的电路元件，特别是晶体管。晶体管有各种形状及形式，例如平面晶体管、FinFET晶体管、纳米线器件、垂直晶体管等等。晶体管通常为NMOS(NFET)型或者是PMOS(PFET)型器件，其中“N”与“P”符号是基于用来建立器件的源极/漏极区的掺杂物的类型。所谓CMOS(互补金属氧化物半导体)技术或产品是指使用NMOS及PMOS晶体管器件两者制成的集成电路产品。不论晶体管器件的实际组态，各器件包含漏极及源极区和位在源极/漏极区上面及之间的栅极电极结构。在施加适当的控制电压至栅极电极之后，就会在漏极区与源极区之间形成导电通道区。
图1为通过现有技术垂直晶体管器件10的简图。一般而言，垂直晶体管10包含从半导体衬底12正面12S向上延伸的大体垂直定向通道半导体结构12A。半导体结构12A可具有各种不同组态，从上面观看，例如为圆形、矩形、方形等等。器件10更包含通道区13、全包覆式(gate-all-around，GAA)栅极结构14、底部源极/漏极(S/D)区16、顶部S/D区18、底部间隔体15B以及顶部间隔体15T。也图示导电耦合至底部S/D区16的通过底部接触20与导电耦合至顶部S/D区18的顶部接触22。在图示实施例中，栅极结构14包含栅极绝缘层14A与导电栅极14B。用于器件10的组件的构造材料可取决于特定应用而有所不同。栅极结构14可使用习知先栅极或取代栅极工艺技术制成。
器件设计者及制造者持续寻找改善效能、加工效率及/或产品良率的器件设计及制造方法。本发明内容针对在垂直晶体管器件上形成底部与顶部源极/漏极区的方法，其可提供制造成本可降低的改良垂直晶体管器件。
发明内容
以下提出本发明的简化概要以提供本发明的一些方面的基本理解。此概要并非本发明的穷举式总览。它不是旨在确认本发明的关键或重要元件或者是描绘本发明的范畴。唯一的目的是要以简要的形式提出一些概念作为以下更详细的说明的前言。
本发明内容大体针对在垂直晶体管器件上形成底部与顶部源极/漏极区的各种新颖方法。揭示于本文的通过方法的一主要包括：形成一垂直定向通道半导体结构于一衬底上面，进行一外延沉积工艺(epi deposition process)以在该外延沉积工艺期间同时形成一底部源极/漏极区的至少一部分与一顶部源极/漏极区的至少一部分，且在进行该外延沉积工艺之后，形成一栅极结构于该垂直定向通道半导体结构之一部分四周。
揭示于本文用于形成垂直晶体管器件的另一通过方法主要包括：形成一垂直定向通道半导体结构于一衬底上面，进行一外延沉积工艺以在该外延沉积工艺期间同时形成该底部源极/漏极区的至少一部分与一顶部源极/漏极区的至少一部分，以及形成一底部间隔体于该垂直定向通道半导体结构之一部分四周以及于该底部源极/漏极区上面。在此实施例中，该方法也包括：形成一栅极结构于该垂直定向通道半导体结构之一部分四周以及于该底部间隔体上面，以及形成一顶部间隔体于该垂直定向通道半导体结构之一部分四周以及于该栅极结构之一上表面上面。
附图说明
参考以下结合附图的说明可明白本发明内容，其中类似的元件以相同的元件符号表示，以及其中：
图1为通过现有技术垂直晶体管器件的简图；以及
图2至图13图示揭示于本文用于在垂直晶体管器件上形成底部与顶部源极/漏极区的各种通过新颖方法。
尽管揭示于本文的专利标的容易做成各种修改及替代形式，然而本文仍以图式为例图示本发明的几个特定具体实施例且详述于本文。不过，应了解本文所描述的特定具体实施例并非旨在把本发明限定为本文所揭示的特定形式，反而是，本发明是要涵盖落在如随附权利要求所界定的本发明精神及范畴内的所有修改、均等及替代。
主要组件符号说明
10 垂直晶体管器件、器件
12 半导体衬底
12A 垂直定向通道半导体结构
12S 正面
13 通道区
14 栅极结构
14A 栅极绝缘层
14B 导电栅极
15B 底部间隔体
15T 顶部间隔体
16 底部源极/漏极(S/D)区
18 顶部S/D区
20 底部接触
22 顶部接触
100 垂直晶体管器件、器件
102 衬底
103 双箭头、栅极长度
105 栅极宽度方向
107 带图案刻蚀掩模、硬掩模、带图案硬掩模特征、蚀刻掩模
107A 二氧化硅层
107B 氮化硅层
108 初始垂直定向通道半导体结构、垂直定向通道半导体结构、垂直定向通道半导体
108A 横向宽度、尺寸
108B 横向宽度、尺寸
108C 组态
108H1 初始高度
108P 外周边
108S 上表面
108S1 凹陷上表面
108S2 第二凹陷上表面、凹陷表面
108X 侧壁
109 鳍片横向
111 初始沟槽
111X 沟槽
111Y 沟槽
113 材料层、层
115 材料层、层
116 底部间隔体材料层、底部间隔体材料、第一间隔体材料层、第一间隔体材料
116BS 底部间隔体
116X 上表面
117 间隔体结构、间隔体
117B 基部
117P 外周边
119 距离、数量
121 距离、数量
122 距离、尺寸
124 外延半导体材料、外延材料
124A 掺杂物
124X 分面上表面
124S 实质平坦上表面、表面
125 底部源极/漏极空腔
127 顶部源极/漏极空腔、顶部间隔体材料、顶部间隔体材料层
127TS 顶部间隔体
129 带图案绝缘材料层
130 底部源极/漏极区、区
137 栅极结构
137A 栅极绝缘层、栅极绝缘材料、层
137B 导电栅极、栅极材料、层
138 线
140 顶部源极/漏极区、区、上源极/漏极区
150 上S/D接触。
具体实施方式
以下描述本发明的各种通过具体实施例。为了清楚说明，本发明说明书没有描述实际具体实作的所有特征。当然，应了解，在开发任一此类的实际具体实施例时，必需做许多与具体实作有关的决策以达成开发人员的特定目标，例如遵循与***相关及商务有关的限制，这些都会随着每一个具体实作而有所不同。此外，应了解，此类开发即复杂又花时间，决不是所属领域技术人员在阅读本发明内容后即可实作的例行工作。
此时以参照附图来描述本发明。示意描绘于图式的各种结构、***及器件仅供解释的目的以及避免本领域技术人员所习知的细节混淆本发明。尽管如此，仍纳入附图中以描述及解释本发明内容的通过实施例。本文中所使用的字汇及片语应理解及解释为具有与相关技艺技术人员所熟悉这些字汇及片语的一致的意思。本文没有特别定义的术语或片语(亦即，与本领域技术人员所理解的普通惯用意思不同的定义)是想要用术语或片语的一致用法来暗示。在这个意义上，希望术语或片语具有特定的意思时(亦即，不同于本领域技术人员所理解的意思)，则会在本发明说明书中以直接且明确地提供特定定义的方式清楚地陈述用于该术语或片语的特定定义。如果用语“毗邻”使用于本文及随附权利要求以描述两个组件或结构之间的位置关系，应了解及视为该用语涵盖这两个组件的实际实体接触的情形以及涵盖这两个组件彼此在对方附近而在这两个组件之间不实体接触的情形。两个组件的实体接触在专利说明书及权利要求内会使用片语“在…上且与其接触(on and incontact with)”或其他类似语言具体描述。本领域技术人员在读完本申请案后会明白，揭示于本文的方法可用来制造各种不同器件，包括但不限于：逻辑器件、记忆体器件等等，以及所述器件可为NMOS或者是PMOS器件。
本领域技术人员在读完本申请案后应了解，诸如晕圈注入区(halo implantregion)、阱区(well region)之类的各种掺杂区未图示于附图。当然，揭示于此的本发明不应被视为受限于图示及描述于本文的通过实施例。形成揭示于本文的垂直晶体管器件100的各种组件及结构可使用各种不同材料以及进行各种已知技术，例如化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、热成长工艺、旋涂技术等等。各种材料层的厚度也可取决于特定应用而有所不同。参考附图，此时将更详细地描述揭示于本文的方法及器件的各种通过具体实施例。
图2至图13图示揭示于本文的各种通过新颖方法用于在垂直晶体管器件100上形成底部与顶部源极/漏极区。图2图示揭示于本文的垂直晶体管器件100在早期制造阶段的一通过具体实施例，其中已进行数个工艺操作。一般而言，器件100会形成于衬底102中及上面。衬底102可具有各种组态，例如图示块硅组态。衬底102也可具有绝缘体上覆半导体(SOI)或绝缘体上覆硅组态，其包括块硅层、埋藏绝缘层(二氧化硅)及主动层(硅)，其中半导体器件均形成于主动层中及上面。衬底102可由硅制成或可由除硅以外的材料制成。因此，应了解用语“衬底”或“半导体衬底”涵盖所有半导体材料及此类材料的所有形式。
继续参考图2，已形成用于晶体管器件100的初始垂直定向通道半导体结构108。可使用任何各种已知技术来形成初始垂直定向通道半导体结构108且可具有各种不同组态108C(从上面观看，例如为圆形、方形、矩形等等，如图2所示)以及外周边108P。在操作期间，电流会在为器件100栅极长度方向的双箭头103所示的方向流经器件100。图2也图示器件100的栅极宽度方向105，亦即进出图面的方向。若观看此图的横截面，初始垂直定向通道半导体结构108具有在鳍片横向(cross-fin direction)109的横向宽度108A以及在栅极宽度方向105的横向宽度108B(参考简化组态108C)。鳍片横向109与栅极长度103及栅极宽度方向105两者正交。尺寸108A及108B可取决于特定应用而有所不同而且尺寸108A及108B可取决于垂直定向通道半导体结构108的组态108C而相同或不同。在图示实施例中，初始垂直定向通道半导体结构108的界定通过通过带图案刻蚀掩模(etch mask)107进行一或更多刻蚀工艺以便在衬底102中界定初始沟槽111。初始垂直定向通道半导体结构108具有第一或初始高度108H1。带图案刻蚀掩模107可由一或更多层材料构成且可通过使用已知光刻技术及刻蚀技术进行一或更多层材料然后图案化这些材料来形成。在一通过具体实施例中，带图案刻蚀掩模107可由一二氧化硅层107A与一氮化硅层107B构成。在有些应用中，带图案刻蚀掩模107可相对薄，例如1至50纳米。
在图示于附图的通过实施例中，初始垂直定向通道半导体结构108图示成已由与衬底102相同的材料形成。不过，在其他应用中，初始垂直定向通道半导体结构108可由与衬底102的半导体材料不同的半导体材料构成。例如，在形成初始垂直定向通道半导体结构108之前，一层例如硅锗的半导体材料可形成于衬底102上面。在此情况下，在形成时，初始垂直定向通道半导体结构108可包含此一不同半导体材料的全部或部分。其他技术可用来由与衬底102的半导体材料不同的半导体材料形成初始垂直定向通道半导体结构108。为了便于解释，将图示于本文的初始垂直定向通道半导体结构108图示为与衬底102相同的材料形成。
可使用各种技术形成初始垂直定向通道半导体结构108。在一通过实施例中，初始垂直定向通道半导体结构108的形成可初始界定横越衬底102的多个鳍片然后在两个水平方向切割所述鳍片以便建立从上方观看具有实质矩形、实质方形或有点实质圆形组态的初始垂直定向通道半导体结构108，如图2所示。在有些情形下，初始垂直定向通道半导体结构108的形成可通过进行一或更多非等向性刻蚀工艺(anisotropic etching process)。在其他情形下，可以使其具有锥形横截面组态(在加工流程的此一点，其底部比顶部宽)的方式形成初始垂直定向通道半导体结构108。因此，初始垂直定向通道半导体结构108的大小及组态和其制作方式不应被视为本发明的限制。
下一个主要工艺操作涉及形成间隔体结构117于初始垂直定向通道半导体结构108的整个外周边108P四周，如图3及图4所示。因此，图3图示在进行共形沉积工艺以形成一材料层113(例如，SiBCN)于初始垂直定向通道半导体结构108的整个外周边108P四周之后和在进行另一共形沉积工艺以形成另一材料层115(例如，氮化硅)于材料层113上之后的器件100。可形成有任何所欲厚度的层113及115。不过，本领域技术人员在读完本申请案后应了解，在有些应用中，间隔体117可只由单层材料形成，而不是由两层的材料(113，115)形成间隔体117。另外，在有些应用中，在形成用于间隔体117的该(等)材料之前可移除硬掩模107。在图示于本文的通过加工流程中，间隔体117会留在原处直到以后的加工流程。
图4图示在对层115、113顺序进行多个非等向性刻蚀工艺以界定间隔体结构117于初始垂直定向通道半导体结构108的整个外周边108P四周之后的器件100。间隔体结构117在其基部117B的外周边117P大体会有对应至初始垂直定向通道半导体结构108的外周边108P的组态。当然，如上述，间隔体结构117可只由单层材料或由图示于本文两个以上的通过层113、115构成。在间隔体结构117的基部117B(它在此点接触初始沟槽111)的间隔体结构117的横向宽度可取决于特定应用而有所不同。在一通过具体实施例中，在间隔体结构117的基部117B的间隔体结构117可具有横向宽度，其可落在约1至5纳米范围中。此工艺操作暴露硬掩模107以便之后的移除。
图5图示在进行一或更多刻蚀工艺以相对于周围材料选择性地移除带图案硬掩模特征107之后的器件100。该工艺操作暴露初始垂直定向通道半导体结构108的上表面108S。不过，本领域技术人员在读完本申请案后应了解，在其他加工流程中，在工艺的此点处，可不移除带图案掩模特征107。
图6图示在进行另一非等向性刻蚀工艺以使初始沟槽111的深度延长一段距离119从而在衬底102中界定较深的沟槽111X之后的器件100。此刻蚀工艺也移除大约相同数量119的初始垂直定向通道半导体结构108且导致垂直定向通道半导体结构108具有凹陷上表面108S1(表面108S以虚线图示)。当然，由于刻蚀负载因数(etch loading factors)，初始垂直定向通道半导体结构108被移除的确切材料数量(亦即，如距离119所反映的)与初始沟槽111被移除的材料数量可能不完全匹配。距离119可取决于特定应用而有所不同，例如，10至50纳米。
图7图示在进行定时等向性刻蚀工艺(isotropic etching process)以使垂直定向通道半导体108不被间隔体117覆盖的下半部的部分横向凹陷或移除且使沟槽111X深度延长一段距离121从而在衬底102中界定更深的沟槽111Y之后的器件100。此刻蚀工艺也移除大约相同数量121的垂直定向通道半导体结构108且导致垂直定向通道半导体结构108具有第二凹陷上表面108S2(凹陷表面108S1以虚线图示)。当然，由于刻蚀负载因数，垂直定向通道半导体结构108被移除的确切材料数量(亦即，如距离121所反映的)与沟槽111X被移除的材料数量可能不完全匹配。距离121可取决于特定应用而有所不同，例如，2至8纳米。应注意，由于该刻蚀工艺的等向性质，垂直定向通道半导体结构108在间隔体117下面的横向部分被移除，如距离122所反映的。在有些应用中，该刻蚀工艺可能导致尺寸122比图示于附图的大。不过，必须控制此刻蚀工艺的横向方面以确保仍有足够的材料以在后续工艺操作中机械支撑垂直定向通道半导体结构108。所述工艺操作导致形成底部源极/漏极空腔125，亦即沟槽111Y，与在垂直定向通道半导体结构108的凹陷表面108S2上面的顶部源极/漏极空腔127。
图8图示在一通过加工流程之后的器件100，其中进行外延成长工艺以在底部源极/漏极空腔125与顶部源极/漏极空腔127两者中同时形成外延半导体材料124。外延半导体材料124取决于待构造器件的类型可由不同材料构成，例如，用于P型器件的SiGe，用于N型器件的SiC。在图示实施例中，外延材料124有简化图示的实质平坦上表面124S。不过，取决于外延半导体材料124的材料与衬底102材料的晶向，外延半导体材料124可具有分面上表面(faceted upper surface)124X，如图8中的虚线所示。为了便于解释，外延半导体材料124会在后续的附图中只图示成具有实质平坦上表面124S。在形成外延半导体材料124期间，可用适当掺杂物124A(取决于待构造器件的类型，为N型或P型)原位掺杂外延半导体材料124。如图示，在外延材料124形成后进行的外延沉积工艺期间及/或在热处理工艺期间，掺杂物124A可横向迁移到垂直定向通道半导体结构108邻近沟槽111Y的下半部中，以及有可能向上到垂直定向通道半导体结构108的下半部中，和向下到垂直定向通道半导体结构108正好在第二凹陷上表面108S2下面的上半部中。此工艺操作导致同时在底部源极/漏极空腔125中形成器件100的底部源极/漏极区130以及在顶部源极/漏极空腔127中形成器件100的顶部源极/漏极区140。通过同时形成用于底部源极/漏极区130与顶部源极/漏极区140两者的外延材料124，区130、140两者会有类似的接面梯度效能，藉此造成栅极交叠有更好的控制从而更一致的器件效能。在有些情形下，区130、140在垂直方向可具有实质相同的厚度。当然，由于各种因数，例如沉积负载效应，底部源极/漏极区130及顶部源极/漏极区140的厚度可能不完全互相匹配。然而，通过同时形成底部源极/漏极区130与顶部源极/漏极区140，相较于使用各种现有加工技术形成于垂直晶体管器件上的顶部及底部源极/漏极区，其通过在加工流程的不同时间进行个别外延沉积工艺来形成顶部及底部源极/漏极区，这两个区130、140应有改良的接面一致性(相对于彼此)。
在一替代加工流程中，带图案刻蚀掩模107可留在原处，而不是如图5所示移除带图案刻蚀掩模107。之后，可进行图示于图6的工艺以在垂直定向通道半导体结构108仍被刻蚀掩模107保护时形成沟槽111X。在此实施例中，垂直定向通道半导体结构108不会凹陷。之后，可进行图示于图7的等向性刻蚀工艺以形成较深的沟槽111Y且横向刻蚀下面的间隔体117。带图案刻蚀掩模107在此等向性刻蚀工艺期间会留在原处使得垂直定向通道半导体结构108不会凹陷。之后，用仍在原处的带图案刻蚀掩模107，可形成外延沉积工艺以用外延材料124部分填充沟槽111Y，这时可中止该外延沉积工艺。这时，可移除带图案刻蚀掩模107以便暴露垂直定向通道半导体结构108的上表面108S。之后，可恢复该外延沉积工艺以便形成额外的外延材料124于现有形成于沟槽111Y之中的外延材料上，以及形成外延材料于垂直定向通道半导体结构108的上表面108S上。此加工流程的净结果仍是形成底部源极/漏极区130与顶部源极/漏极区140，其中进行共用的外延沉积工艺以同时形成底部源极/漏极区130与顶部源极/漏极区140两者的至少一部分。此加工流程允许控制顶部源极/漏极区140的厚度与垂直定向通道半导体结构108的凹陷，而与底部源极/漏极区130的厚度无关。在此加工流程中，通过进行第二外延沉积工艺会同时形成底部源极/漏极区130的上半部与顶部源极/漏极区140的全部。这对于优化接面交叠及梯度是可取的。
下一个主要工艺操作涉及通过进行一或更多刻蚀工艺来移除间隔体117的至少数个部分。如图9所示，在一通过加工流程中，可进行第一刻蚀工艺以对于周围材料选择性地移除材料层115同时使材料层113留在原处。
图10图示在对材料层113进行非等向性刻蚀工艺以移除材料层113的横卧部分(horizontally positioned portion)之后的器件100。
图11图示在进行数个工艺操作之后的器件100。首先，进行非共形沉积工艺(例如，非等向性HDP或PVD)以主要沉积一底部间隔体材料层116于器件100的水平方向表面上，亦即，主要于底部源极/漏极区130的表面124S上以及于顶部源极/漏极区140的上表面上。之后，进行简短的刻蚀工艺以移除底部间隔体材料层116中已形成于器件100的非水平表面上的任何部分。这导致形成用于该器件的底部间隔体116BS以及视需要形成底部间隔体材料116在顶部源极/漏极区140上面的区域。在其他具体实施例中，底部间隔体116BS可用共形工艺形成，或使用多个顺序技术。可形成有任何所欲厚度的底部间隔体116BS而且它可由任何所欲材料制成，例如氮化硅、k值约小于7的材料等等。在有些应用中，可在形成底部间隔体116BS之前完全移除材料层113。
图12图示在进行数个工艺操作之后的器件100。首先，进行刻蚀工艺以相对于周围材料选择性地移除材料层113。此工艺暴露垂直定向通道半导体结构108的侧壁108X且导致在底部间隔体116BS与垂直定向通道半导体结构108的下半部之间形成小空间。接下来，进行各种工艺操作以形成器件100的通过简化图示栅极结构137。一般而言，栅极结构137可包含(全部或部分)用作器件100的栅极绝缘层的一或更多层绝缘材料，与(全部或部分)用作器件100的栅极的一或更多层导电材料，例如金属、金属合金、多晶硅、功函数调整金属等等。在图示于本文的实施例中，通过栅极结构137包含通过栅极绝缘层137A与导电栅极137B。用于栅极结构137的材料厚度及组合物可取决于特定应用而有所不同，且不按比例绘制图示于附图的栅极结构137的材料相对厚度。在一通过实施例中，用于N型及P型器件两者的栅极结构可使用用于栅极结构137的相同材料。在其他应用中，通过形成适当的掩模层(未图示)，使用于N型及P型器件的栅极结构137的材料可不同。在一通过具体实施例中，绝缘材料层137A可由高k(有10或更大的k值)绝缘材料制成，例如氧化铪，同时导电栅极137B可包含用作功函数调整层的材料，例如氮化钛(未个别图示)，以及导电材料的块体层(bulklayer)，例如金属、金属合金、钨或掺杂多晶硅。本领域技术人员在读完本申请案后应了解，栅极结构137旨在代表可用任何技术形成的任何栅极结构类型。
此时描述用于形成图12的栅极结构137的一通过加工流程。首先，进行共形沉积工艺以形成栅极绝缘层137A于垂直定向通道半导体结构108四周。更特别的是，形成栅极绝缘层137A于垂直定向通道半导体结构108的侧壁108X上，于在垂直定向通道半导体结构108与底部间隔体116BS之间的空间中(该空间的形成通过层113的移除)，以及于底部间隔体材料层116位于顶部源极/漏极区140上面的上表面116X上面。之后，进行一或更多沉积工艺用于沉积导电栅极137B的材料于栅极绝缘层137A上及/或上面，致使它们“过度填充(over-fill)”邻近垂直定向通道半导体结构108的区域。接下来，进行一或更多CMP工艺操作以平坦化栅极绝缘材料137A及栅极材料137B的上表面与底部间隔体材料层116位在顶部源极/漏极区140上面的上表面116X。此工艺操作暴露上表面116X。然后，进行一或更多凹陷刻蚀工艺以使包括层137A、137B的材料凹陷到如线138所示的位准。如图示，在此通过加工流程中，位在顶部源极/漏极区140上面的底部间隔体材料116在使栅极结构137的材料凹陷的工艺期间始终留在原处。
图13图示在进行数个工艺操作之后的器件100。首先，进行非共形沉积工艺(例如，非等向性HDP或PVD)或标准沉积工艺以沉积一层顶部间隔体材料127于栅极结构137上面。在一具体实施例中，沉积足够的顶部间隔体材料127致使它有位准高于第一间隔体材料层116的上表面116X位准(参考图12)的原沉积(as-deposited)上表面。之后，可进行CMP工艺以平坦化顶部间隔体材料层127的上表面。接下来，进行凹陷刻蚀工艺以移除顶部间隔体材料层127的部分且藉此导致形成邻近栅极结构137的顶部间隔体127TS。此刻蚀工艺也导致移除第一间隔体材料116中位于顶部源极/漏极区140上面的部分。在其他具体实施例中，顶部间隔体127TS可使用共形工艺形成，或使用多个沉积技术。可形成有任何所欲厚度的顶部间隔体127TS而且它可由任何所欲材料制成，例如氮化硅、k值约小于7的材料等等。在一些具体实施例中，顶部间隔体127TS与底部间隔体116BS可由相同的材料制成，但是所有的应用可能不是这样。继续参考图13，下一个工艺操作涉及形成暴露顶部源极/漏极区140的一部分的视需要带图案绝缘材料层129，例如二氧化硅、低k材料(k值小于3.5)等等。接下来，形成用于器件100的简化图示上S/D接触150以便建立通到上源极/漏极区140的电性接触。在一通过加工流程中，上S/D接触150的形成通过沉积例如钨的适当接触金属然后图案化该接触金属层。另外，尽管未个别图示，在沉积接触金属之前，可形成金属硅化物层(未图示)于上源极/漏极区140的暴露部分上。也应注意，可在形成上S/D接触150的同时或几乎同时，形成通到栅极结构137及底部源极/漏极区130的导电接触，但是栅极接触结构与底部源极/漏极接触结构未图示于图13。
以上所揭示的特定具体实施例均仅供图解说明，因为本领域技术人员在受益于本文的教导后显然可以不同但均等的方式来修改及实施本发明。例如，可用不同的顺序完成以上所提出的工艺步骤。此外，除非在权利要求有提及，不希望本发明受限于本文所示的构造或设计的细节。因此，显然可改变或修改以上所揭示的特定具体实施例而所有此类变体都被认为仍然是在本发明的范畴与精神内。应注意，在本发明说明书及随附权利要求中为了描述各种工艺或结构而使用的例如“第一”、“第二”、“第三”或“第四”用语只是用来作为所述步骤/结构的简写参考且不一定暗示所述步骤/结构的进行/形成按照该有序序列。当然，取决于确切的权利要求语言，可能需要或不需要所述工艺的有序序列。因此，本文提出权利要求寻求保护。
Claims (16)
1.一种形成垂直晶体管器件的方法，该方法包含：
形成一垂直定向通道半导体结构于一衬底上面；
进行一外延沉积工艺以在该外延沉积工艺期间同时形成一底部源极/漏极区的至少一部分与一顶部源极/漏极区的至少一部分，其中，该垂直定向通道半导体结构位于该底部源极/漏极区上面，且该顶部源极/漏极区位于该垂直定向通道半导体结构上面，其中，进行该外延沉积工艺包含形成一外延半导体材料，且在形成该外延半导体材料期间用一掺杂物掺杂该外延半导体材料，以使该掺杂物在该外延沉积工艺期间横向迁移；以及
在进行该外延沉积工艺之后，形成一栅极结构于该垂直定向通道半导体结构的一部分四周。
2.如权利要求1所述的方法，其特征在于，进行该外延沉积工艺的步骤包含：进行该外延沉积工艺以在该外延沉积工艺期间同时形成该底部源极/漏极区的全部与该顶部源极/漏极区的全部。
3.如权利要求1所述的方法，其特征在于，进行该外延沉积工艺的步骤包含：进行该外延沉积工艺以在该外延沉积工艺期间同时形成该底部源极/漏极区的上半部与该顶部源极/漏极区的全部。
4.如权利要求1所述的方法，其特征在于，该垂直定向通道半导体结构与该衬底包含不同的半导体材料。
5.如权利要求1所述的方法，其特征在于，形成该垂直定向通道半导体结构于该衬底上面的步骤包含：在该衬底上进行至少一刻蚀工艺以界定该垂直定向通道半导体结构，其中，该垂直定向通道半导体结构由该衬底材料构成。
6.如权利要求1所述的方法，其特征在于，在进行该外延沉积工艺之后且在形成该栅极结构之前，该方法更包含：形成一底部间隔体于该垂直定向通道半导体结构的一部分四周以及于该底部源极/漏极区上面，其中，该栅极结构形成于该底部间隔体结构上面。
7.如权利要求1所述的方法，其特征在于，在进行该外延沉积工艺之前，该方法包含：在该衬底中刻蚀在该垂直定向通道半导体结构四周的一沟槽，其中，该底部源极/漏极区的该至少一部分形成于该沟槽中。
8.如权利要求1所述的方法，其特征在于，进行该外延沉积工艺的步骤包含：进行该外延沉积工艺以同时形成该底部源极/漏极区的该至少一部分与该顶部源极/漏极区的该至少一部分至一实质相同厚度。
9.一种形成垂直晶体管器件的方法，该方法包含：
形成一垂直定向通道半导体结构于一衬底上面；
进行一外延沉积工艺以在该外延沉积工艺期间同时形成一底部源极/漏极区的至少一部分与一顶部源极/漏极区的至少一部分，其中，该垂直定向通道半导体结构位于该底部源极/漏极区上面，且该顶部源极/漏极区位于该垂直定向通道半导体结构上面，其中，进行该外延沉积工艺包含形成一外延半导体材料，且在形成该外延半导体材料期间用一掺杂物掺杂该外延半导体材料，以使该掺杂物在该外延沉积工艺期间横向迁移；
形成一底部间隔体于该垂直定向通道半导体结构的一部分四周以及于该底部源极/漏极区上面；
形成一栅极结构于该垂直定向通道半导体结构的一部分四周以及于该底部间隔体上面；以及
形成一顶部间隔体于该垂直定向通道半导体结构的一部分四周以及于该栅极结构的一上表面上面。
10.如权利要求9所述的方法，其特征在于，进行该外延沉积工艺的步骤包含：进行该外延沉积工艺以在该外延沉积工艺期间同时形成该底部源极/漏极区的全部与该顶部源极/漏极区的全部。
11.如权利要求9所述的方法，其特征在于，进行该外延沉积工艺的步骤包含：进行该外延沉积工艺以在该外延沉积工艺期间同时形成该底部源极/漏极区的上半部与该顶部源极/漏极区的全部。
12.如权利要求9所述的方法，其特征在于，在进行该外延沉积工艺之前，该方法包含：在该衬底中刻蚀在该垂直定向通道半导体结构四周的一沟槽，其中，该底部源极/漏极区的该至少一部分形成于该沟槽中。
13.如权利要求9所述的方法，其特征在于，在进行该外延沉积工艺之前，该方法包含：
移除在该垂直定向通道半导体结构的上表面上面的一带图案刻蚀掩模；
进行一非等向性刻蚀工艺以在该衬底中界定在该垂直定向通道半导体结构四周的一第一沟槽，且移除该垂直定向通道半导体结构的一第一部分，致使该垂直定向通道半导体结构有一第一凹陷上表面；以及
进行一等向性刻蚀工艺以界定有大于该第一沟槽的深度及横向宽度的一第二沟槽，且移除该垂直定向通道半导体结构的一第二部分，致使该垂直定向通道半导体结构有一第二凹陷上表面，其中，进行该外延沉积工艺导致该底部源极/漏极区的至少一部分形成于该第二沟槽中以及该顶部源极/漏极区形成于该垂直定向通道半导体结构的该第二凹陷上表面上。
14.如权利要求9所述的方法，其特征在于，进行该外延沉积工艺的步骤包含：进行该外延沉积工艺以同时形成该底部源极/漏极区的该至少一部分与该顶部源极/漏极区的该至少一部分至一实质相同厚度。
15.一种形成垂直晶体管器件的方法，该方法包含：
通过位在一衬底上面的一带图案刻蚀掩模，通过进行至少一刻蚀工艺，形成一垂直定向通道半导体结构于该衬底上面；
移除该带图案刻蚀掩模中位于该垂直定向通道半导体结构的一上表面上面的一部分；
进行一非等向性刻蚀工艺以在该衬底中界定在该垂直定向通道半导体结构四周的一第一沟槽，且移除该垂直定向通道半导体结构的一第一部分，致使该垂直定向通道半导体结构有一第一凹陷上表面；
进行一等向性刻蚀工艺以界定有大于该第一沟槽的深度及横向宽度的一第二沟槽，且移除该垂直定向通道半导体结构的一第二部分，致使该垂直定向通道半导体结构有一第二凹陷上表面；
进行一外延沉积工艺以在该外延沉积工艺期间同时形成底部源极/漏极区的全部与顶部源极/漏极区的全部，其中，该底部源极/漏极区的至少一部分形成于该第二沟槽中以及该顶部源极/漏极区形成于该垂直定向通道半导体结构的该第二凹陷上表面上，其中，该垂直定向通道半导体结构位于该底部源极/漏极区上面，且该顶部源极/漏极区位于该垂直定向通道半导体结构上面，其中，进行该外延沉积工艺包含形成一外延半导体材料，且在形成该外延半导体材料期间用一掺杂物掺杂该外延半导体材料，以使该掺杂物在该外延沉积工艺期间横向迁移；
形成一底部间隔体于该垂直定向通道半导体结构的一部分四周以及于该底部源极/漏极区上面；
形成一栅极结构于该垂直定向通道半导体结构的一部分四周以及于该底部间隔体上面；以及
形成一顶部间隔体于该垂直定向通道半导体结构的一部分四周以及于该栅极结构的一上表面上面。
16.如权利要求15所述的方法，其特征在于，还包含：形成导电耦合至该顶部源极/漏极区的一上源极/漏极接触。
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