CN107833551A - 显示器及其相关数据分配电路 - Google Patents

Abstract

本发明为一种显示器，包括：一面板；一数据驱动电路，产生一第一数据信号，且该数据驱动电路位于该面板；一数据分配电路，接收该第一数据信号，并产生一第一子数据信号与一第二子数据信号，且该数据分配电路位于该面板；以及一栅极驱动电路，产生一第一栅极脉冲与一第二栅极脉冲，且该栅极驱动电路位于该面板；一像素阵列，设置于该面板，且该像素阵列具有相邻的一第一像素单元与一第二像素单元，而该第一像素单元接收该第一栅极脉冲与该第一子数据信号，该第二像素单元接收该第二栅极脉冲与该第二子数据信号。本发明能将像素单元的充电时间提高为2倍，使得高分辨率的面板更能够被充电到所需的电压。

Description

显示器及其相关数据分配电路

技术领域

本发明涉及一种显示器与控制电路，且特别涉及一种显示器及其相关数据分配电路。

背景技术

请参照图1，其所示出为现有显示器示意图。显示器100包括：面板110、数据驱动电路120、栅极驱动电路102与像素单元p11～p44，而数据驱动电路120、栅极驱动电路102与像素单元p11～p44皆位于该面板110，且数据驱动电路120与栅极驱动电路102则电性耦接于各像素单元p11～p44，其中每一个像素单元p11～p44皆包括一开关晶体管。

以图1为例，像素单元p11～p44排行成4×4的像素阵列，其中，每一行的像素单元接收相同的栅极脉冲，每一列的像素单元接收相同的数据信号。换言之，以同一行的像素单元p11、p12、p13、p14来看，则通过栅极线G1来接收相同的栅极脉冲，其中栅极脉冲为栅极驱动电路102所输出；同样地，以同一列的像素单元p11、p21、p31、p41来看，则通过数据线D1来接收相同的数据信号，其中数据信号为数据驱动电路120所提供。

以图1的第一行的像素单元p11～p14为例来说明的。当栅极驱动电路102通过栅极线G1而输入高电位的栅极脉冲时，开关晶体管sw的栅极端接收其栅极脉冲而开启时，像素单元p11可接收数据驱动电路120输出的数据信号D1，像素单元p12接收数据信号D2，像素单元p13接收数据信号D3，像素单元p14接收数据信号D4，进而使像素单元p11～p14显示所设定的影像。当然，其他行的像素单元也有相同的连接关系与动作原理，此处不再赘述。

发明内容

本发明的目的在于提出一种显示器，在数据驱动电路与像素阵列之间增加一数据分配电路，用以减少数据驱动电路的输出引脚。

本发明为一种显示器，包括：一面板；一数据驱动电路，产生一第一数据信号，且该数据驱动电路位于该面板；一数据分配电路，接收该第一数据信号，并产生一第一子数据信号与一第二子数据信号，且该数据分配电路位于该面板；以及一栅极驱动电路，产生一第一栅极脉冲与一第二栅极脉冲，且该栅极驱动电路位于该面板；一像素阵列，设置于该面板，且该像素阵列具有相邻的一第一像素单元与一第二像素单元，而该第一像素单元接收该第一栅极脉冲与该第一子数据信号，该第二像素单元接收该第二栅极脉冲与该第二子数据信号。

本发明为一种显示器，包括：数据驱动芯片、栅极驱动电路以及像素阵列。栅极驱动电路产生第一栅极脉冲与第二栅极脉冲。像素阵列具有相邻的第一像素单元与第二像素单元，且第一像素单元接收第一栅极脉冲，而第二像素单元接收第二栅极脉冲。于第一时间，栅极驱动芯片输出第一电压值于第一像素单元，且第一栅极脉冲为第一电平，第二栅极脉冲为第二电平。于第二期间，数据驱动芯片输出一第二电压值于该第二像素单元，且第一栅极脉冲为第一电平，第二栅极脉冲为第一电平。于第三期间，数据驱动芯片输出第三电压值，而第一栅极脉冲为第二电平，第二栅极脉冲为第一电平。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合说明书附图详细说明如下：

附图说明

图1为现有显示器示意图。

图2A与图2B为本发明显示器及其相关信号示意图。

图3A与图3B为本发明数据分配电路与相关信号示意图。

附图标记说明：

100、200：显示器

102、202：栅极驱动电路

110、210：面板

120、220：数据驱动电路

230：数据分配电路

231～236：转换电路

具体实施方式

请参照图2A与图2B，其所示出为本发明显示器及其相关信号示意图。显示器200包括：面板210、数据驱动电路220、数据分配电路230、栅极驱动电路202与像素单元p11～p43。详言之，栅极驱动电路202与像素单元p11～p43设置于面板210，且每一个像素单元p11～p43皆包括一开关晶体管以及一存储电容器。以像素单元p11为例，其包括一开关晶体管sw1以及一存储电容器cs1。

以图2A为例，像素单元p11～p43排行成4×3的像素阵列。其中，每一行的像素单元接收相同的栅极脉冲。换言之，以同一行的像素单元p11、p12、p13、p14来看，则通过栅极线G1来接收相同的栅极脉冲，其中栅极脉冲为栅极驱动电路102所输出。在本发明中，是将图2A中所示的x方向定义为行的方向，而将y方向定义为列的方向。再者，图2A仅示出数据信号D1～D3、转换电路231～236、栅极脉冲G1～G4、子数据信号D1a～D3a、D1b～D3b。实际上，本发明并不以此为限。在此领域的技术人员可以根据图2A所公开的显示器200来扩展至任意尺寸大小的显示器。

根据本发明的实施例，数据分配电路230包括多个转换电路231～236。请参阅图2A，转换电路231、232接收数据驱动电路220输出的数据信号D1，并分别产生子数据信号D1a、D1b。同理，转换电路233、234接收数据驱动电路220输出的数据信号D2，并分别产生子数据信号D2a、D2b。转换电路235、236接收数据驱动电路220输出的数据信号D3，并分别产生子数据信号D3a、D3b。

再者，第一列的像素单元中，奇数(odd)的像素单元p11、p31接收子数据信号D1a，偶数(even)的像素单元p21、p41接收子数据信号D1b。同理，第二列的像素单元中，奇数的像素单元p12、p32接收子数据信号D2a，偶数的像素单元p22、p42接收子数据信号D2b。第三列像素单元中，奇数的像素单元p13、p33接收子数据信号D3a，偶数的像素单元p23、p43接收子数据信号D3b。换言之，位于同一列的像素单元中，两相邻的像素单元为电性耦接于不同子数据信号，举例而言，两相邻的像素单元p21与像素单元p31则分别电性耦接于子数据信号D1b与子数据信号D1a。当然，本发明不以图2A为限，也可以将第一列中奇数的像素单元接子数据信号D1b、偶数的像素单元接子数据信号D1a。

根据本发明的实施例，栅极驱动电路202产生栅极脉冲G1～G4，与门驱动电路202所产生的栅极脉冲G1～G4中，任两个栅极脉冲在高电位的部分有互相重叠，因此会造成二行的像素单元同时开启的情况。

如图2B所示，时钟信号I的周期为2T，与门脉冲G1～G4的脉冲宽度为2T。明显地，在时间点tb与时间点tc的区间，第一行的像素单元p11～p13与第二行的像素单元p21～p23皆开启。同理，在时间点tc与时间点td的区间，第二行的像素单元p21～p23与第三行的像素单元p31～p33皆开启。在时间点td与时间点te的区间，第三行的像素单元p31～p33与第四行的像素单元p41～p43皆开启。并依此类推。

如图2B所示，数据信号D1～D3每隔时间T之后会改变其电压值。举例来说，数据信号D1～D3于时间点ta至时间点tb之间分别输出v1、v5、v9电压，时间点tb至时间点tc之间分别输出v2、v6、v10电压，时间点tc至时间点td之间输出v3、v7、v11电压，时间点te至时间点tf之间分别输出v4、v8、v12电压。

根据本发明的实施例，转换电路231、233、235于时钟信号I的高电平时，接收数据信号D1～D3上的电压值，并在2T的时间内将子数据信号D1a～D3a改变至所接收到的电压值。再者，转换电路232、234、236于时钟信号I的低电平时，接收数据信号D1～D3上的电压值，并在2T的时间内将子数据信号D1b～D3b改变至所接收到的电压值。

如图2B所示，于时间点ta至时间点tb之间，时钟信号I为高电平，转换电路231、233、235由数据信号D1～D3上接收到v1、v5、v9的电压值。而转换电路231、233、235还在时间点ta至时间点tc之间，将子数据信号D1a～D3a改变v1、v5、v9的电压值。

另外，于时间点tb至时间点tc之间，时钟信号I为低电平，转换电路232、234、236由数据信号D1～D3上接收到v2、v6、v10的电压值。而转换电路232、234、236还在时间点tb至时间点td之间，将子数据信号D1b～D3b改变v2、v6、v10的电压值。

再者，于时间点tc至时间点td之间，时钟信号I为高电平，转换电路231、233、235由数据信号D1～D3上接收到v3、v7、v11的电压值。而转换电路231、233、235还在时间点tc至时间点te之间，将子数据信号D1a～D3a改变v3、v7、v11的电压值。

另外，于时间点td至时间点te之间，时钟信号I为低电平，转换电路232、234、236由数据信号D1～D3上接收到v4、v8、v12的电压值。而转换电路232、234、236还在时间点td至时间点tf之间，将子数据信号D1b～D3b改变v4、v8、v12的电压值。

请参照图3A与图3B，其所示出为本发明数据分配电路与相关信号示意图。图3A中仅以数据分配电路230中的转换电路231、232为例来说明，而数据分配电路230中的其他的转换电路，由于结构类似此处不再赘述。其中，转换电路为电压-电流转换电路(V to Iconverting circuit)。

转换电路231包括晶体管m1～m4与电容器c1。具体而言，晶体管m1～m4分别具有第一端、第二端与控制端。其中，晶体管m1的控制端接收时钟信号I，第一端则接收数据信号D1，而第二端为电性连接至晶体管m2的控制端。晶体管m2的第一端接收电源电压Vdd，第二端则产生子数据信号D1a。晶体管m3的控制端接收重置信号R1，而第一端电性连接至晶体管m2的控制端，第二端则接收电源电压Vdd。晶体管m4的控制端接收重置信号R1，而第一端接收偏压电压Vlb，第二端则连接至晶体管m2的第二端。电容器c1的第一端电性连接至晶体管m2的控制端，第二端则接收电源电压Vss。其中，晶体管m1、m3、m4为n型晶体管，晶体管m2为p型晶体管，且电源电压Vdd大于电源电压Vss，偏压电压Vlb大于等于电源电压Vss，电源电压Vss可为接地电压。

相似地，转换电路232亦包括晶体管m5～m8与电容器c2，其中晶体管m5～m8分别具有第一端、第二端与控制端。晶体管m5的控制端接收时钟信号I，第一端则接收数据信号D1，而第二端电性连接至晶体管m6的控制端。晶体管m6的第一端接收电源电压Vdd，而第二端可产生子数据信号D1b。晶体管m7的控制端接收重置信号R2，而第一端电性连接至晶体管m6的控制端，第二端则接收电源电压Vdd。晶体管m8的控制端亦接收重置信号R2，而第一端接收偏压电压Vlb，第二端则电性连接至晶体管m6的第二端。电容器c2的第一端电性连接至晶体管m6的控制端，第二端则接收于电源电压Vss。其中，晶体管m5、m6为p型晶体管，晶体管m7、m8为n型晶体管。

再者，本发明的另一变形例的转换电路231与232中，晶体管m1、m3、m7、m8可以用p型晶体管来取代，而晶体管m2、m5、m6可以用n型晶体管来取代。另外，以n型晶体管来说，控制端可为栅极端，第一端可为漏极端，第二端可为源极端；以p型晶体管来说，控制端可为栅极端，第一端可为源极端，第二端可为漏极端。

如图3B所示，时钟信号I的周期为2T，其中时钟信号I的高电平的宽度为T，时钟信号I的低电平的宽度为T。于本实施例中，栅极脉冲G1、G2的脉冲宽度为2T，详言之，栅极脉冲为高电平的时间为2T。亦即，栅极脉冲G1、G2的脉冲宽度实质地相同于时钟信号I的一周期。另外，数据信号D1每隔时间T之后会改变其电压值。举例来说，数据信号D1于时间点ta至时间点tb之间输出v1电压，时间点tb至时间点tc之间输出v2电压，时间点tc至时间点td之间输出v3电压，时间点te至时间点tf之间输出v4电压。以下详细介绍数据分配电路230的运行原理。

请同时参阅图3A与图3B，于时间点ta至时间点tb之间，时钟信号I为高电平。如此一来，转换电路232中的晶体管m5会关闭，使得转换电路232无法接收数据信号D1上的v1电压。再者，当时钟信号I为高电平，转换电路231中的晶体管m1会开启，转换电路321中的电容器c1存储数据信号D1上的v1电压。另外，晶体管m2根据v1电压来产生充电电流i1。

由于栅极脉冲G1为高电平与门脉冲G2为低电平，像素单元p11内的开关晶体管sw1形成开启，且像素单元p21内的开关晶体管sw2形成关闭。因此，转换电路231输出的充电电流i1对像素单元p11中的存储电容器cs1充电，使得子数据信号D1a与存储电容器cs1的电压V11逐渐升高。

于时间点tb至时间点tc之间，时钟信号I则为低电平。转换电路231中的晶体管m1会不导通而关闭，使其无法接收到数据信号D1的v2电压。然而，因为于电容器c1仍旧存储v1电压，使得晶体管m2根据v1电压继续产生充电电流i1。再者，由于栅极脉冲G1仍为高电平，所以转换电路231输出的充电电流i1继续对像素单元p11中的存储电容器cs1充电，将使得子数据信号D1a与存储电容器cs1的电压V11升高至v1电压。在同一期间，受到时钟信号I为低电平的影响，转换电路232中的晶体管m5会导通而开启，使得转换电路232接收数据信号D1上的v2电压。如此一来，转换电路232中的电容器c2存储数据信号D1上的v2电压，使得晶体管m6可以依据v2电压来产生充电电流i2。此时，栅极脉冲G2则为高电平，使得像素单元p21的开关晶体管sw2形成导通而开启。因此，转换电路232输出的充电电流i2则可输入于像素单元p21，进而将存储电容器cs2的电压V21充电。

于时间点tb至时间点tc的期间中，搭配栅极脉冲G1、G2为高电平，使得像素单元p11、p21的开关晶体管sw1、sw2皆开启。转换电路231输出的充电电流i1对像素单元p11中的存储电容器cs1充电。同时，转换电路232输出的充电电流i2对像素单元p12中的存储电容器cs2充电，使得子数据信号D1b与存储电容器cs2的电压V21逐渐升高。

以数据驱动电路220所输出的数据信号D1来看，时间点ta至时间点tb之间，数据信号D1会写入转换电路231；而时间点tb至时间点tc之间，数据信号D1会写入转换电路232。

从像素单元p11的角度来看，数据信号D1在时间点ta至时间点tb写入转换电路231时，转换电路231即转换成子数据信号D1a并输入到像素单元p11。再者，虽然数据信号D1在时间点tb至时间点tc未写入转换电路231，但由于电容器c1仍存储先前的数据信号D1，所以转换电路231依旧可以转换成子数据信号D1a并输入到像素单元p11。因此，于本实施例中，以数据信号D1写入转换电路231的时间为时间T，但转换电路231以数据信号D1a输入至p11的时间则拉长为时间2T。

于时间点tc时，重置信号R1短暂动作，使得转换电路231被重置(reset)。此时，晶体管m3、m4开启，使得晶体管m2接收电源电压Vdd而关闭，而子数据信号D1a回复偏压电压Vlb。

接着，于时间点tc至时间点td时，由于时钟信号I为高电平，转换电路231中的晶体管m1开启，使得转换电路232接收数据信号D1上的v3电压并存储于电容器c1。另外，晶体管m2根据v3电压来产生充电电流i1。再者，转换电路232中的晶体管m5会关闭，使得转换电路232无法接收数据信号D1上的v3电压。然而，因为于电容器c2仍旧存储v2电压，使得晶体管m6根据v2电压继续产生充电电流i2。此时，由于栅极脉冲G2仍为高电平，所以转换电路232输出的充电电流i2继续对像素单元p21中的存储电容器cs2充电，将使得子数据信号D1b与存储电容器cs2的电压V21升高至v2电压。在同一期间，受到时钟信号I与栅极脉冲G3为高电平的影响，转换电路231中的晶体管m1会导通而开启，使得转换电路231接收数据信号D1上的v3电压。如此一来，转换电路231中的电容器c1存储数据信号D1上的v3电压，使得晶体管m2可以依据v3电压来产生充电电流，并输出至像素单元p31(未示出)的存储电容器。

由以上的说明可知，在时间点ta至时间点tb之间(时间长度T)的数据信号D1为v1电压。转换电路231则可在时间点ta至时间点tc之间(时间长度2T)，将数据信号D1的v1电压传递至像素单元p11的存储电容器cs1中。同理，在时间点tb至时间点tc之间(时间长度T)的数据信号D1为v2电压。转换电路232可在时间点tb至时间点td之间(时间长度2T)，将数据信号D1的v2电压存储至像素单元p21的存储电容器cs2中。在时间点tc至时间点td之间(时间长度T)的数据信号D1为v3电压。转换电路231可在时间点tc至时间点te之间(时间长度2T)，将数据信号D1的v3电压存储至像素单元p31的存储电容器中。在时间点td至时间点te之间(时间长度T)的数据信号D1为v4电压。而转换电路232可在时间点td至时间点tf之间(时间长度2T)，将数据信号D1的v4电压存储至像素单元p41的存储电容器中。如此按序类推。

请同时参阅图2B与图3A所示，本发明的实施例中，数据信号D1会在每一时间T，依据像素单元(如p11、p21)欲形成的灰阶状态来产生不同的电压值，且通过周期为2T的时钟信号I来将数据信号D1选择性地传送至在同一列且相邻的像素单元。此外，搭配栅极脉冲宽度为2T的影响下，每一像素单元所获得的充电时间可延长至时间2T。换言之，以数据信号D1来看，在时间ta～tb之间，是传送子数据信号D1a，而时间tb～bc之间，则传送子数据信号D1b，使得数据信号D1在每一时间T可传送不同的子数据信号。同时，通过控制信号I来选择地将数据信号D1传送于同列的奇数或偶数个像素单元，举例而言，如图3A所示，当控制信号I为高电平时，则将数据信号D1传送于奇数的像素单元p11，而当控制信号I为低电平时，则将数据信号D1传送于偶数的像素单元p21。从像素单元p11来看，即使数据信号D1仅在时间ta～tb传送于D1a，但受到栅极脉冲G1的宽度为2T且转换电路231的存储电压功能，使得像素单元p11可于时间ta～tc之间皆处于充电状态。同样地，于像素单元p21来看，即使数据信号D1仅在时间tb～tc传送于D1b，但受到栅极脉冲G2的宽度为2T且转换电路232的存储电压功能，使得像素单元p21可于时间tb～td之间皆处于充电状态。

由以上的说明可知，本发明的实施例是提出一种显示器及其相关数据分配电路。在显示器中，利用一倍数据线的数据驱动电路搭配数据分配电路，将使得面板具备1栅极端线配上2数据线(1G2D)的效果。再者，本发明的显示将像素单元的充电时间提高为2倍，可使得高分辨率的面板更能够被充电到所需的电压。

再者，本发明并未限定数据分配电路实际配置的位置。在此领域的技术人员可以将数据分配电路制作于面板上，或者是连接于数据驱动电路与面板之间的一个独立电路，或者是将数据分配电路整合于数据驱动电路内。

综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中技术人员，在不脱离本发明的构思和范围内，当可作各种的变动与润饰。因此，本发明的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种显示器，包括：

一面板；

一数据驱动电路，产生一第一数据信号，且该数据驱动电路位于该面板；

一数据分配电路，接收该第一数据信号，并产生一第一子数据信号与一第二子数据信号，且该数据分配电路位于该面板；以及

一栅极驱动电路，产生一第一栅极脉冲与一第二栅极脉冲，且该栅极驱动电路位于该面板；

一像素阵列，设置于该面板，且该像素阵列具有相邻的一第一像素单元与一第二像素单元，而该第一像素单元接收该第一栅极脉冲与该第一子数据信号，该第二像素单元接收该第二栅极脉冲与该第二子数据信号。

2.如权利要求1所述的显示器，其中该栅极驱动电路产生一第三栅极脉冲与一第四栅极脉冲，且该像素阵列具有相邻的一第三像素单元与一第四像素单元，而该第三像素单元接收该第三栅极脉冲与该第一子数据信号，该第四像素单元接收该第四栅极脉冲与该第二子数据信号。

3.如权利要求1所述的显示器，其中该数据分配电路包括一第一转换电路与一第二转换电路，且该第一转换电路将该第一数据信号转换为该第一子数据信号，该第二转换电路将该第一数据信号转换为该第二子数据信号。

4.如权利要求3所述的显示器，其中该第一转换电路包括：

一第一晶体管，具有一第一端、一第二端与一控制端，其中该控制端接收一时钟信号，该第一端接收该第一数据信号；

一第二晶体管，具有一第一端、一第二端与一控制端，其中该控制端电性连接至该第一晶体管的该第二端，该第一端接收一第一电源电压，该第二端产生该第一子数据信号；

一第三晶体管，具有一第一端、一第二端与一控制端，其中该控制端接收一第一重置信号，该第一端电性连接至该第二晶体管的该控制端，该第二端接收该第一电源电压；

一第四晶体管，具有一第一端、一第二端与一控制端，其中该控制端接收该第一重置信号，该第一端接收一偏压电压，该第二端电性连接至该第二晶体管的该第二端；以及

一第一电容器，具有一第一端与一第二端，其中该第一端电性连接至该第二晶体管的该控制端，而该第二端接收一第二电源电压。

5.如权利要求4所述的显示器，其中该第二转换电路包括：

一第五晶体管，具有一第一端、一第二端与一控制端，其中该控制端接收该时钟信号，该第一端则接收该第一数据信号；

一第六晶体管，具有一第一端、一第二端与一控制端，其中该控制端电性连接至该第五晶体管的该第二端，该第一端接收该第一电源电压，该第二端产生该第二子数据信号；

一第七晶体管，具有一第一端、一第二端与一控制端，其中该控制端接收一第二重置信号，该第一端电性连接至该第六晶体管的该控制端，该第二端接收该第一电源电压；

一第八晶体管，具有一第一端、一第二端与一控制端，其中该控制端接收该第二重置信号，该第一端接收该偏压电压，该第二端则电性连接至该第六晶体管的该第二端；以及

一第二电容器，具有一第一端与一第二端，其中该第一端电性连接至该第六晶体管的该控制端，该第二端接收该第二电源电压。

6.如权利要求5所述的显示器，其中该第一栅极脉冲与该第二栅极脉冲的一脉冲宽度相同于该时钟信号的一周期。

7.一种显示器，包括：

一数据驱动芯片；

一栅极驱动电路，产生一第一栅极脉冲与一第二栅极脉冲；以及

一像素阵列，具有相邻的一第一像素单元与一第二像素单元，而该第一像素单元接收该第一栅极脉冲，该第二像素单元接收该第二栅极脉冲；

其中，于一第一期间，该数据驱动芯片输出一第一电压值于该第一像素单元，该第一栅极脉冲为一第一电平，该第二栅极脉冲为一第二电平；

其中，于一第二期间，该数据驱动芯片输出一第二电压值于该第二像素单元，该第一栅极脉冲为该第一电平，该第二栅极脉冲为该第一电平；以及

其中，于一第三期间，该数据驱动芯片输出一第三电压值，该第一栅极脉冲为该第二电平，该第二栅极脉冲为该第一电平。

8.如权利要求7所述的显示器，其中该数据驱动芯片接收一时钟信号，且于该第一期间，该时钟信号为该第一电平；于该第二期间，该时钟信号为该第二电平。

9.如权利要求7所述的显示器，其中于该第一期间与该第二期间该第一像素单元充电至该第一电压值，而于该第二期间与该第三期间，该第二像素单元充电至该第二电压值。

10.如权利要求8所述的显示器，其中该数据驱动芯片包含：

一数据驱动电路，产生一第一数据信号；以及

一数据分配电路，包含：

一第一转换电路，包括：

一第一晶体管，具有一控制端、一第一端与一第二端，而该控制端接收该时钟信号，该第一端接收该第一数据信号；

一第二晶体管，具有一控制端、一第一端与一第二端，而该控制端连接至该第一晶体管的该第二端，该第一端接收一第一电源电压，该第二端产生该第一电压值；以及

一第一电容器，具有一第一端与一第二端，而该第一端连接至该第二晶体管的该控制端，该第二端接收一第二电源电压；以及

一第二转换电路，包括：

一第三晶体管，具有一控制端、一第一端与一第二端，而该控制端接收该时钟信号，该第一端接收该第一数据信号；

一第四晶体管，具有一控制端、一第一端与一第二端，而该控制端连接至该第三晶体管的该第二端，该第一端接收该第一电源电压，该第二端产生该第二电压值；以及

一第二电容器，具有一第一端与一第二端，而该第一端连接至该第四晶体管的该控制端，该第二端接收该第二电源电压。