CN109872699A - 移位寄存器、栅极驱动电路和显示装置 - Google Patents

Abstract

本公开提供了一种移位寄存器，该移位寄存器包括：预充电模块，用于在预充电阶段，对上拉节点进行充电；上拉模块，用于在输出阶段，将时钟信号端输出的时钟信号传输至第一输出端和第二输出端；复位模块，用于在复位阶段，将第一电源和上拉节点连通，以对上拉节点进行复位；下拉控制模块，用于在降噪阶段，在第二电源输出的第二电源信号的控制下，将第二电源信号写入第一下拉节点；降噪模块，用于在降噪阶段，在第一下拉节点输出的第二电源信号的控制下，将第三电源输出的第三电源信号写入上拉节点，以使上拉模块在降噪阶段，在上拉节点输出的第三电源信号的控制下不工作。本公开还提供了栅极驱动电路和显示装置。

Description

移位寄存器、栅极驱动电路和显示装置

技术领域

本公开实施例涉及显示技术领域，特别涉及一种移位寄存器、栅极驱动电路和显示装置。

背景技术

液晶显示面板在显示过程中,栅极驱动电路用于产生像素的栅极扫描电压，通过栅极驱动电路输出栅极扫描信号，逐行扫描各行像素。其中，阵列基板栅极驱动(GateDriver On Array，简称：GOA)是一种将栅极驱动电路集成于TFT基板上的技术，每个GOA单元作为一个移位寄存器将扫描信号依次传递给下一GOA单元，逐行开启每行像素对应的TFT开关，完成像素单元的数据信号输入。

发明内容

本公开实施例提供一种移位寄存器、栅极驱动电路和显示装置。

第一方面，本公开实施例提供一种移位寄存器，该移位寄存器包括：

预充电模块，其与信号输入端和上拉节点连接，用于在预充电阶段，在信号输入端输出的输入信号的控制下，对所述上拉节点进行充电；

上拉模块，其与所述上拉节点、时钟信号端、第一输出端和第二输出端连接，用于在输出阶段，在所述上拉节点输出的电压的控制下，将所述时钟信号端输出的时钟信号传输至所述第一输出端和所述第二输出端；

复位模块，其与复位信号端、第一电源和所述上拉节点连接，用于在复位阶段，在所述复位信号端输出的复位信号的控制下，将所述第一电源和所述上拉节点连通，以对所述上拉节点进行复位；

下拉控制模块，其与第二电源和第一下拉节点连接，用于在降噪阶段，在所述第二电源输出的第二电源信号的控制下，将所述第二电源信号写入所述第一下拉节点；

降噪模块，其与所述上拉节点、所述第一下拉节点和第三电源连接，用于在降噪阶段，在所述第一下拉节点输出的第二电源信号的控制下，将第三电源输出的第三电源信号写入所述上拉节点，以使所述上拉模块在降噪阶段，在所述上拉节点输出的第三电源信号的控制下不工作。

在一些实施例中，所述预充电模块包括第一晶体管，所述第一晶体管的第一极和控制极均连接至所述信号输入端，所述第一晶体管的第二极连接至所述上拉节点。

在一些实施例中，所述复位模块包括第二晶体管，所述第二晶体管的控制极连接至所述复位信号端，所述第二晶体管的第一极连接至所述上拉节点，所述第二晶体管的第二极连接至所述第一电源。

在一些实施例中，所述上拉模块包括第三晶体管、第十五晶体管和电容；

所述第三晶体管的第一极连接至所述时钟信号端，所述第三晶体管的第二极连接至所述第二输出端，所述第三晶体管的控制极连接至所述上拉节点；

所述第十五晶体管的第一极连接至所述时钟信号端，所述第十五晶体管的第二极连接至所述第一输出端，所述第十五晶体管的控制极连接至所述上拉节点；

所述电容的第一端连接至所述上拉节点，所述电容的第二端连接至所述第二输出端。

在一些实施例中，所述降噪模块包括第十六晶体管，所述第十六晶体管的第一极与所述第三电源连接，所述第十六晶体管的第二极与所述上拉节点连接，所述第十六晶体管的控制极与所述第一下拉节点连接。

在一些实施例中，所述降噪模块还与所述第一电源、所述第一输出端、所述第二输出端和第四电源连接；

所述降噪模块还用于在降噪阶段，在所述第一下拉节点输出的第二电源信号的控制下，将所述第一电源输出的第一电源信号写入所述上拉节点和所述第一输出端，将所述第四电源输出的第四电源信号写入所述第二输出端。

在一些实施例中，所述降噪模块还包括第十晶体管、第十二晶体管和第十三晶体管；

所述第十晶体管的第一极连接至所述上拉节点，所述第十晶体管的第二极连接至所述第一电源，所述第十晶体管的控制极连接至所述第一下拉节点；

所述第十二晶体管的第一极连接至所述第一输出端，所述第十二晶体管的第二极连接至所述第一电源，所述第十二晶体管的控制极连接至所述第一下拉节点；

所述第十三晶体管的第一极连接至所述第二输出端，所述第十三晶体管的第二极连接至所述第四电源，所述第十三晶体管的控制极连接至所述第一下拉节点。

在一些实施例中，该移位寄存器还包括：

下拉模块，其与所述上拉节点、所述第一电源、所述第一下拉节点和第二下拉节点连接，用于在输出阶段，在所述上拉节点输出的电压的控制下，将所述第一电源输出的第一电源信号写入所述第一下拉节点和所述第二下拉节点。

在一些实施例中，所述下拉模块包括第六晶体管和第八晶体管；

所述第六晶体管的第一极连接至所述第一下拉节点，所述第六晶体管的第二极连接至所述第一电源，所述第六晶体管的控制极连接至所述上拉节点；

所述第八晶体管的第一极连接至所述第二下拉节点，所述第八晶体管的第二极连接至所述第一电源，所述第八晶体管的控制极连接至所述上拉节点。

在一些实施例中，所述下拉控制模块还与第二下拉节点连接，所述下拉控制模块包括第五晶体管和第九晶体管；

所述第五晶体管的第一极连接至所述第一下拉节点，所述第五晶体管的第二极连接至所述第二电源，所述第五晶体管的控制极连接至所述第二下拉节点；

所述第九晶体管的第一极和控制极分别连接至所述第二电源，所述第九晶体管的第二极连接至所述第二下拉节点。

第二方面，本公开实施例还提供一种栅极驱动电路，该栅极驱动电路包括：m个级联的上述的移位寄存器，除前三级移位寄存器以外，第n级移位寄存器的信号输入端与第n-3级的移位寄存器的第一输出端连接，其中，m大于等于4，n大于3且小于等于m。

第三方面，本公开实施例还提供一种显示装置，该显示装置包括上述的栅极驱动电路。

附图说明

图1为本公开实施例提供的一种移位寄存器的结构示意图；

图2为本公开实施例所提供的移位寄存器的一种具体实现方式的示意图；

图3为图2中的移位寄存器的一种工作时序图。

具体实施方式

为使本领域的技术人员更好地理解本公开的技术方案，下面结合附图对本公开提供的移位寄存器、栅极驱动电路和显示装置进行详细描述。

图1为本公开实施例提供的一种移位寄存器的结构示意图，如图1所示，该移位寄存器包括：预充电模块1、上拉模块2、复位模块3、下拉控制模块4和降噪模块5。

其中，预充电模块1与信号输入端INPUT和上拉节点PU连接，用于在预充电阶段，在信号输入端INPUT输出的输入信号的控制下，对上拉节点PU进行充电。

上拉模块2与上拉节点PU、时钟信号端CLK、第一输出端OC和第二输出端OUTPUT连接，用于在输出阶段，在上拉节点PU输出的电压的控制下，将时钟信号端CLK输出的时钟信号传输至第一输出端OC和第二输出端OUTPUT。

复位模块3与复位信号端Reset、第一电源G1和上拉节点PU连接，用于在复位阶段，在复位信号端Reset输出的复位信号的控制下，将第一电源G1和上拉节点PU连通，以对上拉节点PU进行复位。

下拉控制模块4与第二电源G2和第一下拉节点PD连接，用于在降噪阶段，在第二电源G2输出的第二电源信号V_GH的控制下，将第二电源信号V_GH写入第一下拉节点PD。

降噪模块5与上拉节点PU、第一下拉节点PD和第三电源G3连接，用于在降噪阶段，在第一下拉节点PD输出的第二电源信号的控制下，将第三电源G3输出的第三电源信号V_GN写入上拉节点PU，以使上拉模块2在降噪阶段，在上拉节点PU输出的第三电源信号V_GN的控制下不工作。

在本公开实施例中，第一输出端用于级联其他移位寄存器的信号输入端，以构成栅极驱动电路，第二输出端用于与显示装置的栅极扫描线连接，以传输栅极驱动信号。通过设置第一输出端和第二输出端，使得像素与栅极驱动电路分离，降低了栅极驱动电路的每个输出端所对应的负载，能够进一步缩小相关晶体管的尺寸，降低栅极驱动电路的功耗。

另一方面，在当前帧的降噪阶段，由于外部或内部原因，若上拉节点产生噪音(电位不规则的抬升)，将导致在下一帧的正常输出阶段，时钟信号端通过上拉模块输出的时钟信号不能完整的输出到第一输出端，使得像素行间充电差异，导致显示横纹不良，或者使得像素行间错充，导致显示水平黑线不良。故，在本公开实施例中，降噪模块在降噪阶段，在第一下拉节点输出的第二电源信号的控制下，将第三电源输出的第三电源信号写入上拉节点，以使上拉模块在降噪阶段，在上拉节点输出的第三电源信号的控制下不工作，从而有效避免上拉节点在当前帧的降噪阶段产生噪音(电位不规则的抬升)而导致的时钟信号端在下一帧的正常输出阶段输出的时钟信号不能完整的输出到第一输出端的问题，避免像素行间充电差异出现的显示横纹不良，或者避免像素行间错充出现的显示水平黑线不良。

在本公开实施例中，在预充电阶段，预充电模块1在信号输入端INPUT输出的输入信号的控制下，对上拉节点PU进行充电，以将上拉节点PU的电位上拉至第一电压V1。

在本公开实施例中，上拉模块2具体用于在输出阶段，在上拉节点PU输出的第一电压的控制下，将时钟信号端CLK输出的时钟信号传输至第一输出端OC和第二输出端OUTPUT，同时，将上拉节点PU的电位进一步上拉至第二电压V2，其中，第二电压大于第一电压。

在一些实施例中，如图1所示，移位寄存器还包括下拉模块6，下拉模块6与上拉节点PU、第一电源G1、第一下拉节点PD和第二下拉节点PD_CN连接，用于在输出阶段，在上拉节点PU输出的电压的控制下，将第一电源G1输出的第一电源信号V_GL1写入第一下拉节点PD和第二下拉节点PD_CN。此种情况下，上拉节点PU输出的电压为所述第二电压V2。

在一些实施例中，如图1所示，下拉控制模块4还与第二下拉节点PD_CN连接，下拉控制模块4还用于在降噪阶段，在第二电源G2输出的第二电源信号V_GH的控制下，将第二电源信号V_GH写入第二下拉节点PD_CN。

在一些实施例中，如图1所示，降噪模块5还与第一电源G1、第一输出端OC、第二输出端OUTPUT和第四电源G4连接。降噪模块5还用于在降噪阶段，在第一下拉节点PD输出的第二电源信号V_GH的控制下，将第一电源G1输出的第一电源信号V_GL1写入上拉节点PU和第一输出端OC，将第四电源G4输出的第四电源信号V_GL2写入第二输出端OUTPUT，以对上拉节点PU、第一输出端OC和第二输出端OUTPUT进行降噪。

图2为本公开实施例所提供的移位寄存器的一种具体实现方式的示意图，在一些实施例中，如图2所示，预充电模块1包括第一晶体管M1，第一晶体管M1的第一极和控制极均连接至信号输入端INPUT，第一晶体管M1的第二极连接至上拉节点PU。

在一些实施例中，如图2所示，复位模块3包括第二晶体管M2，第二晶体管M2的控制极连接至复位信号端Reset，第二晶体管M2的第一极连接至上拉节点PU，第二晶体管M2的第二极连接至第一电源G1。

在一些实施例中，如图2所示，上拉模块2包括第三晶体管M3、第十五晶体管M15和电容C1。

其中，第三晶体管M3的第一极连接至时钟信号端CLK，第三晶体管M3的第二极连接至第二输出端OUTPUT，第三晶体管M3的控制极连接至上拉节点PU；第十五晶体管M15的第一极连接至时钟信号端CLK，第十五晶体管M15的第二极连接至第一输出端OC，第十五晶体管M15的控制极连接至上拉节点PU；电容C1的第一端连接至上拉节点PU，电容C1的第二端连接至第二输出端OUTPUT。

在一些实施例中，如图2所示，降噪模块5包括第十六晶体管M16，第十六晶体管M16的第一极与第三电源G3连接，第十六晶体管M16的第二极与上拉节点PU连接，第十六晶体管M16的控制极与第一下拉节点PD连接。不难理解，第十六晶体管M16的第二极与上拉模块2中的第十五晶体管M15的控制极连接。

在一些实施例中，如图2所示，降噪模块5还包括第十晶体管M10、第十二晶体管M12和第十三晶体管M13。

其中，第十晶体管M10的第一极连接至上拉节点PU，第十晶体管M10的第二极连接至第一电源G1，第十晶体管M10的控制极连接至第一下拉节点PD；第十二晶体管M12的第一极连接至第一输出端OC，第十二晶体管M12的第二极连接至第一电源G1，第十二晶体管M12的控制极连接至第一下拉节点PD；第十三晶体管M13的第一极连接至第二输出端OUTPUT，第十三晶体管M13的第二极连接至第四电源G4，第十三晶体管M13的控制极连接至第一下拉节点PD。

在一些实施例中，如图2所示，下拉模块6包括第六晶体管M6和第八晶体管M8。

其中，第六晶体管M6的第一极连接至第一下拉节点PD，第六晶体管M6的第二极连接至第一电源G1，第六晶体管M6的控制极连接至上拉节点PU；第八晶体管M8的第一极连接至第二下拉节点PD_CN，第八晶体管M8的第二极连接至第一电源G1，第八晶体管M8的控制极连接至上拉节点PU。

在一些实施例中，如图2所示，下拉控制模块4包括第五晶体管M5和第九晶体管M9。

其中，第五晶体管M5的第一极连接至第一下拉节点PD，第五晶体管M5的第二极连接至第二电源G2，第五晶体管M5的控制极连接至第二下拉节点PD_CN；第九晶体管M9的第一极和控制极分别连接至第二电源G2，第九晶体管M9的第二极连接至第二下拉节点PD_CN。

图3为图2中的移位寄存器的一种工作时序图，下面结合图2和图3，对本公开实施例所提供的移位寄存器的工作原理进行详细描述。

在实际应用中，本公开实施例中移位寄存器可通过级联的方式形成栅极驱动电路。在一些实施例中，栅极驱动电路由m个移位寄存器级联而成，除前三级移位寄存器以外，第n级移位寄存器的信号输入端与第n-3级的移位寄存器的第一输出端连接，其中，m、n均为正整数，m大于等于4，n大于3且小于等于m。其中，该栅极驱动电路应用于显示装置中，用于对显示装置的栅极扫描线进行逐行扫描，以将数据信号写入像素中实现显示。

以移位寄存器为第n级移位寄存器为例，对本公开实施例所提供的移位寄存器的工作原理进行详细描述。

针对第n级移位寄存器，如图2和图3所示，在预充电阶段T1，第一晶体管M1在信号输入端INPUT输出的输入信号的控制下导通，其中，信号输入端INPUT输出的输入信号为高电平信号。在一些实施例中，信号输入端INPUT输出的输入信号为第n-3级移位寄存器的第一输出端OC(n-3)输出的输出信号，第n-3级移位寄存器的第一输出端OC(n-3)输出的输出信号为高电平信号。

此时，信号输入端INPUT输出的输入信号通过导通后的第一晶体管M1写入上拉节点PU，使得上拉节点PU的电位被拉高至第一电压V1，以对电容C1进行充电。同时，在预充电阶段T1，由于上拉节点PU的电压被拉高，使得第六晶体管M6和第八晶体管M8在上拉节点输出的电压(第一电压V1)的控制下导通，第一电源G1输出的第一电源信号V_GL1通过导通的第六晶体管M6写入第一下拉节点PD，第一电源G1输出的第一电源信号V_GL1通过导通的第八晶体管M8写入第二下拉节点PD_CN，其中，第一电源G1输出的第一电源信号V_GL1为低电平信号，例如-8V，以将第一下拉节点PD的电位和第二下拉节点PD_CN的电位拉低。

另一方面，在预充电阶段T1，第三晶体管M3和第十五晶体管M15在上拉节点PU输出的电压(第一电压V1)的控制下导通，但由于时钟信号端CLK输出的时钟信号为低电平信号，故此时第一输出端OC和第二输出端OUTPUT均输出低电平信号。

在输出阶段T2，信号输入端INPUT输出的输入信号为低电平信号，第一晶体管M1关闭，第三晶体管M3在上拉节点PU输出的电压(第一电压V1)的控制下导通，第十五晶体管M15在上拉节点PU输出的电压(第一电压V1)的控制下导通，时钟信号端CLK输出的时钟信号通过导通的第十五晶体管M15传输至第一输出端OC，时钟信号端CLK输出的时钟信号通过导通的第三晶体管M3传输至第二输出端OUTPUT，其中，第一电压V1为高电平信号，时钟信号端CLK输出的时钟信号为高电平信号。此时，第一输出端OC输出该时钟信号(高电平信号)给与之级联的移位寄存器的信号输入端，第二输出端OUTPUT输出该时钟信号(高电平信号)给与之相连的栅极扫描线，从而实现栅极驱动电路的级联输出和像素区域的显示输出。

与此同时，在输出阶段T2，由于时钟信号端CLK输出的时钟信号(高电平信号)通过导通的第三晶体管M3写入电容C1的第二端(第二输出端OUTPUT)，在电容C1的自举效应的作用下，电容C1的第一端(上拉节点PU)的电位进一步被拉高，此时，上拉节点PU的电位被上拉至第二电压V2，其中，第二电压V2为高电平信号。与此同时，在输出阶段T2，由于上拉节点PU的电位继续被抬升，因此，第六晶体管M6和第八晶体管M8在上拉节点PU输出的电压(第二电压V2)的控制下保持导通状态，使得第一电源VGL1持续向第一下拉节点PD写入第一电源信号(低电平信号)，即第一下拉节点PD保持低电平信号输出状态。

在复位阶段T3，第二晶体管M2在复位信号端Reset输出的复位信号的控制下导通，其中，复位信号为高电平信号。此时，上拉节点PU和第一电源G1通过导通的第二晶体管M2连通，第一电源G1输出的第一电源信号V_GL1(低电平信号)写入上拉节点PU，上拉节点PU的电位被拉低至第一电源信号V_GL1，从而实现上拉节点PU的复位。此时，第六晶体管M6和第八晶体管M8关闭。

在降噪阶段，第九晶体管M9在第二电源G2输出的第二电源信号V_GH的控制下导通，其中，第二电源信号V_GH为高电平信号。此时，第二电源G2输出的第二电源信号V_GH(高电平信号)通过导通的第九晶体管M9写入第二下拉节点PD_CN，第二下拉节点PD_CN的电位被拉高，第五晶体管M5在第二下拉节点PD_CN输出的电压(第二电源信号V_GH)的控制下导通，第二电源G2输出的第二电源信号V_GH(高电平信号)通过导通的第五晶体管M5写入第一下拉节点PD，此时，第一下拉节点PD的电位被拉高，第一下拉节点PD输出高电平信号。

与此同时，第十晶体管M10在第一下拉节点PD输出的电压(高电平信号)的控制下导通，上拉节点PU和第一电源G1通过导通的第十晶体管M10连通，第一电源G1输出的第一电源信号V_GL1写入上拉节点PU，从而对上拉节点PU进行降噪；同时，第十二晶体管M12在第一下拉节点PD输出的电压(高电平信号)的控制下导通，第一输出端OC和第一电源G1通过导通的第十二晶体管M12连通，第一电源G1输出的第一电源信号V_GL1写入第一输出端OC，从而对第一输出端OC进行降噪；同时，第十三晶体管M13在第一下拉节点PD输出的电压(高电平信号)的控制下导通，第二输出端OUTPUT和第四电源G4通过导通的第十三晶体管M13连通，第四电源G4输出的第四电源信号V_GL2写入第二输出端OUTPUT，从而对第二输出端OUTPUT进行降噪，其中，第四电源信号V_GL2为低电平信号，第四电源信号V_GL2小于第一电源信号V_GL1，例如V_GL2＝-10V，V_GL1＝-8V。此时，第一输出端OC的电压V_OC＝第一电源输出的第一电源信号V_GL1，第二输出端OUTPUT的电压V_OUTPUT等于第四电源输出的第四电源信号V_GL2。

同时，第十六晶体管M16在第一下拉节点PD输出的电压(高电平信号)的控制下导通，第三电源G3输出的第三电源信号V_GN通过导通的第十六晶体管M16写入第十五晶体管M15的控制极(上拉节点PU)，进一步对上拉节点PU进行降噪，此时，第十五晶体管M15的控制极的电压V_g＝V_GN＝V_PU，V_PU为上拉节点PU的电压，第十五晶体管M15的第二极的电压V_s＝V_OC＝V_GL1，其中，第三电源G3输出的第三电源信号V_GN等于第四电源G4输出的第四电源信号V_GL2，故第十五晶体管M15的栅源电压V_gs＝V_g-V_s＝V_GN-V_GL1＝V_GL2-V_GL1<V_th＝0，其中，V_th为所述第十五晶体管M15的阈值电压，此时，第十五晶体管M15处于关闭状态(不工作)。因此，在降噪阶段T4，在第一下拉节点PD的电位处于高电平信号状态，只要第三电源G3通过导通的第十六晶体管M16持续输出第三电源信号V_GN给第十五晶体管M15的控制极，那么第十五晶体管M15将彻底地较好地关闭，从而可以有效解决第十五晶体管M15在降噪阶段的漏电漂移问题。

需要说明地是，若不设置第十六晶体管M16，在降噪阶段T4，由于第十晶体管M10的作用，上拉节点PU的电位理论上是处于低电平(V_GL1)状态，但是由于时钟信号端CLK输出的是周期性的方波信号，且持续输出，再加上第三晶体管M3控制极和第一极之间(或者控制极与第二极之间)形成的电容的自举作用，导致上拉节点PU会出现很小的噪音，即上拉节点PU的电位出现不规则抬升，这样不可避免的会导致第十五晶体管M15管在降噪阶段，由于上拉节点PU的电位有不规则的抬起，导致第十五晶体管M15的栅源电压V_gs＝V_g-V_s＝V_PU-V_GL1＞0，V_PU为上拉节点PU的电压，第十五晶体管M15在此状态下会导致其阈值电压V_th产生漂移，M15存在漂移漏电问题，且由于像素区域与栅极驱动电路区域的负载大小的不同以及显示装置的窄边框等要求，第十五晶体管M15的尺寸一般偏小，阈值电压V_th产生漂移后更加容易导致在下一帧的正常输出阶段，时钟信号端输出的电压不能完整的输出到第一输出端OC，从而容易造成行间充电差异，导致显示横纹不良，或者造成行间错充，使得显示水平黑线不良。

因此，在本公开实施例中，通过在降噪模块5中设置第十六晶体管M16，用于在降噪阶段，在第一下拉节点PD输出的电压的控制下，将第三电源输出的第三电源信号写入上拉模块2的第十五晶体管M15的控制极，控制第十五晶体管M15不工作(关闭)，从而有效防止时钟信号端在下一帧的正常输出阶段输出的时钟信号不能完整的输出到第一输出端，避免像素行间充电差异出现的显示横纹不良，或者避免像素行间错充出现的显示水平黑线不良。

在本公开实施例中，下拉控制模块4的数量为1个或2个，下拉模块6的数量为1个或2个。图2仅示出了下拉控制模块4的数量为1、下拉模块6的数量为1的情况，此种情况下，参见图3，由于第二电源G2输出的第二电源信号V_GH为周期性的方波信号，因此，在降噪阶段T4，下拉节点PD的电压与第二电源信号V_GH相同，即为周期性的方波信号，即在降噪阶段，下拉节点PD有一半的时间处于高电平状态。

当下拉控制模块4的数量为2个，下拉模块6的数量为2个时，一个下拉控制模块4对应的第二电源G2输出的第二电源信号V_GH为图3所示的周期性方波信号，另一个下拉控制模块4对应的第二电源G2输出的第二电源信号V_GH与图3所示的V_GH的信号相反。因此，通过该两个下拉控制模块4的控制，即可使得下拉节点PD在降噪阶段T4一直处于高电平状态，即图3所示的状态。

在本公开实施例中，在下一帧画面显示到来之前，该移位寄存器一直重复降噪阶段不断进行降噪处理。

在本公开实施例中，如图2所示，复位模块3还包括第七晶体管M7，第七晶体管M7的第一极连接至上拉节点PU，第七晶体管M7的第二极连接至第一电源G1，第七晶体管M7的控制极连接至初始化信号端TRST，第七晶体管M7用于实现Total Reset功能，在每一帧开启的时候(第一行像素扫描之前)，第七晶体管M7在初始化信号端TRST输出的初始化信号的控制下导通，其中，初始化信号为高电平信号，第一电源G1和上拉节点PU通过导通的第七晶体管M7连通，第一电源G1输出的第一电源信号V_GL1写入上拉节点PU，以对上拉节点PU和输出端降噪。

在本公开实施例中，第四电源G4还用于实现XON功能，在反复开关机的时候，通过第四电源G4输出的第四电源信号V_GL2置高，同时，打开第十三晶体管M13，通过第二输出端OUTPUT输出实现每一行栅极扫描线的打开，从而实现释放像素中的噪音(DC)、静电的作用。

本公开实施例所提供的移位寄存器，降噪模块在降噪阶段，在第一下拉节点输出的第二电源信号的控制下，将第三电源输出的第三电源信号写入所述上拉节点，以使上拉模块在降噪阶段，在上拉节点输出的第三电源信号的控制下不工作，从而有效避免上拉节点在当前帧的降噪阶段产生噪音(电位不规则的抬升)而导致的时钟信号端在下一帧的正常输出阶段输出的时钟信号不能完整的输出到第一输出端的问题，避免像素行间充电差异出现的显示横纹不良，或者避免像素行间错充出现的显示水平黑线不良。

相应的，本公开实施例还提供的一种栅极驱动电路，包括m个级联的移位寄存器，除前三级移位寄存器以外，第n级移位寄存器的信号输入端与第n-3级的移位寄存器的第一输出端连接，其中，m大于等于4，n大于3且小于等于m。

例如，m为7，则除第一级移位寄存器、第二极移位寄存器和第三级移位寄存器以外，令n＝4，从第n级移位寄存器开始，第n级移位寄存器的信号输入端与第n-3级移位寄存器的第一输出端连接，第n+1级移位寄存器的信号输入端与第n-2级移位寄存器的第一输出端连接，第n+2级移位寄存器的信号输入端与第n-1级移位寄存器的第一输出端连接，…，依此类推。

在本公开实施例中，栅极驱动电路为GOA电路。

本公开实施例所提供的栅极驱动电路中，移位寄存器包括上述的移位寄存器，具体描述可参见上述对移位寄存器的描述，此处不再赘述。

相应的，本公开实施例还提供一种显示装置，包括栅极驱动电路，该栅极驱动电路包括上述的栅极驱动电路，具体描述可参见上述对栅极驱动电路的描述，此处不再赘述。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (12)

1.一种移位寄存器，其特征在于，包括：

预充电模块，其与信号输入端和上拉节点连接，用于在预充电阶段，在信号输入端输出的输入信号的控制下，对所述上拉节点进行充电；

上拉模块，其与所述上拉节点、时钟信号端、第一输出端和第二输出端连接，用于在输出阶段，在所述上拉节点输出的电压的控制下，将所述时钟信号端输出的时钟信号传输至所述第一输出端和所述第二输出端；

复位模块，其与复位信号端、第一电源和所述上拉节点连接，用于在复位阶段，在所述复位信号端输出的复位信号的控制下，将所述第一电源和所述上拉节点连通，以对所述上拉节点进行复位；

下拉控制模块，其与第二电源和第一下拉节点连接，用于在降噪阶段，在所述第二电源输出的第二电源信号的控制下，将所述第二电源信号写入所述第一下拉节点；

降噪模块，其与所述上拉节点、所述第一下拉节点和第三电源连接，用于在降噪阶段，在所述第一下拉节点输出的第二电源信号的控制下，将第三电源输出的第三电源信号写入所述上拉节点，以使所述上拉模块在降噪阶段，在所述上拉节点输出的第三电源信号的控制下不工作。

2.根据权利要求1所述的移位寄存器，其特征在于，所述预充电模块包括第一晶体管，所述第一晶体管的第一极和控制极均连接至所述信号输入端，所述第一晶体管的第二极连接至所述上拉节点。

3.根据权利要求1所述的移位寄存器，其特征在于，所述复位模块包括第二晶体管，所述第二晶体管的控制极连接至所述复位信号端，所述第二晶体管的第一极连接至所述上拉节点，所述第二晶体管的第二极连接至所述第一电源。

4.根据权利要求1所述的移位寄存器，其特征在于，所述上拉模块包括第三晶体管、第十五晶体管和电容；

所述第三晶体管的第一极连接至所述时钟信号端，所述第三晶体管的第二极连接至所述第二输出端，所述第三晶体管的控制极连接至所述上拉节点；

所述第十五晶体管的第一极连接至所述时钟信号端，所述第十五晶体管的第二极连接至所述第一输出端，所述第十五晶体管的控制极连接至所述上拉节点；

所述电容的第一端连接至所述上拉节点，所述电容的第二端连接至所述第二输出端。

5.根据权利要求1所述的移位寄存器，其特征在于，所述降噪模块包括第十六晶体管，所述第十六晶体管的第一极与所述第三电源连接，所述第十六晶体管的第二极与所述上拉节点连接，所述第十六晶体管的控制极与所述第一下拉节点连接。

6.根据权利要求5所述的移位寄存器，其特征在于，所述降噪模块还与所述第一电源、所述第一输出端、所述第二输出端和第四电源连接；

所述降噪模块还用于在降噪阶段，在所述第一下拉节点输出的第二电源信号的控制下，将所述第一电源输出的第一电源信号写入所述上拉节点和所述第一输出端，将所述第四电源输出的第四电源信号写入所述第二输出端。

7.根据权利要求6所述的移位寄存器，其特征在于，所述降噪模块还包括第十晶体管、第十二晶体管和第十三晶体管；

所述第十晶体管的第一极连接至所述上拉节点，所述第十晶体管的第二极连接至所述第一电源，所述第十晶体管的控制极连接至所述第一下拉节点；

所述第十二晶体管的第一极连接至所述第一输出端，所述第十二晶体管的第二极连接至所述第一电源，所述第十二晶体管的控制极连接至所述第一下拉节点；

所述第十三晶体管的第一极连接至所述第二输出端，所述第十三晶体管的第二极连接至所述第四电源，所述第十三晶体管的控制极连接至所述第一下拉节点。

8.根据权利要求1所述的移位寄存器，其特征在于，还包括：

下拉模块，其与所述上拉节点、所述第一电源、所述第一下拉节点和第二下拉节点连接，用于在输出阶段，在所述上拉节点输出的电压的控制下，将所述第一电源输出的第一电源信号写入所述第一下拉节点和所述第二下拉节点。

9.根据权利要求8所述的移位寄存器，其特征在于，所述下拉模块包括第六晶体管和第八晶体管；

所述第六晶体管的第一极连接至所述第一下拉节点，所述第六晶体管的第二极连接至所述第一电源，所述第六晶体管的控制极连接至所述上拉节点；

所述第八晶体管的第一极连接至所述第二下拉节点，所述第八晶体管的第二极连接至所述第一电源，所述第八晶体管的控制极连接至所述上拉节点。

10.根据权利要求1所述的移位寄存器，其特征在于，所述下拉控制模块还与第二下拉节点连接，所述下拉控制模块包括第五晶体管和第九晶体管；

所述第五晶体管的第一极连接至所述第一下拉节点，所述第五晶体管的第二极连接至所述第二电源，所述第五晶体管的控制极连接至所述第二下拉节点；

所述第九晶体管的第一极和控制极分别连接至所述第二电源，所述第九晶体管的第二极连接至所述第二下拉节点。

11.一种栅极驱动电路，其特征在于，包括：m个级联的权利要求1至10任一所述的移位寄存器，除前三级移位寄存器以外，第n级移位寄存器的信号输入端与第n-3级的移位寄存器的第一输出端连接，其中，m大于等于4，n大于3且小于等于m。

12.一种显示装置，其特征在于，包括权利要求11所述的栅极驱动电路。