CN107800304A - 电力转换装置 - Google Patents

电力转换装置 Download PDF

Info

Publication number
CN107800304A
CN107800304A CN201710607632.8A CN201710607632A CN107800304A CN 107800304 A CN107800304 A CN 107800304A CN 201710607632 A CN201710607632 A CN 201710607632A CN 107800304 A CN107800304 A CN 107800304A
Authority
CN
China
Prior art keywords
distribution
semiconductor switch
reference potential
control signal
conductivity control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710607632.8A
Other languages
English (en)
Other versions
CN107800304B (zh
Inventor
丸山宏二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN107800304A publication Critical patent/CN107800304A/zh
Application granted granted Critical
Publication of CN107800304B publication Critical patent/CN107800304B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/115—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/44—Circuits or arrangements for compensating for electromagnetic interference in converters or inverters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Electromagnetism (AREA)
  • Inverter Devices (AREA)
  • Rectifiers (AREA)
  • Power Conversion In General (AREA)

Abstract

本发明提供电力转换装置，具备第一及第二半导体开关、第一及第二驱动电路、分别配置有第一配线和第二配线的多层基板，在多层基板中第一配线的基准电位配线与导通控制信号配线在基板的层叠方向上位于重叠的位置但配置于互不相同的层，第二配线的基准电位配线与导通控制信号配线在层叠方向上位于重叠的位置但配置于互不相同的层，第一配线与第二配线沿层叠方向相互重叠的部分的配线长度比第一配线的基准电位配线与导通控制信号配线沿层叠方向重叠的部分的配线长度和第二配线的基准电位配线与导通控制信号配线沿层叠方向重叠的部分的配线长度中的任一配线长度短。由此，能够减少以印制配线基板的配线图案为起因的噪声而引起的半导体开关的误动作。

Description

电力转换装置
技术领域
本发明的实施方式涉及一种电力转换装置。
本申请主张2016年9月1日提出申请的日本国专利申请第2016-171287号优先权，并将其内容援引于此。
背景技术
一直以来，已知有在具备直流-交流转换电路或交流-直流转换电路的电力转换装置中，通过将印制配线基板用于对半导体开关的驱动电路与半导体开关进行连接的配线中，来实现配线作业的省力化的技术(例如，参照日本国特开2010-252490号公报)。
在此，在将印制配线基板用于对半导体开关的驱动电路与半导体开关进行连接的配线中的情况下，由于感应噪声或寄生电容的充放电而产生的噪声等的以印制配线基板的配线图案为起因的噪声而造成半导体开关存在误动作的情况。然而，在上述那样的现有技术中，未公开用于降低这样的噪声的印制配线基板的配线图案。即，基于上述那样的现有技术而存在如下问题，即，并不能够减少以印制配线基板的配线图案为起因的噪声而引起的半导体开关的误动作。
发明内容
本发明提供一种能够减少以印制配线基板的配线图案为起因的噪声而引起的半导体开关的误动作的电力转换装置。
本发明的一个实施方式涉及一种电力转换装置，在对半导体开关的导通状态进行控制的多个驱动电路连接有多个半导体开关，其中，所述电力转换装置具备：第一半导体开关；第二半导体开关，其基准电位与所述第一半导体开关的基准电位不同；第一驱动电路，其控制所述第一半导体开关的导通状态；第二驱动电路，其控制所述第二半导体开关的导通状态；多层基板，其分别配置有将所述第一驱动电路与所述第一半导体开关连接的第一配线和将所述第二驱动电路与所述第二半导体开关连接的第二配线，该第一配线包含基准电位配线和导通控制信号配线，该第二配线包含基准电位配线和导通控制信号配线，在所述多层基板中，所述第一配线的基准电位配线与导通控制信号配线在基板的层叠方向上处于重叠的位置但配置于互不相同的层，所述第二配线的基准电位配线与导通控制信号配线在所述层叠方向上处于重叠的位置但配置于互不相同的层，所述第一配线与所述第二配线沿所述层叠方向相互重叠的部分的配线长度比如下两者中的任一配线长度短，其一是所述第一配线的基准电位配线与导通控制信号配线沿所述层叠方向重叠的部分的配线长度，其二是所述第二配线的基准电位配线与导通控制信号配线沿所述层叠方向重叠的部分的配线长度。
另外，本发明的一个实施方式的电力转换装置还具备基准电位与所述第一半导体开关的基准电位相同的第三半导体开关，所述第一驱动电路还控制所述第三半导体开关的导通状态，在所述多层基板中，将所述第一驱动电路与所述第三半导体开关连接的基准电位配线与所述第一配线的基准电位配线配置于相同层，将所述第一驱动电路与所述第三半导体开关连接的导通控制信号配线与所述第一配线的导通控制信号配线配置于相同层。
另外，本发明的一个实施方式的电力转换装置还具备基准电位与所述第二半导体开关的基准电位相同的第四半导体开关，所述第二驱动电路还控制所述第四半导体开关的导通状态，在所述多层基板中，将所述第二驱动电路与所述第四半导体开关连接的基准电位配线与所述第二配线的基准电位配线配置于相同层，将所述第二驱动电路与所述第四半导体开关连接的导通控制信号配线与所述第二配线的导通控制信号配线配置于相同层，各半导体开关按照所述第一半导体开关、所述第二半导体开关、所述第三半导体开关、所述第四半导体开关的顺序排列配置。
另外，在本发明的一个实施方式的电力转换装置中，所述基准电位配线与所述导通控制信号配线沿所述层叠方向重叠的部分的、所述基准电位配线的配线形状与所述导通控制信号配线的配线形状在基板的层叠方向观察下一致。
另外，在本发明的一个实施方式的电力转换装置中，关于所述第一配线与所述第二配线沿所述层叠方向相互重叠的部分，所述第一配线和所述第二配线中的一方的配线的配线长度与另一方的配线的配线宽度一致。
根据上述的电力转换装置，能够提供一种能够减少以印制配线基板的配线图案为起因的噪声而引起的半导体开关的误动作的电力转换装置。
附图说明
图1是表示本实施方式的电力转换装置的电路结构的一个示例的图。
图2是表示本实施方式的半导体开关模块的电路连接的一个示例的图。
图3是表示本实施方式的半导体开关模块的外观的一个示例的图。
图4是表示本实施方式的从Z轴方向观察的电力转换装置的结构的一个示例的图。
图5是表示本实施方式的多层印制配线基板的各层的配线图案的一个示例的图。
图6是表示本实施方式的多层印制配线基板的第一层及第二层的配线图案的一个示例的图。
图7是表示本实施方式的多层印制配线基板的第三层及第四层的配线图案的一个示例的图。
具体实施方式
[实施方式]
以下，参照附图，说明本实施方式的电力转换装置的实施方式。
图1是表示本实施方式的电力转换装置1的电路结构的一个示例的图。本实施方式的电力转换装置1具备所谓两电平倒相电路。图1示出电力转换装置1所具备的多相的两电平倒相电路中的1相量(例如，U相)的电路结构。电力转换装置1具备第一模块10、第二模块20、驱动电路100、直流电源50。
第一模块10及第二模块20分别具备2个半导体开关SS。
具体而言，第一模块10具备上支路的半导体开关10-1、下支路的半导体开关10-2。第二模块20具备上支路的半导体开关20-1、下支路的半导体开关20-2。这些半导体开关SS分别具备MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor：金属-氧化物半导体场效应晶体管)及二极管。
在以下的说明中，将上支路的半导体开关10-1及上支路的半导体开关20-1简记为上支路，将下支路的半导体开关10-2及下支路的半导体开关20-2也简记为下支路。
另外，将上支路的半导体开关10-1也记载为第一半导体开关SS1，将下支路的半导体开关10-2也记载为第二半导体开关SS2。将上支路的半导体开关20-1也记载为第三半导体开关SS3，将下支路的半导体开关20-2也记载为第四半导体开关SS4。
第一模块10及第二模块20并联地连接于直流电源50的正侧电位P和负侧电位N。第一模块10的上支路及下支路的连接点以及第二模块20的上支路及下支路的连接点分别与交流输出(U相输出)连接。
驱动电路100向半导体开关SS赋予导通控制信号(栅极信号)。驱动电路100具备向上支路赋予导通控制信号的第一驱动电路100-1和向下支路赋予导通控制信号的第二驱动电路100-2。
第一驱动电路100-1通过导通控制信号配线及基准电位配线而与上支路的半导体开关10-1及上支路的半导体开关20-1连接。第一驱动电路100-1控制第一半导体开关SS1的导通状态及第三半导体开关SS3的导通状态。
第二驱动电路100-2通过导通控制信号配线及基准电位配线而与下支路的半导体开关10-2及下支路的半导体开关20-2连接。第二驱动电路100-2控制第二半导体开关SS2的导通状态及第四半导体开关SS4的导通状态。
在上述的导通控制信号配线及基准电位配线中，存在从驱动电路100至配线的分支点为止的共用配线部分和从分支点起至各自的半导体开关SS为止的分支配线部分。
具体而言，将第一驱动电路100-1与上支路连接的导通控制信号配线具备导通控制信号共用配线110-G1、导通控制信号第一分支配线110-G11、导通控制信号第二分支配线110-G12。导通控制信号共用配线110-G1指的是从第一驱动电路100-1起至配线的分支点为止的共用配线部分。导通控制信号第一分支配线110-G11指的是从分支点起至上支路的半导体开关10-1为止的分支配线部分。导通控制信号第二分支配线110-G12是从分支点起至上支路的半导体开关20-1为止的分支配线部分。
另外，将第一驱动电路100-1与上支路连接的基准电位配线具备基准电位共用配线110-S1、基准电位第一分支配线110-S11、基准电位第二分支配线110-S12。基准电位共用配线110-S1指的是从第一驱动电路100-1起至配线的分支点为止的共用配线部分。基准电位第一分支配线110-S11指的是从分支点起至上支路的半导体开关10-1为止的分支配线部分。基准电位第二分支配线110-S12指的是从分支点起至上支路的半导体开关20-1为止的分支配线部分。
另外，将第二驱动电路100-2与下支路连接的导通控制信号配线具备导通控制信号共用配线110-G2、导通控制信号第一分支配线110-G21、导通控制信号第二分支配线110-G22。导通控制信号共用配线110-G2指的是从第二驱动电路100-2起至配线的分支点为止的共用配线部分。导通控制信号第一分支配线110-G21指的是从分支点起至下支路的半导体开关10-2为止的分支配线部分。导通控制信号第二分支配线110-G22指的是从分支点起至下支路的半导体开关20-2为止的分支配线部分。
另外，将第二驱动电路100-2与下支路连接的基准电位配线具备基准电位共用配线110-S2、基准电位第一分支配线110-S21、基准电位第二分支配线110-S22。基准电位共用配线110-S2指的是从第二驱动电路100-2起至配线的分支点为止的共用配线部分。基准电位第一分支配线110-S21指的是从分支点起至下支路的半导体开关10-2为止的分支配线部分。基准电位第二分支配线110-S22指的是从分支点起至下支路的半导体开关20-2为止的分支配线部分。
需要说明的是，在以下的说明中，将对第一驱动电路100-1与第一半导体开关SS1进行连接的配线有时记载为第一配线PW1。第一配线PW1包含基准电位共用配线110-S1和导通控制信号共用配线110-G1。而且，将对第二驱动电路100-2与第二半导体开关SS2进行连接的配线有时记载为第二配线PW2。第二配线PW2包含基准电位共用配线110-S2和导通控制信号共用配线110-G2。
通过上述的结构，电力转换装置1从驱动电路100向并联连接的多个半导体开关SS赋予导通控制信号(栅极信号)，由此使多个半导体开关SS进行并联动作。
接下来，参照图2，对第一模块10的电路连接进行说明。需要说明的是，由于第二模块20的电路连接与第一模块10的电路连接相同，因此省略其说明。
图2是表示本实施方式的半导体开关模块的电路连接的一个示例的图。
第一模块10具备高电位连接端子10-D1、低电位连接端子10-S2A、第一交流输出端子10-S1D2、第一栅极连接端子10-G1、第二栅极连接端子10-G2、第一辅助源极连接端子10-S1、第二辅助源极连接端子10-S2。
高电位连接端子10-D1与直流电源50的正侧电位P连接。低电位连接端子10-S2A与直流电源50的负侧电位N连接。第一交流输出端子10-S1D2与第二模块20的第二交流输出端子20-S1D2连接而输出交流电。
从第一驱动电路100-1经由导通控制信号共用配线110-G1向第一栅极连接端子10-G1供给导通控制信号(栅极信号)。从第一驱动电路100-1经由基准电位共用配线110-S1向第一辅助源极连接端子10-S1供给基准电位。
从第二驱动电路100-2经由导通控制信号共用配线110-G2向第二栅极连接端子10-G2供给导通控制信号(栅极信号)。从第二驱动电路100-2经由基准电位共用配线110-S2向第二辅助源极连接端子10-S2供给基准电位。
如上所述，从第一驱动电路100-1向第一模块10的第一辅助源极连接端子10-S1供给基准电位。从第二驱动电路100-2向第一模块10的第二辅助源极连接端子10-S2供给基准电位。向该第一辅助源极连接端子10-S1供给的基准电位与向第二辅助源极连接端子10-S2供给的基准电位为互不相同的电位。
在与第一模块10并联连接的第二模块20中，也与第一模块10同样地从第一驱动电路100-1向第一辅助源极连接端子20-S1供给基准电位。而且，从第二驱动电路100-2向第二模块20的第二辅助源极连接端子20-S2供给基准电位。向该第一辅助源极连接端子20-S1供给的基准电位与向第二辅助源极连接端子20-S2供给的基准电位为互不相同的电位。
即，上支路的半导体开关SS与下支路的半导体开关SS为互不相同的基准电位。
换言之，第二半导体开关SS2的基准电位与第一半导体开关SS1的基准电位不同。即，电力转换装置1具备基准电位与第一半导体开关SS1的基准电位不同的第二半导体开关SS2。
另外，第三半导体开关SS3的基准电位与第一半导体开关SS1的基准电位相同。即，电力转换装置1具备基准电位与第一半导体开关SS1的基准电位相同的第三半导体开关SS3。
另外，第四半导体开关SS4的基准电位与第二半导体开关SS2的基准电位相同。即，电力转换装置1具备基准电位与第二半导体开关SS2的基准电位相同的第四半导体开关SS4。
图3是表示本实施方式的半导体开关模块的外观的一个示例的图。以下，在表示方向及位置的情况下，根据需要而使用XYZ正交坐标系进行说明。在该XYZ正交坐标系中，XY平面表示载置半导体开关模块的面。Z轴表示从半导体开关模块的底面至顶面的方向。该半导体开关模块的各端子从顶面沿Z轴方向突出。Y轴表示半导体开关模块所具备的多个半导体开关SS中的1个半导体开关SS的端子排列的方向。X轴表示多个半导体开关模块依次排列的方向。
第一模块10与第二模块20沿X轴方向依次排列配置。第一模块10的第一半导体开关SS1及第二半导体开关SS2以及第二模块20的第三半导体开关SS3及第四半导体开关SS4按照记载顺序沿X轴方向依次排列配置。即，各半导体开关SS按照第一半导体开关SS1、第二半导体开关SS2、第三半导体开关SS3、第四半导体开关SS4的顺序排列配置。
如该图所示，相互并联连接的第一模块10与第二模块20相邻配置。而且，第一模块10与第二模块20使用相同的半导体开关模块。因此，第一模块10的端子排列与第二模块20的端子排列一致。
第一模块10的各端子，即高电位连接端子10-D1、低电位连接端子10-S2A、第一交流输出端子10-S1D2、第一栅极连接端子10-G1、第二栅极连接端子10-G2、第一辅助源极连接端子10-S1以及第二辅助源极连接端子10-S2都被形成为，从半导体开关模块的顶面突出的销端子。
这些端子中的高电位连接端子10-D1、低电位连接端子10-S2A及第一交流输出端子10-S1D2被形成为一对销端子。
接下来，参照图4，针对向该半导体开关模块组合了多层印制配线基板30和驱动电路100的电力转换装置1的结构进行说明。
图4是表示本实施方式的从Z轴方向观察的电力转换装置1的结构的一个示例的图。在电力转换装置1中，驱动电路100经由多层印制配线基板30而与第一模块10及第二模块20连接。需要说明的是，在以下的说明中，将多层印制配线基板30也简记为多层基板。
如图4的实线所示，在多层印制配线基板30形成有将第一驱动电路100-1、第一模块10的第一栅极连接端子10-G1及第一辅助源极连接端子10-S1、第二模块20的第一栅极连接端子20-G1及第一辅助源极连接端子20-S1连接的配线图案。而且，如图4的虚线所示，在多层印制配线基板30形成有将第二驱动电路100-2、第一模块10的第二栅极连接端子10-G2及第二辅助源极连接端子10-S2、第二模块20的第二栅极连接端子20-G2及第二辅助源极连接端子20-S2连接的配线图案。
另外，多层印制配线基板30具备分别供第一模块10及第二模块20的各端子进行***安装的通孔。多层印制配线基板30通过具备通孔，从而例如与通过电线而连接于各端子的情况相比，能够缩短驱动电路100与半导体开关SS之间的配线长度。
在此，Z轴方向指的是多层印制配线基板30的各层的层叠方向。参照图5至图7，对多层印制配线基板30的各层的配线图案的配置及配线图案的形状进行说明。
图5是表示本实施方式的多层印制配线基板30的各层的配线图案的一个示例的图。在该示例中，多层印制配线基板30具有4层的配线图案。这4层的配线图案的具体例如图6及图7所示。
图6是表示本实施方式的多层印制配线基板30的第一层30-1及第二层30-2的配线图案的一个示例的图。
图7是表示本实施方式的多层印制配线基板30的第三层30-3及第四层30-4的配线图案的一个示例的图。
[第一层的配线图案]
如图6(A)所示，在第一层30-1形成有将第一驱动电路100-1、第一模块10的第一栅极连接端子10-G1及第二模块20的第一栅极连接端子20-G1连接的导通控制信号配线的配线图案。具体而言，在第一层30-1分别形成有导通控制信号共用配线110-G1、导通控制信号第一分支配线110-G11及导通控制信号第二分支配线110-G12的配线图案。导通控制信号共用配线110-G1在第一层30-1中作为从第一驱动电路100-1起经由分支点BPG1直至分支点BPG11及分支点BPG12为止的配线图案而形成。导通控制信号第一分支配线110-G11作为从分支点BPG11起至第一栅极连接端子10-G1为止的配线图案而形成。导通控制信号第二分支配线110-G12作为从分支点BPG12起至第一栅极连接端子20-G1为止的配线图案而形成。
[第二层的配线图案]
如图6(B)所示，在第二层30-2形成有将第一驱动电路100-1、第一模块10的第一辅助源极连接端子10-S1及第二模块20的第一辅助源极连接端子20-S1连接的基准电位配线的配线图案。具体而言，在第二层30-2分别形成有基准电位共用配线110-S1、基准电位第一分支配线110-S11及基准电位第二分支配线110-S12的配线图案。基准电位共用配线110-S1在第二层30-2中作为从第一驱动电路100-1起经由分支点BPS1直至分支点BPS11及分支点BPS12为止的配线图案而形成。基准电位第一分支配线110-S11作为从分支点BPS11起至第一辅助源极连接端子10-S1为止的配线图案而形成。基准电位第二分支配线110-S12作为从分支点BPS12起至第一辅助源极连接端子20-S1为止的配线图案而形成。
[第三层的配线图案]
如图7(A)所示，在第三层30-3形成有将第二驱动电路100-2、第一模块10的第二栅极连接端子10-G2及第二模块20的第二栅极连接端子20-G2连接的导通控制信号配线的配线图案。具体而言，在第三层30-3分别形成有导通控制信号共用配线110-G2、导通控制信号第一分支配线110-G21及导通控制信号第二分支配线110-G22的配线图案。导通控制信号共用配线110-G2在第三层30-3中作为从第二驱动电路100-2起经由分支点BPG2直至分支点BPG21及分支点BPG22为止的配线图案而形成。导通控制信号第一分支配线110-G21作为从分支点BPG21起至第二栅极连接端子10-G2为止的配线图案而形成。导通控制信号第二分支配线110-G22作为从分支点BPG22起至第二栅极连接端子20-G2为止的配线图案而形成。
[第四层的配线图案]
如图7(B)所示，在第四层30-4形成有将第二驱动电路100-2、第一模块10的第二辅助源极连接端子10-S2及第二模块20的第二辅助源极连接端子20-S2连接的基准电位配线的配线图案。具体而言，在第四层30-4分别形成有基准电位共用配线110-S2、基准电位第一分支配线110-S21及基准电位第二分支配线110-S22的配线图案。基准电位共用配线110-S2在第四层30-4中作为从第二驱动电路100-2起经由分支点BPS2直至分支点BPS21及分支点BPS22为止的配线图案而形成。基准电位第一分支配线110-S21作为从分支点BPS21起至第二辅助源极连接端子10-S2为止的配线图案而形成。基准电位第二分支配线110-S22作为从分支点BPS22起至第二辅助源极连接端子20-S2为止的配线图案而形成。
[关于共用配线及分支配线]
在图5所示的一个示例的情况下，将导通控制信号共用配线110-G1的配线图案中的从分支点BPG11起至分支点BPG12为止的配线图案也简称为共用配线。即，共用配线指的是从驱动电路起直至半导体开关模块的配线图案中的、沿半导体开关模块的排列方向即X轴方向延伸的配线图案。
另外，在该一个示例的情况下，将导通控制信号第一分支配线110-G11的配线图案及导通控制信号第二分支配线110-G12的配线图案也简称为分支配线。即分支配线指的是从驱动电路起直至半导体开关模块的配线图案中的、沿着从共用配线朝向半导体开关模块的方向即Y轴方向延伸的配线图案。
上述的分支点BP指的是配线图案上的位置中的1个配线图案分成多个配线图案的位置、或者配线图案上的位置中的从共用配线的配线图案起分开的位置。例如，图5所示的分支点BPG1是导通控制信号配线的配线图案上的位置中的1个配线图案分成多个配线图案的位置的一个示例。而且，图5所示的分支点BPG11及分支点BPG12是导通控制信号配线的配线图案上的位置中的从共用配线的配线图案起分开的配线图案的位置的一例。
即，在形成于多层印制配线基板30的配线图案中，存在共用配线和分支配线。共用配线被称为从驱动电路100至分支点BP为止的配线图案，分支配线是在分支点BP处从共用配线起分支的配线图案，并被称为从分支点BP起至半导体开关SS的各端子为止的配线图案。
[关于配线图案的配线长度]
在图5所示的一个示例的情况下，导通控制信号共用配线110-G1的配线图案中的从分支点BPG11起至分支点BPG12为止的配线图案的配线长度L，即共用配线的配线长度L为长度x1。
另外，在该示例的情况下，导通控制信号第一分支配线110-G11的配线图案的配线长度L为长度y1。导通控制信号第二分支配线110-G12的配线图案的配线长度L是长度y2。在该示例中，长度y1与长度y2一致。
另外，在该示例的情况下，共用配线的配线图案中的从分支点BPG1起至分支点BPG11为止的配线长度L与从分支点BPG1起至分支点BPG12为止的配线长度L一致。即，分支点BPG1是共用配线的配线图案的中点。
另外，导通控制信号第一分支配线110-G11的配线图案的配线长度L与导通控制信号第二分支配线110-G12的配线图案的配线长度L一致。即，分支配线彼此的配线图案的配线长度L相互一致。
在该示例的情况下，从驱动电路100分别直至多个半导体开关模块的配线图案的配线长度L相互一致。即，从驱动电路100起分别直至多个半导体开关模块的配线图案是等长配线。而且，从驱动电路100起分别直至多个半导体开关模块的配线图案为，隔着分支点BPG1即共用配线的配线图案的中点的对称结构。
需要说明的是，虽然以第一层30-1的配线图案为一个示例进行了说明，但是多层印制配线基板30的其它的层的配线图案的配线长度L也与第一层的配线图案相同。即，关于多层印制配线基板30的各层，从驱动电路100分别至多个半导体开关模块的配线图案是等长配线。而且，关于多层印制配线基板30的各层，从驱动电路100起分别直至多个半导体开关模块的配线图案为，隔着共用配线的配线图案的中点的对称结构。
[关于配线图案的层叠方向的配置]
如图5(A)～(C)所示，第一层30-1的配线图案与第二层30-2的配线图案被配置为，在多层印制配线基板30的层叠方向AZ上处于重叠的位置。而且，第三层30-3的配线图案与第四层30-4的配线图案被配置为，在多层印制配线基板30的层叠方向AZ上处于重叠的位置。
在此，多层印制配线基板30的层叠方向AZ指的是，多层印制配线基板30的各层所层叠的方向即该图的Z轴方向。
具体而言，第一层30-1的导通控制信号配线的配线图案与第二层30-2的基准电位配线的配线图案被配置为，在层叠方向AZ上处于重叠的位置。
更具体而言，第一层30-1的导通控制信号共用配线110-G1的配线图案与第二层30-2的基准电位共用配线110-S1的配线图案被配置为，在层叠方向AZ上处于重叠的位置。第一层30-1的导通控制信号第一分支配线110-G11的配线图案与第二层30-2的基准电位第一分支配线110-S11的配线图案被配置为，在层叠方向AZ上处于重叠的位置。第一层30-1的导通控制信号第二分支配线110-G12的配线图案与第二层30-2的基准电位第二分支配线110-S12的配线图案被配置为，在层叠方向AZ上处于重叠的位置。
即，多层印制配线基板30具有1个半导体开关SS的导通控制信号配线与基准电位配线隔着绝缘层R而配置的所谓层压结构。具体而言，如图5(B)及图5(C)所示，多层印制配线基板30关于第一半导体开关SS1，具有导通控制信号第一分支配线110-G11与基准电位第一分支配线110-S11隔着绝缘层R而配置的层压结构。而且，多层印制配线基板30关于第二半导体开关SS2，具有导通控制信号第一分支配线110-G21与基准电位第一分支配线110-S21隔着绝缘层R而配置的层压结构。关于第三半导体开关SS3及第四半导体开关SS4也同样，多层印制配线基板30具有层压结构。
需要说明的是，绝缘层R的Z轴方向的厚度被选择为，能够确保流过各配线图案的电流的绝缘的厚度。
在导通控制信号配线中，沿着从驱动电路100朝向半导体开关SS的方向流动有栅极驱动电流。而且，在基准电位配线中，沿着从半导体开关SS朝向驱动电路100的方向流动有与上述的栅极驱动电流相同的电流值的电流。即，在导通控制信号配线和基准电位配线中，沿着相对的方向流动有彼此相同的电流值的电流，即流动有往复电流。因此，在多层印制配线基板30具有层压结构的情况下，通过在一方的配线中所流动的电流而产生的磁通与通过在另一方的配线中所流动的电流而产生的磁通将相互抵消。因此，在多层印制配线基板30具有层压结构的情况下，能够降低导通控制信号配线及基准电位配线的配线电感。
换言之，第一配线PW1的基准电位配线与导通控制信号配线在多层印制配线基板30的层叠方向AZ上处于重叠的位置但配置于互不相同的层。在该示例中，第一配线PW1指的是将第一驱动电路100-1与第一半导体开关SS1及第三半导体开关SS3连接的基准电位配线及导通控制信号配线。
另外，第二配线PW2的基准电位配线与导通控制信号配线在多层印制配线基板30的层叠方向AZ上处于重叠的位置但配置于互不相同的层。在该示例中，第二配线PW2指的是将第二驱动电路100-2与第二半导体开关SS2及第四半导体开关SS4连接的基准电位配线及导通控制信号配线。
而且，换言之，在多层印制配线基板30中，将第一驱动电路100-1与第三半导体开关SS3连接的基准电位第二分支配线110-S12与第一配线PW1的基准电位第一分支配线110-S11配置于相同层。
在多层印制配线基板30中，将第一驱动电路100-1与第三半导体开关SS3连接的导通控制信号第二分支配线110-G12与第一配线PW1的导通控制信号第一分支配线110-G11配置于相同层。
在多层印制配线基板30中，将第二驱动电路100-2与第四半导体开关SS4连接的基准电位第二分支配线110-S22与第二配线PW2的基准电位第一分支配线110-S21配置于相同层。
在多层印制配线基板30中，将第二驱动电路100-2与第四半导体开关SS4连接的导通控制信号第二分支配线110-G22与第二配线PW2的导通控制信号第一分支配线110-G21配置于相同层。
进而换言之，在多层印制配线基板30中，以使基准电位配线与导通控制信号配线沿层叠方向AZ重叠的部分的、基准电位配线的配线形状与导通控制信号配线的配线形状在多层印制配线基板30的层叠方向观察下一致的方式配置。
即，关于与1个半导体开关SS分别连接的基准电位配线和导通控制信号配线，这些配线的配线图案的形状相同。需要说明的是，在此所说的配线图案的形状相同的情况除了包括彼此的形状完全相同的情况之外，还包括配线图案的配线宽度W互不相同的情况，或者在多层印制配线基板30的层叠方向观察下沿X轴方向或Y轴方向偏离配置的情况。
[关于配线图案彼此的层叠长度]
如图5(A)～(C)所示，第一层30-1的配线图案及第二层30-2的配线图案与第三层30-3的配线图案及第四层30-4的配线图案以避开在多层印制配线基板30的层叠方向AZ上重叠的位置的方式配置。
在此，在图5(A)所示的交叉部分IS处，第一层30-1的配线图案及第二层30-2的配线图案与第三层30-3的配线图案及第四层30-4的配线图案在多层印制配线基板30的层叠方向AZ上交叉。
具体而言，第一配线PW1(导通控制信号第二分支配线110-G12及基准电位第二分支配线110-S12)与第二配线PW2(导通控制信号第一分支配线110-G21及基准电位第一分支配线110-S21)于交叉部分IS处在层叠方向AZ上交叉。
多层印制配线基板30的配线图案以在该交叉部分IS处使第一配线PW1的配线图案与第二配线PW2的配线图案所交叉的配线长度L尽可能短的方式配置。
例如，交叉的配线长度L比第一配线PW1的基准电位配线与导通控制信号配线沿层叠方向AZ相互重叠的部分的配线长度L短。而且，交叉的配线长度L比第二配线PW2的基准电位配线与导通控制信号配线沿层叠方向AZ相互重叠的部分的配线长度L短。
在此，如图5(A)所示，如果以第一配线PW1与第二配线PW2在交叉部分IS处正交的方式配置配线图案，则与未正交的情况相比，交叉的配线长度L变短。需要说明的是，在此所说的正交除了包括配线图案彼此所成的角为90[°]的情况之外，还包括例如所成的角为80[°]的情况等90[°]以外的情况。
在第一配线PW1与第二配线PW2在交叉部分IS处正交的情况下，第一配线PW1的交叉部分IS处的配线长度L1与第二配线PW2的交叉部分IS处的配线宽度W2一致。而且，在第一配线PW1与第二配线PW2在交叉部分IS处正交的情况下，第二配线PW2的交叉部分IS处的配线长度L2与第一配线PW1的交叉部分IS处的配线宽度W1一致。
即，关于第一配线PW1与第二配线PW2沿层叠方向AZ相互重叠的部分，第一配线PW1和第二配线PW2中的一方的配线的配线长度L与另一方的配线的配线宽度W一致。
在此，半导体开关模块的上支路与下支路的半导体开关SS进行动作的基准电位及开关动作的时刻互不相同。
具体而言，第一模块10的上支路的半导体开关10-1与下支路的半导体开关10-2的基准电位及开关动作的时刻互不相同。而且，第二模块20的上支路的半导体开关20-1与下支路的半导体开关20-2的基准电位及开关动作的时刻互不相同。
假设在多层印制配线基板30中，连接于上支路的配线图案与连接于下支路的配线图案相互接近而配置时，与相互分离配置的情况相比，配线间的寄生电容增大。因此，当连接于上支路的配线图案与连接于下支路的配线图案相互接近而配置时，由于与半导体开关SS的开关相伴的电位变动而产生的以寄生电容的充放电电流为起因的噪声增大。噪声的增大会给半导体开关SS的稳定动作造成不良影响。
本实施方式的电力转换装置1为，在多层印制配线基板30中，连接于上支路的配线图案与连接于下支路的配线图案被配置在层叠方向AZ上相互不重叠的位置。即，本实施方式的电力转换装置1为，连接于上支路的配线图案与连接于下支路的配线图案在多层印制配线基板30中相互分离配置。
因此，根据本实施方式的电力转换装置1，能够抑制上下支路配线间的寄生电容的增大，降低以寄生电容的充放电电流为起因的噪声。即，根据本实施方式的电力转换装置1，能够降低以印制配线基板的配线图案为起因的噪声引起的半导体开关的误动作。
另外，本实施方式的电力转换装置1的多层印制配线基板30具有层压结构。因此，根据本实施方式的电力转换装置1，能够降低导通控制信号配线及基准电位配线的配线电感。即，根据本实施方式的电力转换装置1，能够降低以印制配线基板的配线电感为起因的噪声而引起的半导体开关的误动作。
另外，本实施方式的电力转换装置1为，多层印制配线基板30通过通孔而与半导体开关模块的端子连接。因此，根据本实施方式的电力转换装置1，与未通过通孔连接的情况相比，能够缩短驱动电路100与半导体开关模块之间的配线长度。即，根据本实施方式的电力转换装置1，能够降低驱动电路100与半导体开关模块之间的配线长度较长时所产生的栅极信号的振动或感应噪声。即，根据本实施方式的电力转换装置1，能够降低以栅极信号的振动或感应噪声为起因的半导体开关的误动作。
另外，本实施方式的电力转换装置1的多层印制配线基板30的配线图案为等长配线。因此，根据本实施方式的电力转换装置1，能够降低将多个半导体开关SS并联连接时所产生的过渡性的电流的不平衡。即，根据本实施方式的电力转换装置1，能够降低以过渡性的电流的不平衡为起因的半导体开关的误动作。
需要说明的是，在上述的说明中，虽然对电力转换装置1为半导体开关模块成为两并联的情况进行了说明，但是并不局限于此。例如，电力转换装置1也可以具备三并联以上的半导体开关模块。
另外，在上述的说明中，虽然对电力转换装置1通过4层的多层印制配线基板30进行配线的情况进行了说明，但是并不局限于此。例如，电力转换装置1也可以通过具备正负的电源层的6层的多层印制配线基板30来实施配线。
以上，虽然对本发明的实施方式及其变形进行了说明，但是上述实施方式及其变形是作为示例而提出的，没有限定发明的范围。上述实施方式及其变形能够以其它的各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。上述实施方式及其变形包含于发明的范围或主旨，同时包含于权利要求书记载的发明及其等同的范围。

Claims (5)

1.一种电力转换装置，在对半导体开关的导通状态进行控制的多个驱动电路连接有多个半导体开关，其中，
所述电力转换装置具备：
第一半导体开关；
第二半导体开关，其基准电位与所述第一半导体开关的基准电位不同；
第一驱动电路，其控制所述第一半导体开关的导通状态；
第二驱动电路，其控制所述第二半导体开关的导通状态；以及
多层基板，其分别配置有将所述第一驱动电路与所述第一半导体开关连接的第一配线和将所述第二驱动电路与所述第二半导体开关连接的第二配线，该第一配线包含基准电位配线和导通控制信号配线，该第二配线包含基准电位配线和导通控制信号配线，
在所述多层基板中，
所述第一配线的基准电位配线与导通控制信号配线在基板的层叠方向上处于重叠的位置但配置于互不相同的层，
所述第二配线的基准电位配线与导通控制信号配线在所述层叠方向上处于重叠的位置但配置于互不相同的层，
所述第一配线与所述第二配线沿所述层叠方向相互重叠的部分的配线长度比如下两者中的任一配线长度短，其一是所述第一配线的基准电位配线与导通控制信号配线沿所述层叠方向重叠的部分的配线长度，其二是所述第二配线的基准电位配线与导通控制信号配线沿所述层叠方向重叠的部分的配线长度。
2.根据权利要求1所述的电力转换装置，其中，
所述电力转换装置还具备基准电位与所述第一半导体开关的基准电位相同的第三半导体开关，
所述第一驱动电路还控制所述第三半导体开关的导通状态，
在所述多层基板中，
将所述第一驱动电路与所述第三半导体开关连接的基准电位配线与所述第一配线的基准电位配线配置于相同层，
将所述第一驱动电路与所述第三半导体开关连接的导通控制信号配线与所述第一配线的导通控制信号配线配置于相同层。
3.根据权利要求2所述的电力转换装置，其中，
所述电力转换装置还具备基准电位与所述第二半导体开关的基准电位相同的第四半导体开关，
所述第二驱动电路还控制所述第四半导体开关的导通状态，
在所述多层基板中，
将所述第二驱动电路与所述第四半导体开关连接的基准电位配线与所述第二配线的基准电位配线配置于相同层，
将所述第二驱动电路与所述第四半导体开关连接的导通控制信号配线与所述第二配线的导通控制信号配线配置于相同层，
各半导体开关按照所述第一半导体开关、所述第二半导体开关、所述第三半导体开关、所述第四半导体开关的顺序排列配置。
4.根据权利要求1～3中任一项所述的电力转换装置，其中，
所述基准电位配线与所述导通控制信号配线沿所述层叠方向重叠的部分的、所述基准电位配线的配线形状与所述导通控制信号配线的配线形状在基板的层叠方向观察下一致。
5.根据权利要求1所述的电力转换装置，其中，
关于所述第一配线与所述第二配线沿所述层叠方向相互重叠的部分，所述第一配线和所述第二配线中的一方的配线的配线长度与另一方的配线的配线宽度一致。
CN201710607632.8A 2016-09-01 2017-07-24 电力转换装置 Active CN107800304B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-171287 2016-09-01
JP2016171287A JP6759874B2 (ja) 2016-09-01 2016-09-01 電力変換装置

Publications (2)

Publication Number Publication Date
CN107800304A true CN107800304A (zh) 2018-03-13
CN107800304B CN107800304B (zh) 2021-02-05

Family

ID=61243666

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710607632.8A Active CN107800304B (zh) 2016-09-01 2017-07-24 电力转换装置

Country Status (3)

Country Link
US (1) US10014795B2 (zh)
JP (1) JP6759874B2 (zh)
CN (1) CN107800304B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020202272A1 (ja) * 2019-03-29 2020-10-08 三菱電機株式会社 半導体モジュール並列回路および半導体モジュール接続基板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101031175A (zh) * 2006-02-28 2007-09-05 东芝照明技术株式会社 放电灯点灯装置及照明装置
CN101965607A (zh) * 2007-12-28 2011-02-02 夏普株式会社 辅助电容配线驱动电路和显示装置
US20160133301A1 (en) * 2014-04-07 2016-05-12 Renesas Electronics Corporation Multilayered semiconductor device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3149648B2 (ja) * 1992-11-18 2001-03-26 富士電機株式会社 半導体変換装置
JP4769784B2 (ja) * 2007-11-05 2011-09-07 ルネサスエレクトロニクス株式会社 半導体装置
JP2010252490A (ja) 2009-04-14 2010-11-04 Toshiba Corp ゲート駆動基板及び電力変換装置
JP2011082450A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム
EP2811642A4 (en) * 2012-01-31 2015-10-07 Yaskawa Denki Seisakusho Kk ELECTRIC POWER CONVERTING DEVICE AND METHOD FOR MANUFACTURING ELECTRIC POWER CONVERTING DEVICE
JP5789576B2 (ja) * 2012-09-14 2015-10-07 日立オートモティブシステムズ株式会社 電力変換装置
JP2016139648A (ja) * 2015-01-26 2016-08-04 株式会社東芝 半導体装置及びその製造方法
US9589946B2 (en) * 2015-04-28 2017-03-07 Kabushiki Kaisha Toshiba Chip with a bump connected to a plurality of wirings

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101031175A (zh) * 2006-02-28 2007-09-05 东芝照明技术株式会社 放电灯点灯装置及照明装置
CN101965607A (zh) * 2007-12-28 2011-02-02 夏普株式会社 辅助电容配线驱动电路和显示装置
US20160133301A1 (en) * 2014-04-07 2016-05-12 Renesas Electronics Corporation Multilayered semiconductor device

Also Published As

Publication number Publication date
CN107800304B (zh) 2021-02-05
US20180062532A1 (en) 2018-03-01
JP6759874B2 (ja) 2020-09-23
JP2018038215A (ja) 2018-03-08
US10014795B2 (en) 2018-07-03

Similar Documents

Publication Publication Date Title
CN104838576B (zh) 半导体装置
CN104205330B (zh) 电力用半导体模块以及电力变换装置
CN104851879B (zh) 具低电感配置内部负载和辅助连接装置的功率半导体模块
CN102195458B (zh) 低电感功率半导体组件
EP1160866B1 (en) Semiconductor device with power wiring structure
CN107005145B (zh) 功率模块、功率模块组、功率输出级以及包括功率输出级的驱动***
US8487407B2 (en) Low impedance gate control method and apparatus
CN206271705U (zh) 包括多个电势面的功率电子开关器件
US9036388B2 (en) Semiconductor device
CN103779339B (zh) 功率半导体模块
CN107800303A (zh) 电力转换装置
CN104160501B (zh) 开关元件单元
CN108475668B (zh) 半导体模块
CN103715915B (zh) 三级整流半桥
US9893646B2 (en) System for a low profile, low inductance power switching module
US20150326221A1 (en) Switching element unit
CN103872881A (zh) 电源装置
CN110234201A (zh) 集成电子开关元件的印刷电路板元件、功率变换器以及制造印刷电路板元件的方法
CN110797328A (zh) 一种功率半导体模块的桥臂单元设计
CN109121461A (zh) 电力转换装置
JP2016207783A (ja) パワーモジュール
US20080150359A1 (en) Semiconductor device and power supply for the same
JP2007053371A (ja) ライン要素を備えたパワー半導体モジュール
CN107800304A (zh) 电力转换装置
US20220238493A1 (en) Power Semiconductor Module with Low Inductance Gate Crossing

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant