CN107786195B - 一种利用低压器件实现耐高压的高速io电路 - Google Patents
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Abstract
本发明公开了一种利用1.8V耐压CMOS器件实现的耐5V高速IO电路,包括:耐压保护单元U1、ESD保护管M1与M2、ESD保护电阻R1与R2。所述IO电路在正常工作时,电路输入输出信号摆幅可以达到3.3V。该IO电路在PAD短接到5V的情况下,耐压保护单元能够保护M1与M2不会产生耐压问题,同时不会将电流引入到3.3V电源上,避免将3.3V电源拉高。IO电路的电容非常小,以保证该电路在GHz的频率上仍能保持正常工作。IO电路依然保持传统IO电路的ESD泄放路径,与传统的IO电路相比,本发明的电路利用1.8V耐压器件并能工作在3.3V电源电压下,具有一般IO所不具有的大摆幅、高速、耐高压性能,而且能够在28nm等缺乏3.3V耐压器件的先进工艺制程下实现,具有灵活广泛的应用。
Description
技术领域
本发明涉及微电子技术中的ESD(Electrostatic Discharge)技术领域,特别是涉及一种利用1.8V耐压器件实现的耐5V高速IO电路,该电路在如USB 2.0等需要该特性的应用场合中具有灵活而广泛的应用。
背景技术
任何两个不同材料的物体摩擦,都有可能产生静电。当电子元器件在制造、生产、组装、测试、存放、搬运等过成中,静电会积累在人体、仪器、存放设备等之中,甚至在电子器件本身也会积累电荷。当静电源与其它物体接触时,存在着电荷流动,将产生潜在的破坏性电压、电流以及电磁场,严重时可以将其中的物体击毁,这就是静电放电ESD。
随着集成电路技术和工艺水平的不断发展,芯片上的晶体管以及器件尺寸越做越小,芯片的集成度越来越高,这些对芯片ESD保护提出了更高的要求,使得集成电路的静电放电保护电路的设计难度达到了空前的高度。尤其是进入28nm的工艺节点以后,普通IO器件的耐压由以前的3.3V降到1.8V,但某些应用如USB 2.0对耐压的要求并没有下降,同时随着高速接口工作的速度越来越高,摆幅要求越来越高,IO的实现难度也越来越高。
IO电路在ESD防护电路中扮演着至关重要的角色。传统的IO电路如图1所示,一般IO电路可以采用二极管实现,如方案1所示,该方案vdd可以接3.3V,IO的输出摆幅可以达到3.3V,其缺点在于当PAD端接5V时,D1会有一个较大的导通电流,导致电源vdd被反灌电甚至是拉高,从而导致内部电路器件的损坏;另外,两个二极管的电容较大会降低IO的最高工作速度。一般IO电路也可以采用MOS管实现,如方案2所示,在28nm以下尺寸的先进工艺下,由于只有1.8V耐压器件,该方案vdd只能接1.8V,IO的输出摆幅只可以达到1.8V,另外当PAD端接5V时,M1会有一个较大的导通电流,导致电源vdd被反灌电甚至是拉高,从而导致内部电路器件的损坏;另外,两个MOS的电容较大会降低IO的最高工作速度。在某些应用场合,如USB 2.0中,需要3.3V电压摆幅,同时需要耐5V的输入电压,也需要达到较高的速度时,以上两种结构均不适合使用,尤其是先进纳米工艺下。因此,设计出具有更灵活更广泛应用的IO电路,对整个微电子的发展是非常有意义的。
发明内容
本发明的目的在于提供一种IO电路的结构,该电路结构利用1.8V耐压器件实现,能够达到3.3V电压摆幅,同时能够耐5V的输入电压,并能够达到GHz以上的高速要求,该技术使得该IO电路在先进纳米工艺下具有更灵活更广泛的应用。
为了实现上述目的,本发明设计方案如图2所示,包括:耐压保护单元U1、ESD保护管M1与M2、ESD保护电阻R1与R2。耐压保护单元上端接M1的漏极,下端接M2的漏极,左端接高速接口内部电路,右边接PAD;ESD保护管M1的源极接电路电源vdd,漏极接耐压保护单元U1的上端,栅极连接到ESD保护电阻R1的一端;ESD保护管M2的源极接电路地gnd,漏极接耐压保护单元U1的下端,栅极连接到ESD保护电阻R2的一端;ESD保护电阻R1的一端连接到M1的栅极,而另外一端连接到电源电压vdd上;ESD保护电阻R2的一端连接到M2的栅极,而另外一端连接到地gnd上。
本发明的实施例如图3,所述耐压保护单元U1包含电阻R3、R4、R5、R6、R7,NMOS管M3、M4以及PMOS管M5。R3一端接M3的栅极以及R4的一端,R3的另外一端接地gnd;R4一端接电阻R3的一端以及M3的栅极,R4的另外一端接R5的一端以及M4的栅极;R5的一端接R4的一端以及M4的栅极,R5的另外一端接PAD和M4的漏极;R6的一端连接到电源vdd,另外一端连接到M5的栅极与R7一端;R7的一端连接到地gnd,另外一端连接到M5的栅极与R6的连接点;M3的源极接M2的漏极,M3的栅极接R3与R4的连接点,M3的漏极接M4的源极以及M5的漏极的连接点;M4的源极接M3的漏极以及M5的漏极的连接点,M4的栅极连接R4与R5的连接点,M4的漏极接PAD与R5的一端;M5的源极连接到M1的漏极,M5的栅极连接到R6与R7的连接点,M5的漏极连接到M3漏极与M4的源极。
根据本发明的实施例,场效应管M1的源极端接vdd,场效应管M1的栅极接R1的一端,场效应管M1的漏极接耐压保护单元的上端,即M5的源极。场效应管M2的源极端接gnd,场效应管M2的栅极接R2的一端,场效应管M2的漏极接耐压保护单元的下端,即M3的源极。
根据本发明的实施例,ESD保护电阻R1的一端接vdd,另外一端接M1的栅极。ESD保护电阻R2的一端接gnd,另外一端接M2的栅极。
根据本发明的技术方案,具有以下的有益效果:由于本发明的IO电路具有耐压保护单元,其优点在于电源能够支持3.3V,从而支持3.3V的信号输入输出摆幅,另外,当PAD外部短接到5V电压上,IO电路不会损坏,而且不会影响3.3V电源电压。由于输出节点电容较小,因此该PAD电路支持GHz以上的高速数据接口,而且器件全部为1.8V耐压器件,能够在28nm等先进制程下实现,因此该电路具有更灵活广泛的应用。
附图说明
下面通过参考附图并结合实例具体地描述本发明,本发明的优点和实现方式将会更加明显和清晰,其中附图所示内容仅用于对本发明的解释说明,而不构成对本发明的任何意义上的限制,在附图中:
图1为现有电路示意图;
图2为本发明电路示意图;
图3为本发明具体实施例示意图。
具体实施方式
如图2所示,本发明包含一个耐压保护单元U1、ESD保护管M1与M2、ESD保护电阻R1与R2。其连接关系如下:耐压保护单元上端接M1的漏极,下端接M2的漏极,左端接高速接口内部电路,右边接PAD;ESD保护管M1的源极接电路电源vdd,漏极接耐压保护单元U1的上端,栅极连接到ESD保护电阻R1的一端;ESD保护管M2的源极接电路地gnd,漏极接耐压保护单元U1的下端,栅极连接到ESD保护电阻R2的一端;ESD保护电阻R1的一端连接到M1的栅极,而另外一端连接到电源电压vdd上;ESD保护电阻R2的一端连接到M2的栅极,而另外一端连接到地gnd上。
所述IO电路在正常工作时,电源电压vdd为3.3V,因此该IO电路适用于输入输出信号摆幅为0到3.3V的应用场景。当PAD上电压幅度低于1.65V时,耐压保护电路会使M1的漏极电压始终高于1.65V,从而保证M1不存在耐压问题。当PAD上电压高于1.8V时,耐压保护电路会使M2的漏极电压始终低于1.8V,从而保证M2不存在耐压问题。耐压保护电路在PAD连接上的电容必须足够小,以保证该IO电路在GHz的频率上仍能保持正常工作。该IO电路在PAD短接到5V的情况下,耐压保护单元能够保护M1与M2不会产生耐压问题,同时不会将大电流引入到3.3V电源上。所述IO电路在ESD发生时,耐压保护电路U1并不会影响IO的ESD泄放路径,从地到PAD的ESD将会通过M2以及耐压保护电路的通路以及通路上的寄生二极管进行泄放,从PAD到电源的ESD则将会通过M1以及耐压保护电路的通路以及通路上的寄生二极管进行泄放。
本发明具体实施例如图3所示,本发明的具体实施例耐压保护单元U1、ESD保护管M1与M2、ESD保护电阻R1与R2。电路的器件连接关系如下:耐压保护单元U1包含电阻R3、R4、R5、R6、R7,NMOS管M3、M4以及PMOS管M5。R3一端接M3的栅极以及R4的一端,R3的另外一端接地gnd;R4一端接电阻R3的一端以及M3的栅极,R4的另外一端接R5的一端以及M4的栅极;R5的一端接R4的一端以及M4的栅极,R5的另外一端接PAD和M4的漏极;R6的一端连接到电源vdd,另外一端连接到M5的栅极与R7一端;R7的一端连接到地gnd,另外一端连接到M5的栅极与R6的连接点;M3的源极接M2的漏极,M3的栅极接R3与R4的连接点,M3的漏极接M4的源极以及M5的漏极的连接点;M4的源极接M3的漏极以及M5的漏极的连接点,M4的栅极连接R4与R5的连接点,M4的漏极接PAD与R5的一端;M5的源极连接到M1的漏极,M5的栅极连接到R6与R7的连接点,M5的漏极连接到M3漏极与M4的源极。场效应管M1的源极端接vdd,场效应管M1的栅极接R1的一端,场效应管M1的漏极接耐压保护单元的上端,即M5的源极。场效应管M2的源极端接gnd,场效应管M2的栅极接R2的一端,场效应管M2的漏极接耐压保护单元的下端,即M3的源极。ESD保护电阻R1的一端接vdd,另外一端接M1的栅极。ESD保护电阻R2的一端接gnd,另外一端接M2的栅极。
在电路正常工作时,电源电压vdd为3.3V,经过电阻R6与R7的分压后,节点n5的电压为电源的一半即1.65V。因此在M5的钳位作用下M1的漏极即节点n6的电压不会低于1.65V,M1的耐压问题得到解决。当PAD短接到5V的时候,经过R5、R4与R3的分压作用,节点n2的电压为3.3V,节点n1的电压为1.8V,因此在M4的钳位作用下,节点n3的电压不会超过3.3V,在M3的钳位作用下,而节点n4的电压不会超过1.8V,因此M2得到了耐压保护,以下对各种电压值进行了归纳:
(1) Vnpad = 0V时,各个节点电压分别为:
Vn2 = 0V
Vn1 = 0V
Vn3 = 0V
Vn4 = 0V
Vn5 =1.65V
Vn6 = 1.65V
(2) Vnpad = 3.3V时,各个节点电压分别为:
Vn2 = 2.2V
Vn1 = 1.2V
Vn3 = 2.2V
Vn4 = 1.2V
Vn5 =1.65V
Vn6 = 1.65V
(3) Vnpad = 5V时,各个节点电压分别为:
Vn2 = 3.3V
Vn1 = 1.8V
Vn3 = 3.3V
Vn4 = 1.8V
Vn5 =1.65V
Vn6 = 3.3V
从以上情况分析,IO里所有器件都没有任何耐压问题,而且即使IO短接到5V,也不会存在往vdd倒灌的电流。节点npad上的寄生电容主要由M4贡献,因此寄生电容较小,适合高速应用。
当发生ESD时,一般IO(如图1方案2所示)会有从地到PAD以及从PAD到电源两条泄放路径。如果地为ESD脉冲正端,PAD为ESD脉冲负端时,静电会通过二级管M2及其寄生二极管进行泄放。如果PAD为ESD脉冲正端,电源为ESD脉冲负端时,静电会通过二极管M1及其寄生二极管进行泄放。本发明与一般方案一样,同样包含了从地到PAD以及从PAD到电源的泄放路径。如果地为ESD脉冲正端,PAD为ESD脉冲负端时,节点n1与节点n2的电压会拉高,M2、M3、M4的串联通路构成泄放通路,同时M4上的从地到节点npad的寄生二极管也是泄放路径。如果PAD为ESD脉冲正端,电源为ESD脉冲负端时,M4、M5、M1的串联通路构成泄放通路,同时M5漏极到衬底nwell的寄生二极管会构成泄放通路。
以上实例仅为本发明的优选例子而已,本发明的设计构思并不局限于此,凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
Claims (5)
1.一种利用1.8V耐压CMOS器件实现的耐5V高速IO电路,包括:耐压保护单元U1、ESD保护管M1与M2、ESD保护电阻R1与R2;具体的连接关系如下:耐压保护单元上端接M1的漏极,下端接M2的漏极,左端接高速接口内部电路,右端接PAD;ESD保护管M1的源极接电路电源vdd,漏极接耐压保护单元U1的上端,栅极连接到ESD保护电阻R1的一端;ESD保护管M2的源极接电路地gnd,漏极接耐压保护单元U1的下端,栅极连接到ESD保护电阻R2的一端;ESD保护电阻R1的一端连接到M1的栅极,而另外一端连接到电源电压vdd上;ESD保护电阻R2的一端连接到M2的栅极,而另外一端连接到地gnd上,所述耐压保护单元U1包含电阻R3、R4、R5、R6、R7,NMOS管M3、M4以及PMOS管M5, R3一端接M3的栅极以及R4的一端,R3的另外一端接地gnd;R4一端接电阻R3的一端以及M3的栅极,R4的另外一端接R5的一端以及M4的栅极;R5的一端接R4的一端以及M4的栅极,R5的另外一端接PAD和M4的漏极;R6的一端连接到电源vdd,另外一端连接到M5的栅极与R7一端;R7的一端连接到地gnd,另外一端连接到M5的栅极与R6的连接点;M3的源极接M2的漏极,M3的栅极接R3与R4的连接点,M3的漏极接M4的源极以及M5的漏极的连接点;M4的源极接M3的漏极以及M5的漏极的连接点,M4的栅极连接R4与R5的连接点,M4的漏极接PAD与R5的连接点;M5的源极连接到M1的漏极,M5的栅极连接到R6与R7的连接点,M5的漏极连接到M3漏极与M4的源极的连接点;包含了从地到PAD以及从PAD到电源的泄放路径,如果地为ESD脉冲正端,PAD为ESD脉冲负端时,节点n1与节点n2的电压会拉高,M2、M3、M4的串联通路构成泄放通路,同时M4上的从地到节点npad的寄生二极管也是泄放路径,如果PAD为ESD脉冲正端,电源为ESD脉冲负端时,M4、M5、M1的串联通路构成泄放通路,同时M5漏极到衬底nwell的寄生二极管会构成泄放通路。
2.根据权利要求1所述的IO电路,其特征在于:PMOS场效应管M1的源极端接vdd,M1的栅极接R1的一端,场效应管M1的漏极接耐压保护单元的上端,即M5的源极,NMOS场效应管M2的源极端接gnd,场效应管M2的栅极接R2的一端,场效应管M2的漏极接耐压保护单元的下端,即M3的源极。
3.根据权利要求1或2所述的IO电路,其特征在于:ESD保护电阻R1的一端接vdd,另外一端接M1的栅极;ESD保护电阻R2的一端接gnd,另外一端接M2的栅极。
4.根据权利要求1或2所述的IO电路,其特征在于:在电路正常工作时,电源电压vdd为3.3V,经过电阻R6与R7的分压后,节点n5的电压为电源的一半即1.65V;因此在M5的钳位作用下M1的漏极即节点n6的电压不会低于1.65V,M1的耐压问题得到解决;当PAD短接到5V的时候,经过R5、R4与R3的分压作用,节点n2的电压为3.3V,节点n1的电压为1.8V,因此在M4的钳位作用下,节点n3的电压不会超过3.3V,在M3的钳位作用下,而节点n4的电压不会超过1.8V,因此M2得到了耐压保护。
5.根据权利要求1或2所述的IO电路,其特征在于:电路利用1.8V耐压器件并能工作在3.3V电源电压下,输入输出信号摆幅能够达到3.3V,同时能够耐5V的输入电压,寄生电容较小能用于高速IO应用,而且能够在28nm缺乏3.3V耐压器件的先进工艺制程下实现。
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JP6536274B2 (ja) | 半導体装置 |
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Date | Code | Title | Description |
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PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant | ||
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