CN110149111B - 一种自举开关电路及其控制方法 - Google Patents

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Abstract

本发明公开一种自举开关电路，包括第一控制模块、第二控制模块和导通开关管MP9，导通开关管MP9采用PMOS管，第一控制模块与第二控制模块连接，并用于控制第二控制模块，第二控制模块与导通开关管MP9的栅极连接，并用于控制导通开关管MP9的导通和关断，导通开关管MP9的源极连接输入信号Vin，导通开关管MP9的漏极连接输出信号Vout。本发明采用PMOS作为导通开关管，可以完全消除体效应带来的非线性失真，总谐波失真可达‑110db；本发明的控制方法能保证所有MOS管耐压满足相应的工艺制程的要求，所有MOS管的栅源电压VGS、栅漏电压VGD、源漏电压VSD的压差均在‑VDD～VDD的范围内,所有MOS管的寄生二极管均保持在反偏状态，不存在较大的漏电情况,保证电路的安全可靠，寿命更长。

Description

一种自举开关电路及其控制方法
技术领域
本发明涉及集成电路技术领域，具体涉及一种自举开关电路及其控制方法。
背景技术
随着消费电子对低功耗的要求越来越严格，降低电源电压成为目前最直接的方式。然而较低的电源电压，尤其超低电源电压对于模拟电路的设计提出了较大的挑战。数模转换器用作现代通讯以及传感器***必不可少的模块，在较低的电源***下，信号输出摆幅已经受到限制。然而更严重的是，在低压条件下，普通MOS开关管带来的非线性因素影响更大，从而进一步降低数模转换器的信噪失真比(SNDR)性能。因此在高性能数模转换器中，普遍采用自举开关来降低通路开关电阻的非线性，从而提高或者保持转换器的SNDR性能。
如图1所示，图1为现有的自举开关电路。当clk＝0时，NMOS管MN1导通，NMOS管MN2关断，PMOS管MP3导通，NMOS管MN5导通和NMOS管MN6导通，NMOS管MN7关断。NMOS管MN8的栅极电位通过NMOS管MN5和NMOS管MN6泄放到地，从而使得NMOS管MN8处于关断状态。PMOS管MP2的栅极电位通过PMOS管MP3拉至电源，PMOS管MP2关断。PMOS管MP1的栅极电位拉至地，PMOS管MP1导通。电容C1正极电位预充电至VDD，负极电位预充电至0。当clk＝VDD时，NMOS管MN1关断、NMOS管MN2导通使得PMOS管MP2导通，与此同时NMOS管MN6关断，NMOS管MN7导通从而使得NMOS管MN4导通。信号Vin通过NMOS管MN4对电容C1的负极充电。由于电容C1上的电荷没有泄放通路，根据电荷守恒原理，电容C1的正极电压将会自举至VDD+Vin，该电压通过PMOS管MP2驱动导通开关管MN8，使导通开关管MN8的栅源电压VGS＝(VDD+Vin)-Vin＝VDD，导通开关管MN8导通，并且导通开关管MN8的栅源电压VGS与输入信号无关。在导通开关管MN8的栅源电压导通阶段，不考虑沟道长度调制效应以及体效应的情况下，导通电阻的表达式如下所示：
Figure GDA0002102674310000011
考虑体效应的情况下：
Figure GDA0002102674310000012
其中，μ是电子迁移率，Cox是栅氧化层电容，W/L是MOS管的宽长比，Vth是阈值电压，Vth0是临界阈值，VSB是导通开关管源极与衬底之间的电压差。
公式(1)表明自举电路能够将开关管的栅源电压稳定为VDD而不随输入信号的变化。一方面解决了低电源电压下驱动能力弱的问题，同样地也改善了导通电阻的非线性问题。然而在考虑体效应情况下，如公式(2)所示，阈值电压Vth随接输入信号Vin的变化而变化导致Ron的大小与Vin相关而产生非线性失真。体效应引起的非线性失真问题传统自举开关不能消除。并且随着高阶工艺的不断发展，电源电压VDD会不断降低，源极与衬底之间的VSB带来的非线性失真影响会越来严重。
发明内容
针对现有技术的不足，本发明的目的之一在于提供一种自举开关电路，用于解决低电源电压条件下NMOS开关管的体效应带来的非线性问题。
本发明的内容如下：
一种自举开关电路，包括第一控制模块、第二控制模块和导通开关管MP9，所述导通开关管MP9采用PMOS管，所述第一控制模块与所述第二控制模块连接，并用于控制所述第二控制模块，所述第二控制模块与所述导通开关管MP9的栅极连接，并用于控制所述导通开关管MP9的导通和关断，所述导通开关管MP9的源极连接输入信号Vin，所述导通开关管MP9的漏极连接输出信号Vout。
优选的，所述第一控制模块包括第一至第五NMOS管、第一至第三PMOS管和第一电容C1；
第二NMOS管MN2的栅极和第三PMOS管MP3的栅极连接，并用于接收时钟信号clk，第二NMOS管MN2的漏极和第三PMOS管MP3的漏极连接后分别与第二PMOS管MP2的栅极和第三NMOS管MN3的漏极连接，第二NMOS管MN2的源极分别与第一电容C1的负极、第四NMOS管MN4的漏极、第三NMOS管MN3的源极和第五NMOS管MN5的源极连接，第三PMOS管MP3的源极与电源VDD连接；
第一NMOS管MN1的栅极与电源VDD连接，第一NMOS管MN1的漏极用于接收时钟延时信号clkbb，第一NMOS管MN1的源极分别与第一PMOS管MP1的栅极、第二PMOS管MP2的漏极、第三NMOS管MN3的栅极和第五NMOS管MN5的栅极连接，并用作所述第一控制模块的第一输出端；
第一PMOS管MP1的漏极与电源VDD连接，第一PMOS管MP1的源极分别与第二PMOS管MP2的源极和第一电容C1的正极连接，第一PMOS管MP1的衬底和第二PMOS管MP2的衬底分别与第一电容C1的正极连接，第一电容C1的正极用作所述第一控制模块的第二输出端；
第四NMOS管MN4的栅极用于接收时钟反相信号clkb，第四NMOS管MN4的源极接地，第五NMOS管MN5的漏极连接输入信号Vin。
优选的，所述第二控制模块包括第六至第八NMOS管、第四至第八PMOS管、第十PMOS管、第二电容C2和第三电容C3；
第六NMOS管MN6的栅极和第七PMOS管MP7的栅极分别与电源VDD连接，第六NMOS管MN6的漏极用于接收时钟反相信号clkb，第六NMOS管MN6的源极和第七PMOS管MP7的漏极分别与第六PMOS管MP6的栅极连接，第六PMOS管MP6的漏极与电源VDD连接，第六PMOS管MP6的源极、第七PMOS管MP7的源极和第八PMOS管MP8的源极分别与第三电容C3的正极连接，第三电容C3的负极与所述第二控制模块的第一输入端连接，第八PMOS管MP8的栅极与电源VDD连接，第八PMOS管MP8的漏极分别与第二电容C2的负极和第七NMOS管MN7的源极连接，第六PMOS管MP6的衬底、第七PMOS管MP7的衬底和第八PMOS管MP8的衬底分别与第三电容C3的正极连接；
第二电容C2的正极分别与第五PMOS管MP5的漏极和所述导通开关管MP9的栅极连接，第五PMOS管MP5的栅极接地，第五PMOS管MP5的源极与第四PMOS管MP4的漏极连接，第四PMOS管MP4的栅极用于接收时钟延时信号clkbb，第四PMOS管MP4的源极与电源VDD连接；
第八NMOS管MN8的源极分别与第七NMOS管MN7的漏极、第十PMOS管MP10的漏极和所述导通开关管MP9的衬底连接，第八NMOS管MN8的栅极和第七NMOS管MN7的栅极分别与所述第一控制模块的第一输出端和第二输出端连接，第八NMOS管MN8的漏极分别与所述导通管MP9的源极和输入信号Vin连接，第十PMOS管MP10的栅极用于接收时钟延时信号clkbb，第十PMOS管MP10的源极与电源VDD连接。
优选的，所述第二控制模块还包括依次连接的第一反相器INV1和第二反相器INV2，第一反相器INV1的输入端用于接收所述时钟信号clk，第一反相器INV1的输出端用于输出所述时钟反相信号clkb，第二反相器INV2的输出端用于输出所述时钟延时信号clkbb。
优选的，所有NMOS管的衬底均接地。
优选的，所有MOS管均满足标准CMOS工艺要求。
本发明的目的之二在于提供一种自举开关电路的控制方法，用于解决低电源电压条件下NMOS开关管的体效应带来的非线性问题。
一种自举开关电路的控制方法，其实现电路为上述电路，当时钟信号clk＝0时，第一PMOS管MP1、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第七PMOS管MP7、第八PMOS管MP8、第十PMOS管MP10、第一NMOS管MN1和第四NMOS管MN4均导通，第一电容C1和第二电容C2处于预充电阶段，第三电容C3处于自举阶段，导通开关管MP9处于关断状态；
当时钟信号clk＝VDD时，第二PMOS管MP2、第六PMOS管MP6、第二NMOS管MN2、第三NMOS管MN3、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7和第八NMOS管MN8均导通，第一电容C1和第二电容C2处于自举阶段，第三电容C3处于预充电阶段，导通开关管MP9处于导通状态。
优选的，当时钟信号clk＝0时，第一电容C1的正极电位充电至VDD，第一电容C1负极电位充电至0，第三电容C3的负极电位由0充电至VDD，第三电容C3的正极电位由VDD自举至2VDD，第二电容C2的负极电位充电至2VDD，第二电容C2的正极电位充电至VDD，导通开关管MP9的衬底电位为VDD，导通开关管MP9的衬底势垒处于反偏状态。
优选的，当时钟信号clk＝VDD时，第一电容C1的负极电位从0充电至Vin，电容的正极电位自举至Vin+VDD，第二电容C2的负极电位从2VDD放电至Vin，第二电容C2的正极电位自举至Vin-VDD，第三电容C3的负极电位从VDD放电至0，第三电容C3的正极电位从2VDD放电至VDD，导通开关管MP9的源衬电压VSB恒为0。
本发明的有益效果为：本发明采用PMOS作为导通开关管，可以完全消除体效应带来的非线性失真，总谐波失真可达-110db；本发明采用的控制方法能保证所有MOS管耐压满足相应的工艺制程的要求，所有MOS管的栅源电压VGS、栅漏电压VGD、源漏电压VSD的压差均在-VDD～VDD的范围内,所有MOS管的寄生二极管均保持在反偏状态，不存在较大的漏电情况,保证电路的安全可靠，寿命更长。
附图说明
图1所示为现有的自举开关电路图；
图2所示为本发明实施例的自举开关电路原理图；
图3所示为本发明实施例的当时钟信号clk＝0时的自举开关电路原理图；
图4所示为本发明实施例的当时钟信号clk＝VDD时的自举开关电路原理图。
具体实施方式
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
请参照图2，本实施例公开的一种自举开关电路，包括第一控制模块1、第二控制模块2和导通开关管MP9，导通开关管MP9采用PMOS管，可以完全消除体效应带来的非线性失真，总谐波失真可达-110db。第一控制模块1与第二控制模块2连接，并用于控制第二控制模块2，第二控制模块2与导通开关管MP9的栅极连接，并用于控制导通开关管MP9的导通和关断，导通开关管MP9的源极连接输入信号Vin，导通开关管MP9的漏极连接输出信号Vout。
第一控制模块1包括第一至第五NMOS管、第一至第三PMOS管和第一电容C1；
其中，第二NMOS管MN2的栅极和第三PMOS管MP3的栅极连接，并用于接收时钟信号clk，第二NMOS管MN2的漏极和第三PMOS管MP3的漏极连接后分别与第二PMOS管MP2的栅极和第三NMOS管MN3的漏极连接，第二NMOS管MN2的源极分别与第一电容C1的负极、第四NMOS管MN4的漏极、第三NMOS管MN3的源极和第五NMOS管MN5的源极连接，第三PMOS管MP3的源极与电源VDD连接；
第一NMOS管MN1的栅极与电源VDD连接，第一NMOS管MN1的漏极用于接收时钟延时信号clkbb，第一NMOS管MN1的源极分别与第一PMOS管MP1的栅极、第二PMOS管MP2的漏极、第三NMOS管MN3的栅极和第五NMOS管MN5的栅极连接，并用作第一控制模块1的第一输出端；
第一PMOS管MP1的漏极与电源VDD连接，第一PMOS管MP1的源极分别与第二PMOS管MP2的源极和第一电容C1的正极连接，第一PMOS管MP1的衬底和第二PMOS管MP2的衬底分别与第一电容C1的正极连接，第一电容C1的正极用作第一控制模块1的第二输出端；
第四NMOS管MN4的栅极用于接收时钟反相信号clkb，第四NMOS管MN4的源极接地，第五NMOS管MN5的漏极连接输入信号Vin。
第二控制模块2包括第六至第八NMOS管、第四至第八PMOS管、第十PMOS管、第二电容C2和第三电容C3；
第六NMOS管MN6的栅极和第七PMOS管MP7的栅极分别与电源VDD连接，第六NMOS管MN6的漏极用于接收时钟反相信号clkb，第六NMOS管MN6的源极和第七PMOS管MP7的漏极分别与第六PMOS管MP6的栅极连接，第六PMOS管MP6的漏极与电源VDD连接，第六PMOS管MP6的源极、第七PMOS管MP7的源极和第八PMOS管MP8的源极分别与第三电容C3的正极连接，第三电容C3的负极与第二控制模块2的第一输入端连接，第八PMOS管MP8的栅极与电源VDD连接，第八PMOS管MP8的漏极分别与第二电容C2的负极和第七NMOS管MN7的源极连接，第六PMOS管MP6的衬底、第七PMOS管MP7的衬底和第八PMOS管MP8的衬底分别与第三电容C3的正极连接；
第二电容C2的正极分别与第五PMOS管MP5的漏极和导通开关管MP9的栅极连接，第五PMOS管MP5的栅极接地，第五PMOS管MP5的源极与第四PMOS管MP4的漏极连接，第四PMOS管MP4的栅极用于接收时钟延时信号clkbb，第四PMOS管MP4的源极与电源VDD连接；
第八NMOS管MN8的源极分别与第七NMOS管MN7的漏极、第十PMOS管MP10的漏极和导通开关管MP9的衬底连接，第八NMOS管MN8的栅极和第七NMOS管MN7的栅极分别与第一控制模块1的第一输出端和第二输出端连接，第八NMOS管MN8的漏极分别与导通管MP9的源极和输入信号Vin连接，第十PMOS管MP10的栅极用于接收时钟延时信号clkbb，第十PMOS管MP10的源极与电源VDD连接。
第二控制模块2还包括依次连接的第一反相器INV1和第二反相器INV2，第一反相器INV1的输入端用于接收时钟信号clk，第一反相器INV1的输出端用于输出时钟反相信号clkb，第二反相器INV2的输出端用于输出时钟延时信号clkbb，共用一个时钟信号输入端，便于电路布线，降低电路的程度。
本实施例中的所有NMOS管的衬底均接地，所有MOS管均满足标准CMOS工艺要求，但不限于标准CMOS工艺要求，也适用于其它特殊工艺，如深N阱(Deep Nwell)工艺、双阱工艺等，本实施例的电路适用于低压超低压的应用场景，能够使得开关的导通电阻更小，线性度更高。
本实施例的工作原理如下：
请参照图3，当时钟信号clk＝0时，第一PMOS管MP1和第四PMOS管MN4均导通，第一电容C1正极的电位充电至VDD，第一电容C1负极的电位充电至0，第一电容C1的正负压差为VDD。第三PMOS管MP3导通使得第二PMOS管MP2的栅极电位为VDD，第二PMOS管MP2关断。第一NMOS管MN1导通导致第三NMOS管MN3、第五NMOS管MN5和第八NMOS管MN8的栅极电位均为0，因此第三NMOS管MN3、第五NMOS管MN5和第八NMOS管MN8关断。第三电容C3的负极电位由0充电至VDD，第三电容3的正极电位由VDD自举至2VDD，第三电容C3的正负压差为VDD。由于第三电容C3的自举，导致第六NMOS管MN6关断以及第七PMOS管MP7导通，从而使得第六PMOS管MP6的栅极电位为2VDD，关断第六PMOS管MP6。由于第六PMOS管MP6、第七PMOS管MP7和第八PMOS管MP8的衬底均接至第三电容C3的正极，保证第六PMOS管MP6、第七PMOS管MP7和第八PMOS管MP8的寄生二极管均处于反偏状态。第三电容C3的自举使得第八PMOS管MP8导通，使得第二电容C2的负极电位充电至2VDD，第四PMOS管MP4和第五PMOS管MP5导通将第二电容C2的正极电位充电至VDD，第二电容C2正负压差为-VDD。此时第七NMOS管MN7的栅源电位VGS＝-VDD，第七NMOS管MN7处于关断状态。第八NMOS管MN8的栅源电位VGS＝-VDD，第八NMOS管MN8处于关断状态。导通开关管MP9的栅源电位VGS＝VDD-Vin，由于输入信号Vin为摆幅小于VDD的模拟信号，故导通开关管MP9关断，输入信号Vin不能传输至Vout处，同时导管开关管MP9的衬底电位为VDD，保证导通开关管MP9的衬底势垒处于反偏状态。
如上所述，当clk＝0时，导通开关管MP9断开，第一电容C1和第二电容C2处于预充电阶段，第三电容C3处于自举阶段，所有MOS管的耐压均满足|VGS|≤VDD，|VGD|≤VDD，|VDS|≤VDD，其中VGS为MOS管的栅源电压，VGD为MOS管的栅漏电压，VDS为MOS管的漏源电压。
请参照图4，当时钟信号clk＝VDD时，第六PMOS管MP6导通，第三电容C3的正极电位充电至VDD，负极电位放电至0，从而导致第七PMOS管MP7和第八PMOS管MP8关断。由于clk＝VDD，第三PMOS管MP3和第四PMOS管MN4关断，第五NMOS管MN5刚开始时由于弱导通使得第一电容C1的负极电位上升，与此同时第一电容C1的正极电位由VDD往上增大。第二NMOS管MN2的弱导通使得第二PMOS管MP2导通，从而第五NMOS管MN5的栅极电压变大，第一电容C1的负极充电更多，导致第五NMOS管MN5的栅极电压增大直到充电至Vin+VDD，使得输入信号Vin能够无阈值损失地将第一电容C1负极电位充电至Vin。在此期间，第八NMOS管MN8和第七NMOS管MN7依次导通，输入信号Vin同样地无阈值损失地将第二电容C2的负极电位充电至Vin。此时第四PMOS管MP4和第五PMOS管MP5处于关断状态，第二电容C2的正极无泄放通路，因此第二电容C2的正极电位能自举至Vin-VDD，第二电容C2的正负压差保持-VDD不变。此时，第九PMOS管MP9的栅源电压VGS＝(Vin-VDD)-Vin＝-VDD，从而实现导通开关管MP9的导通，并且实现导通开关管MP9的栅源电压VGS不随Vin的变化而变化。与此同时，导通开关管MP9的衬底通过第八NMOS管MN8与输入信号Vin无阈值损失相连，使导通开关管MP9的源衬电压VSB＝0，完全消除了体效应带来的非线性失真，使得开关管导通MP9的电阻具有更高的线性度。
如上所述，当clk＝VDD时，导通开关管MP9导通，第一电容C1和第二电容C2均处于自举阶段，第三电容C3处于预充电阶段。所有MOS管的耐压均满足|VGS|≤VDD，|VGD|≤VDD，|VDS|≤VDD，其中VGS为MOS管的栅源电压，VGD为MOS管的栅漏电压，VDS为MOS管的漏源电压。
本实施例还公开一种自举开关电路的控制方法，其实现电路为上述电路，当时钟信号clk＝0时，第一PMOS管MP1、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第七PMOS管MP7、第八PMOS管MP8、第十PMOS管MP10、第一NMOS管MN1和第四NMOS管MN4均导通，第一电容C1和第二电容C2处于预充电阶段，第三电容C3处于自举阶段，导通开关管MP9处于关断状态；
当时钟信号clk＝VDD时，第二PMOS管MP2、第六PMOS管MP6、第二NMOS管MN2、第三NMOS管MN3、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7和第八NMOS管MN8均导通，第一电容C1和第二电容C2处于自举阶段，第三电容C3处于预充电阶段，导通开关管MP9处于导通状态。
具体的，当时钟信号clk＝0时，第一电容C1的正极电位充电至VDD，第一电容C1负极电位充电至0，第三电容C3的负极电位由0充电至VDD，第三电容C3的正极电位由VDD自举至2VDD，第二电容C2的负极电位充电至2VDD，第二电容C2的正极电位充电至VDD，导通开关管MP9的衬底电位为VDD，导通开关管MP9的衬底势垒处于反偏状态。
具体的，当时钟信号clk＝VDD时，第一电容C1的负极电位从0充电至Vin，电容的正极电位自举至Vin+VDD，第二电容C2的负极电位从2VDD放电至Vin，第二电容C2的正极电位自举至Vin-VDD，第三电容C3的负极电位从VDD放电至0，第三电容C3的正极电位从2VDD放电至VDD，导通开关管MP9的源衬电压VSB恒为0。
本实施例采用的控制方法可以保证所有MOS管的耐压满足相应的工艺制程要求，所有MOS管的栅源电压VGS、栅漏电压VGD和源漏电压VDS的压差均在-VDD～VDD的范围内，且所有MOS管的寄生二极管均保持反偏状态，不存在较大的漏电情况,保证电路的安全可靠，寿命更长。
以上所述，只是本发明的较佳实施例而已，本发明并不局限于上述实施方式，只要其以相同的手段达到本发明的技术效果，都应属于本发明的保护范围。在本发明的保护范围内其技术方案和/或实施方式可以有各种不同的修改和变化。

Claims (6)

1.一种自举开关电路，其特征在于：包括第一控制模块(1)、第二控制模块(2)和导通开关管MP9，所述导通开关管MP9采用PMOS管，所述第一控制模块(1)与所述第二控制模块(2)连接，并用于控制所述第二控制模块(2)，所述第二控制模块(2)与所述导通开关管MP9的栅极连接，并用于控制所述导通开关管MP9的导通和关断，所述导通开关管MP9的源极连接输入信号Vin，所述导通开关管MP9的漏极连接输出信号Vout；
所述第一控制模块(1)包括第一至第五NMOS管、第一至第三PMOS管和第一电容C1；第二NMOS管MN2的栅极和第三PMOS管MP3的栅极连接，并用于接收时钟信号clk，第二NMOS管MN2的漏极和第三PMOS管MP3的漏极连接后分别与第二PMOS管MP2的栅极和第三NMOS管MN3的漏极连接，第二NMOS管MN2的源极分别与第一电容C1的负极、第四NMOS管MN4的漏极、第三NMOS管MN3的源极和第五NMOS管MN5的源极连接，第三PMOS管MP3的源极与电源VDD连接；第一NMOS管MN1的栅极与电源VDD连接，第一NMOS管MN1的漏极用于接收时钟延时信号clkbb，第一NMOS管MN1的源极分别与第一PMOS管MP1的栅极、第二PMOS管MP2的漏极、第三NMOS管MN3的栅极和第五NMOS管MN5的栅极连接，并用作所述第一控制模块(1)的第一输出端；第一PMOS管MP1的漏极与电源VDD连接，第一PMOS管MP1的源极分别与第二PMOS管MP2的源极和第一电容C1的正极连接，第一PMOS管MP1的衬底和第二PMOS管MP2的衬底分别与第一电容C1的正极连接，第一电容C1的正极用作所述第一控制模块(1)的第二输出端；第四NMOS管MN4的栅极用于接收时钟反相信号clkb，第四NMOS管MN4的源极接地，第五NMOS管MN5的漏极连接输入信号Vin；
所述第二控制模块(2)包括第六至第八NMOS管、第四至第八PMOS管、第十PMOS管、第二电容C2和第三电容C3；第六NMOS管MN6的栅极和第七PMOS管MP7的栅极分别与电源VDD连接，第六NMOS管MN6的漏极用于接收时钟反相信号clkb，第六NMOS管MN6的源极和第七PMOS管MP7的漏极分别与第六PMOS管MP6的栅极连接，第六PMOS管MP6的漏极与电源VDD连接，第六PMOS管MP6的源极、第七PMOS管MP7的源极和第八PMOS管MP8的源极分别与第三电容C3的正极连接，第三电容C3的负极与所述第二控制模块(2)的第一输入端连接，第八PMOS管MP8的栅极与电源VDD连接，第八PMOS管MP8的漏极分别与第二电容C2的负极和第七NMOS管MN7的源极连接，第六PMOS管MP6的衬底、第七PMOS管MP7的衬底和第八PMOS管MP8的衬底分别与第三电容C3的正极连接；第二电容C2的正极分别与第五PMOS管MP5的漏极和所述导通开关管MP9的栅极连接，第五PMOS管MP5的栅极接地，第五PMOS管MP5的源极与第四PMOS管MP4的漏极连接，第四PMOS管MP4的栅极用于接收时钟延时信号clkbb，第四PMOS管MP4的源极与电源VDD连接；第八NMOS管MN8的源极分别与第七NMOS管MN7的漏极、第十PMOS管MP10的漏极和所述导通开关管MP9的衬底连接，第八NMOS管MN8的栅极和第七NMOS管MN7的栅极分别与所述第一控制模块(1)的第一输出端和第二输出端连接，第八NMOS管MN8的漏极分别与所述导通开关管MP9的源极和输入信号Vin连接，第十PMOS管MP10的栅极用于接收时钟延时信号clkbb，第十PMOS管MP10的源极与电源VDD连接；
所述第二控制模块(2)还包括依次连接的第一反相器INV1和第二反相器INV2，第一反相器INV1的输入端用于接收所述时钟信号clk，第一反相器INV1的输出端用于输出所述时钟反相信号clkb，第二反相器INV2的输出端用于输出所述时钟延时信号clkbb。
2.如权利要求1所述的自举开关电路，其特征在于：所有NMOS管的衬底均接地。
3.如权利要求1所述的自举开关电路，其特征在于：所有MOS管均满足标准CMOS工艺要求。
4.一种自举开关电路的控制方法，其实现电路如权利要求1-3中任意一项所述，其特征在于：当时钟信号clk＝0时，第一PMOS管MP1、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第七PMOS管MP7、第八PMOS管MP8、第十PMOS管MP10、第一NMOS管MN1和第四NMOS管MN4均导通，第一电容C1和第二电容C2处于预充电阶段，第三电容C3处于自举阶段，导通开关管MP9处于关断状态；
当时钟信号clk＝VDD时，第二PMOS管MP2、第六PMOS管MP6、第二NMOS管MN2、第三NMOS管MN3、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7和第八NMOS管MN8均导通，第一电容C1和第二电容C2处于自举阶段，第三电容C3处于预充电阶段，导通开关管MP9处于导通状态。
5.如权利要求4所述的自举开关电路的控制方法，其特征在于：当时钟信号clk＝0时，第一电容C1的正极电位充电至VDD，第一电容C1负极电位充电至0，第三电容C3的负极电位由0充电至VDD，第三电容C3的正极电位由VDD自举至2VDD，第二电容C2的负极电位充电至2VDD，第二电容C2的正极电位充电至VDD，导通开关管MP9的衬底电位为VDD，导通开关管MP9的衬底势垒处于反偏状态。
6.如权利要求5所述的自举开关电路的控制方法，其特征在于：当时钟信号clk＝VDD时，第一电容C1的负极电位从0充电至Vin，电容的正极电位自举至Vin+VDD，第二电容C2的负极电位从2VDD放电至Vin，第二电容C2的正极电位自举至Vin-VDD，第三电容C3的负极电位从VDD放电至0，第三电容C3的正极电位从2VDD放电至VDD，导通开关管MP9的源衬电压VSB恒为0。
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