CN107644604A

CN107644604A - 显示装置

Info

Publication number: CN107644604A
Application number: CN201610580827.3A
Authority: CN
Inventors: 简廷宪; 高宏成; 林松君; 詹建廷
Original assignee: Hannstar Display Corp
Current assignee: Hannstar Display Corp
Priority date: 2016-07-22
Filing date: 2016-07-22
Publication date: 2018-01-30
Anticipated expiration: 2036-07-22
Also published as: CN107644604B

Abstract

本发明公开了一种显示装置，其具有显示区域及周边区域。在显示区域中有多个交错设置的第一栅极线和第二栅极线。在周边区域中有多个第一移位寄存电路和多个第二移位寄存电路。每个第一移位寄存电路用以根据至少一个时钟信号产生且提供第一扫描信号至对应的第一栅极线，每个第二移位寄存电路用以根据至少一个时钟信号产生且提供第二扫描信号至对应的第二栅极线。对于同级的第一移位寄存电路和第二移位寄存电路而言，第一扫描信号的高电位持续时间与第二扫描信号的高电位持续时间相同，且第一扫描信号与第二扫描信号相差1/4个时钟周期。本发明显示装置至少具有高解析度、窄边框、高显示品质和低制造成本等优点。

Description

显示装置

技术领域

本发明涉及一种显示装置，且特别涉及一种双边扫描驱动的显示装置。

背景技术

随着电子技术的不断进步，已有各式各样的便携式电子产品问世，如智能型手机、GPS导航机等。这些便携式电子产品通常具有显示装置，而显示装置的图像显示需通过驱动电路来控制，此驱动电路的设置导致显示装置尺寸的增加。如何设计一种具有高显示品质的且利于可携式电子产品轻薄化的显示装置，已为相关业界技术人员所致力的目标之一。

发明内容

本发明的目的是在于提供一种显示装置，其至少具有高解析度、窄边框、高显示品质和低制造成本等优点。

根据本发明的上述目的，提出一种显示装置，其具有显示区域与周边区域且包含多个像素单元、N条第一栅极线及N条第二栅极线、第一驱动电路和第二驱动电路。这些像素单元设置于显示区域中且排列为多个像素列与多个像素行。这些N条第一栅极线及这些N条第二栅极线交错设置在显示区域中，其中这些像素行(row)耦接至这些第一栅极线的其中之一及这些第二栅极线的其中之一。第一驱动电路设置于周边区域中，其包含第1至第4时钟信号线以及第1级至第N级第一移位寄存电路。第1至第4时钟信号线分别用以提供第1至第4时钟信号，且这些第一移位寄存电路分别用以根据第1至第4时钟信号中的至少一时钟信号产生且提供第1级至第N级第一扫描信号至这些第一栅极线。第二驱动电路设置于周边区域中，其包含第5至第8时钟信号线以及第1级至第N级第二移位寄存电路。第5至第8时钟信号线分别用以提供第5至第8时钟信号，且这些第二移位寄存电路分别用以根据第5至第8时钟信号中的至少一个时钟信号产生且提供第1级至第N级第二扫描信号至所述第二栅极线。第1至第8时钟信号的时钟周期长度相同，且第1至第8时钟信号中的第(j+4)时钟信号与所述第1至第8时钟信号中的第j时钟信号相差1/4个时钟周期，这些第一扫描信号中的第i级第一扫描信号的高电位持续时间与这些第二扫描信号中的第i级第二扫描信号的高电位持续时间相同，这些第一扫描信号中的第i级第一扫描信号与这些第二扫描信号中的第i级第二扫描信号相差1/4个时钟周期，其中N为大于或等于2的正整数，j为大于或等于1且小于或等于4的正整数，且i为选自1至N中的任一正整数。

依据本发明的一实施例，上述显示区域的形状为非矩形。

依据本发明的又一实施例，所述第一移位寄存电路中的第i级第一移位寄存电路或所述第二移位寄存电路中的第i级第二移位寄存电路包含预充电单元和输出单元。预充电单元耦接第一节点且用以由第一节点输出控制信号。输出单元用以接收控制信号，且用以由第二节点输出所述第一扫描信号中的第i级第一扫描信号或所述第二扫描信号中的第i级第二扫描信号。

依据本发明的又一实施例，上述第i级第一移位寄存电路的控制信号在第1时间点由第一电位转变为第二电位，在第3时间点由第二电位转变为第三电位，在第5时间点由第三电位转变为第四电位，且在第7时间点由该第四电位转变为该第一电位，其中第三电位的电位值大于第二电位的电位值及第四电位的电位值，且第二电位的电位值及第四电位的电位值均大于第一电位的电位值。上述第i级第二移位寄存电路的控制信号在第2时间点由第一电位转变为第二电位，在第4时间点由第二电位转变为第三电位，在第6时间点由第三电位转变为第四电位，且在第8时间点由第四电位转变为第一电位。所述第1至第8时间点的第(m+1)时间点落后所述第1至第8时间点的第m时间点1/4个时钟周期，m为选自1、3、5及7中的任一正整数。

依据本发明的又一实施例，上述第二电位的电位值与所述第四电位的电位值相等。

依据本发明的又一实施例，上述第i级第一扫描信号是在上述第3时间点由低电位转换为高电位且在上述第5时间点由高电位转换为低电位，以及上述第i级第二扫描信号是在上述第4时间点由低电位转换为高电位且在上述第6时间点由高电位转换为低电位。

依据本发明的又一实施例，上述第5时间点与上述第7时间点的时间差为至少1/2个时钟周期，且上述第6时间点与上述第8时间点的时间差为至少1/2个时钟周期。

依据本发明的又一实施例，上述第1时间点与上述第7时间点的时间差为至少3/2个时钟周期，且上述第2时间点与上述第8时间点的时间差为至少3/2个时钟周期。

依据本发明的又一实施例，上述第一驱动电路与上述第二驱动电路是分别设置在显示区域的相对两侧。

依据本发明的又一实施例，上述这些像素单元中的每个像素单元包含至少一个薄膜晶体管，上述第一驱动电路与上述第二驱动电路分别包含多个薄膜晶体管，且上述第一驱动电路及上述第二驱动电路的薄膜晶体管与上述这些像素单元的薄膜晶体管是共同设置在基板上。

依据本发明的又一实施例，上述第一驱动电路及上述第二驱动电路的薄膜晶体管与所述像素单元的薄膜晶体管是非晶硅薄膜晶体管。

依据本发明的又一实施例，上述第1至第8时钟信号在一个时钟周期内的高电位持续时间分别为1/2个时钟周期，上述第1至第4时钟信号中的第(k+1)时钟信号与第k时钟信号相差1/2个时钟周期，且上述第5至第8时钟信号中的第(k+5)时钟信号与第(k+4)时钟信号相差1/2个时钟周期，其中k为大于等于1并且小于等于3的正整数。

依据本发明的又一实施例，上述第1级至第N级第一扫描信号中的第i级第一扫描信号和上述第1级至第N级第二扫描信号中的第i级第二扫描信号的高电位持续时间分别为1/2个时钟周期，且上述第i级第一扫描信号的高电位期间与上述第i级第二扫描信号的高电位期间在时序上是重迭1/4个时钟周期。

依据本发明的又一实施例，上述预充电单元用以接收第一输入信号和第二输入信号，上述输出单元接收第四输入信号，上述第一移位寄存电路中的第i级第一移位寄存电路或所述第二移位寄存电路中的第i级第二移位寄存电路还包含第一下拉单元和第二下拉单元。第一下拉单元耦接第一节点且用以接收第三输入信号。第二下拉单元耦接第二节点且用以接收第五输入信号。上述第i级第一移位寄存电路的第四输入信号及第五输入信号分别为第1至第4时钟信号的其中两个，且上述第三输入信号为这些第一扫描信号中的第(i+2)级第一扫描信号或第一重置信号。上述第i级第二移位寄存电路的第四输入信号及第五输入信号分别为第5至第8时钟信号的其中两个，且上述第三输入信号为这些第二扫描信号中的第(i+2)级第二扫描信号或第二重置信号。

依据本发明的又一实施例，n为小于或等于N的正整数且为4的倍数。当i为(n-3)时，上述第i级第一移位寄存电路的第四输入信号为第1时钟信号，且上述第i级第二移位寄存电路的第四输入信号为第5时钟信号。当i为(n-2)时，上述第i级第一移位寄存电路的第四输入信号为第2时钟信号，且上述第i级第二移位寄存电路的第四输入信号为第6时钟信号。当i为(n-1)时，上述第i级第一移位寄存电路的第四输入信号为第3时钟信号，且上述第i级第二移位寄存电路的第四输入信号为第7时钟信号。当i为n时，上述第i级第一移位寄存电路的第四输入信号为第4时钟信号，且上述第i级第二移位寄存电路的第四输入信号为第8时钟信号。

依据本发明的又一实施例，当i为1时，上述第i级第一移位寄存电路的第一输入信号与第二输入信号皆为第一开始信号，且上述第i级第二移位寄存电路的第一输入信号和第二输入信号皆为第二开始信号。当i为2时，上述第i级第一移位寄存电路的第一输入信号和第二输入信号分别为这些第一扫描信号中的第(i-1)级第一扫描信号和第一开始信号，且上述第i级第二移位寄存电路的第一输入信号和第二输入信号分别为这些第二扫描信号中的第(i-1)级第二扫描信号和第二开始信号。当i为3至N的任一正整数时，上述第i级第一移位寄存电路的第一输入信号和第二输入信号分别为这些第一扫描信号中的第(i-1)级第一扫描信号和第(i-2)级第一扫描信号，该第i级第一移位寄存电路的第一输入信号和第二输入信号分别为这些第二扫描信号中的第(i-1)级第二扫描信号和第(i-2)级第二扫描信号。

依据本发明的又一实施例，上述预充电单元包含第一晶体管和第二晶体管。第一晶体管的第一端与第三端用以接收上述第一输入信号。第二晶体管的第一端与第三端用以接收上述第二输入信号。上述第一下拉单元包含第三晶体管。第三晶体管的第三端用以接收上述第三输入信号，且该第三晶体管的第一端耦接上述第一节点。上述输出单元包含第四晶体管和电容。第四晶体管的第三端耦接上述第一节点，第四晶体管的第一端用以接收上述第四输入信号，且第四晶体管的第二端耦接上述第二节点。电容耦接第四晶体管的第三端和第二端。

与现有技术相比，本发明具有如下有益效果：本发明的显示装置至少具有高解析度、窄边框、高显示品质和低制造成本等优点。

附图说明

为了更完整了解实施例及其优点，现参照结合附图方式做下列描述，其中：

图1为依据本发明实施例的显示装置的示意图；

图2A和图2B分别为依据一些实施例的图1的显示区域中的像素单元的示意图；

图3为图1的显示区域中的像素单元中的元件与栅极线以及资料线的耦接关系示意图；

图4为依据本发明另一实施例的显示装置的示意图；

图5为公知具有非矩形显示区域的显示装置的示意图；

图6为依据本发明实施例的第一驱动电路和第二驱动电路的示意图；

图7A和图7B为依据本发明一些实施例的移位寄存电路的方块图；

图8A和图8B为依据本发明一些实施例的移位寄存电路的等效电路图；

以及

图9A至图9C为图6的第一驱动电路和第二驱动电路在一个图框周期中的时序图。

具体实施方式

以下仔细讨论本发明的实施例。然而，可以理解的是，实施例提供许多可应用的概念，其可实施于各式各样的特定内容中。所讨论、揭示的实施例仅供说明，并非用以限定本发明的范围。

图1为依据本发明实施例的显示装置100的示意图。显示装置100可以是例如扭转向列(twisted nematic；TN)型、水平切换(in-plane switching；IPS)型、边缘电场切换(fringe-field switching；FFS)型或垂直配向(vertical alignment；VA)型等各种类型的液晶显示面板，或是有机发光二极管(organic light emitting diode；OLED)显示面板，但不限于此。显示装置100具有显示区域110，而在显示区域110中具有多个像素，其共同用以显示图像。源极驱动电路122和栅极驱动电路124A、124B位于显示区域110外(即位于周边区域120中)的相对两侧。源极驱动电路122用以将图像数据转换为源极驱动信号，且将源极驱动信号传输至显示区域110中的像素。栅极驱动电路124A、124B用以产生栅极驱动信号，且将栅极驱动信号传输至传输至显示区域110中的像素。显示区域110中的像素受到源极驱动信号和栅极驱动信号的驱动而共同显示图像。

图2A为图1的显示区域110中的像素单元的示意图。如图2A所示，在显示区域110中设置有多个像素单元P(1,1)～P(M,N)，这些像素单元P排列成N个像素行(row)R(1)～R(N)与M个像素列(column)C(1)～C(M)。此外，在显示区域110中亦设置有多个第一栅极线GA(1)～GA(N)、多个第二栅极线GB(1)～GB(N)和多个资料线D(1)～D(L)。图2A所绘示的实施例是采用双栅极(dual gate)的设计，也就是说，这些像素行R(1)～R(N)的每一像素行对应耦接这些第一栅极线GA(1)～GA(N)中的一个第一栅极线和这些第二栅极线GB(1)～GB(N)中的一个第二栅极线，其中在同一像素行中的两个相邻的像素单元分别耦接至对应此像素行的第一栅极线和第二栅极线，而这些像素列C(1)～C(M)的二个相邻的像素列耦接这些数据线D(1)～D(L)中的一个数据线。如图2A所示，像素行R(i)耦接第一栅极线GA(i)和第二栅极线GB(i)，像素列C(j-1)、C(j)耦接数据线D(j/2)，而在像素行R(i)中的像素单元P(j-1,i)、P(j,i)分别耦接第一栅极线GA(i)和第二栅极线GB(i)，其中i为小于或等于N的正整数，且j为大于或等于2且小于或等于M的偶数。在其它实施例中，如图2B所示，在像素行R(i)中的像素单元P(j-1,i)、P(j,i)分别耦接第二栅极线GB(i)和第一栅极线GA(i)。

图3为依据本发明一些实施例的显示区域110中的像素单元P(1,1)～P(M,N)中的元件与第一栅极线GA(1)～GA(N)、第二栅极线GB(1)～GB(N)以及数据线D(1)～D(L)的耦接关系示意图，其对应至图2B的像素单元排列方式。每个像素单元P(1,1)～P(M,N)包含薄膜晶体管T以及与此薄膜晶体管T耦接的像素电极PE，其中薄膜晶体管T的栅极G耦接这些第一栅极线GA(1)～GA(N)中的一个第一栅极线或这些第二栅极线GB(1)～GB(N)中的一个第二栅极线，薄膜晶体管T的源极S耦接这些数据线D(1)～D(L)中的一个数据线，且薄膜晶体管T的漏极D耦接像素电极PE。如图3所示，若j为奇数，则像素单元P(j,i)中的薄膜晶体管T的栅极G和源极S分别耦接第二栅极线GB(i)和数据线D((j+1)/2)；若j为偶数，则像素单元P(j,i)中的薄膜晶体管T的栅极G和源极S分别耦接第一栅极线GA(i)和数据线D(j/2)。以像素单元P(1,N)为例，在像素单元P(1,N)中的薄膜晶体管T的栅极G和源极S分别耦接第二栅极线GB(N)和数据线D(1)。类似地，其它对应至图2A的像素单元排列方式的实施例中，若j为奇数，则像素单元P(j,i)中的薄膜晶体管T的栅极G和源极S分别耦接第一栅极线GA(i)和数据线D((j+1)/2)；若j为偶数，则像素单元P(j,i)中的薄膜晶体管T的栅极G和源极S分别耦接第二栅极线GB(i)和数据线D(j/2)。

接下来请参照图4，图4为依据本发明另一实施例的显示装置200的示意图。如图4所示，显示装置200具有显示区域210与周边区域220，在显示区域210中具有多个像素单元P，源极驱动电路222位于显示区域210外(即位于周边区域220中)的底侧，而栅极驱动电路224A、224B分别位于显示区域210外(即位于周边区域220中)的左右两侧。显示区域210中的像素单元P排列为N行像素行与M列像素列，栅极线GA(1)～GA(N)及GB(1)～GB(N)分别电性连接至栅极驱动电路224A、224B，数据线D(1)～D(L)电性连接至源极驱动电路222，其中L等于M/2。图4与图1的差别在于，图1的显示区域110的形状为矩形，而图4的显示区域210的形状为非矩形(或称为异形)。在图4的实施例中，显示区域210的形状是圆形，而在其它实施例中，非矩形显示区域的形状可以为椭圆形、三角形、心形或其它不规则的形状，但本发明的非矩形显示区域的形状不以上述为限。各个像素行和像素列中的像素单元个数可依据显示区域210的形状而对应改变。与图2A、图2B及图3类似，图4实施例的像素单元配置也是采用双栅极(dual gate)的设计，其相关说明请参照图2A、图2B及图3的说明，于此不再赘述。

需说明的是，本发明将双栅极的设计应用于非矩形显示区域的显示装置特别具有优势。请同时参照图4及图5，图5为公知具有非矩形显示区域的显示装置300的示意图。显示装置300具有显示区域310与周边区域320，在显示区域310中具有多个像素单元P，源极驱动电路322位于显示区域310外(即位于周边区域320中)的底侧，而栅极驱动电路324A、324B分别位于显示区域310外(即位于周边区域320中)的相对两侧。显示区域310中的像素单元P排列为N行像素行与M列像素列，栅极线GL(1)～GL(N)电性连接至栅极驱动电路324A、324B，数据线DL(1)～DL(M)电性连接至源极驱动电路322。图5与图4的差别在于图5的像素单元、栅极线以及数据线的耦接方式是公知的，每个像素行与每个像素列分别耦接一条栅极线及一条数据线(例如第一行像素单元耦接栅极线GL(1)，第二行像素单元耦接栅极线GL(2)…等，且第一列像素单元耦接数据线DL(1)，第二列像素单元耦接数据线DL(2)…等)，而图4是采用双栅极设计，也就是相邻的像素列共用一条数据线(例如第一列像素单元与第二列像素单元耦接数据线D(1)，第三列像素单元与第四列像素单元耦接数据线D(2)…等)，而每个像素行耦接二条栅极线(例如第一行像素单元耦接栅极线GA(1)及GB(1)，第二行像素单元耦接栅极线GA(2)及GB(2)…等)，因此对具有相同像素单元数目、相同像素行数目与相同像素列数目的显示装置200及300来说，图5实施例的数据线数目是图4实施例的数据线个数的二倍，而图4实施例的栅极线数目是图5实施例的栅极线个数的两倍。如图5所示，因为图5实施例的数据线数目是图4实施例的数据线数目的两倍，为了将数据线DL(1)～DL(M)延伸至源极驱动电路322并且电性连接源极驱动电路322，周边区域320中的数据线DL(1)～DL(M)节距(pitch)需缩小以使得图5的边框(border)面积与图4实施例的边框面积相同，也就是周边区域320中的数据线宽度(width)或/及相邻数据线中的间距(spacing)需缩小，因此会导致周边区域320中的数据线DL(1)～DL(M)容易断路或短路，降低显示装置300的良率及可靠度。

此外，因为数据线的节距与制程与机台的能力有关并且有其极限值，故当面板的解析度增加时，数据线的个数随之增加，边框面积需加大以容置更多数据线，或是周边区域320中的数据线需采用多层金属制程以降低数据线的节距，因此导致无法达成窄边框的需求或是制造成本增加。反观本发明图4的实施例，图4实施例的数据线个数仅是图5实施例的数据线个数的一半。因此，相较于公知具有非矩形显示区域的显示装置，本发明可以较低的制造成本完成具窄边框优点且具有非矩形显示区域的显示装置。

图6为依据本发明实施例的第一驱动电路400A和第二驱动电路400B的示意图。第一驱动电路400A和第二驱动电路400B适用于图1的显示装置100、图4的显示装置200或是其它类似的显示装置。以下以设置于使用于图1的显示装置100为例说明。第一驱动电路400A和第二驱动电路400B分别为图1的栅极驱动电路124A、124B，其中第一驱动电路400A包含时钟信号线L1～L4、开始信号线SL1、重置信号线RL1和第1级至第N级第一移位寄存电路410A(1)～410A(N)，而第二驱动电路400B包含时钟信号线L5～L8、开始信号线SL2、重置信号线RL2和第1级至第N级第二移位寄存电路410B(1)～410B(N)，其中N为大于或等于6的正整数。在一些实施例中，N为4的复数倍数。

时钟信号线L1～L8用以提供时钟信号C1～C8至对应的第一移位寄存电路410A(1)～410A(N)或第二移位寄存电路410B(1)～410B(N)。举例来说，对于第一移位寄存电路410A(1)～410A(N)而言，时钟信号线L1及L3耦接至第1级第一移位寄存电路410A(1)，时钟信号线L2及L4耦接至第2级第一移位寄存电路410A(2)…时钟信号线L3及L1耦接至第(N-1)级第一移位寄存电路410A(N-1)，而时钟信号线L4及L2耦接至第(N-1)级第一移位寄存电路410A(N)。类似地，对于第二移位寄存电路410B(1)～410B(N)而言，时钟信号线L5及L7耦接至第1级第二移位寄存电路410B(1)，时钟信号线L6及L8耦接至第2级第二移位寄存电路410B(2)…时钟信号线L7及L5耦接至第(N-1)级第二移位寄存电路410B(N-1)，而时钟信号线L8及L6耦接至第N级第二移位寄存电路410B(N)。

此外，开始信号线SL1提供开始信号STV1至第1、2、4～N级第一移位寄存电路410A(1)、410A(2)、410A(4)～410A(N)，开始信号线SL2提供开始信号STV2至第1、2、4～N级第二移位寄存电路410B(1)、410B(2)、410B(4)～410B(N)，重置信号线RL1提供重置信号RST1至第(N-1)、N级第一移位寄存电路410A(N-1)、410A(N)，且重置信号线RL2提供重置信号RST2至第(N-1)、N级第二移位寄存电路410B(N-1)、410B(N)。

第1级至第N级第一移位寄存电路410A(1)～410A(N)分别用以产生第1级至第N级第一扫描信号SA(1)～SA(N)且输出第1级至第N级第一扫描信号SA(1)～SA(N)至第一栅极线GA(1)～GA(N)，而第1级至第N级第二移位寄存电路410B(1)～410B(N)分别用以产生第1级至第N级第二扫描信号SB(1)～SB(N)且输出第1级至第N级第二扫描信号SB(1)～SB(N)至第二栅极线GB(1)～GB(N)。第1级第一移位寄存电路410A(1)还输出第1级第一扫描信号SA(1)至第2、3级第一移位寄存电路410A(2)、410A(3)，第2级第一移位寄存电路410A(2)还输出第2级第一扫描信号SA(2)至第3、4级第一移位寄存电路410A(3)、410A(4)，第(N-1)级第一移位寄存电路410A(N-1)还输出第(N-1)级第一扫描信号SA(N-1)至第(N-3)、N级第一移位寄存电路410A(N-3)、410A(N)，第N级第一移位寄存电路410A(N)还输出第N级第一扫描信号SA(N)至第(N-2)级第一移位寄存电路410A(N-2)，而第i级第一移位寄存电路410A(i)还输出第i级第一扫描信号SA(i)至第(i-2)、(i+1)、(i+2)级第一移位寄存电路410A(i-2)、410A(i+1)、410A(i+2)，其中i为大于或等于3且小于或等于(N-2)的正整数。举例而言，第3级第一移位寄存电路410A(3)更输出第3级第一扫描信号SA(3)至第1、4、5级第一移位寄存电路410A(1)、410A(4)、410A(5)。

相似地，第1级第二移位寄存电路410B(1)还输出第1级第二扫描信号SB(1)至第2、3级第二移位寄存电路410B(2)、410B(3)，第2级第二移位寄存电路410B(2)还输出第2级第二扫描信号SB(2)至第3、4级第二移位寄存电路410B(3)、410B(4)，第(N-1)级第二移位寄存电路410B(N-1)还输出第(N-1)级第二扫描信号SB(N-1)至第(N-3)、N级第二移位寄存电路410B(N-3)、410B(N)，第N级第二移位寄存电路410B(N)还输出第N级第二扫描信号SB(N)至第(N-2)级第二移位寄存电路410B(N-2)，而第i级第二移位寄存电路410B(i)还输出第i级第二扫描信号SB(i)至第(i-2)、(i+1)、(i+2)级第二移位寄存电路410B(i-2)、410B(i+1)、410B(i+2)，其中i为大于或等于3且小于或等于(N-2)的正整数。

图7A为依据本发明一些实施例的移位寄存电路500A的方块图。举例来说，移位寄存电路500A的方块图可对应至图6之第1～3级第一移位寄存电路410A(1)～410A(3)和第1～3级第二移位寄存电路410B(1)～410B(3)中的任一移位寄存电路。移位寄存电路500A包括预充电单元510A、第一下拉单元520A、输出单元530A和第二下拉单元540A。预充电单元510A用以接收输入信号IN1～IN2且由节点X1输出控制信号CTRL。第一下拉单元520A耦接预充电单元510A，其用以接收输入信号IN3并下拉节点X1的电位。输出单元530A耦接预充电单元510A，其用以接收控制信号CTRL和输入信号IN4且由节点X2输出扫描信号OUT。第二下拉单元540A耦接第一下拉单元520A和输出单元530A，其用以接收输入信号IN5并重设扫描信号OUT。

接下来请参阅图7B，图7B为依据本发明一些实施例的移位寄存电路500B的方块图。举例来说，移位寄存电路500B的方块图可对应至图6的第4～N级第一移位寄存电路410A(4)～410A(N)以及第4～N级第二移位寄存电路410B(4)～410B(N)中的任一移位寄存电路。移位寄存电路500B包括预充电单元510B、第一下拉单元520B、输出单元530B和第二下拉单元540B。图7B的移位寄存电路500B与图7A的移位寄存电路500A的差别在于移位寄存电路500B的第一下拉单元520B除了接收输入信号IN3外还接收输入信号IN6。其余部分与移位寄存电路500A类似，于此不再赘述。

图8A绘示依据本发明一些实施例的移位寄存电路600A的等效电路图。移位寄存电路600A为移位寄存电路500A的其中一种实施方式，且其可以是第1～3级第一移位寄存电路410A(1)～410A(3)和第1～3级第二移位寄存电路410B(1)～410B(3)中的任一移位寄存电路。移位寄存电路600A包括预充电单元610A、第一下拉单元620A、输出单元630A和第二下拉单元640A，其分别对应移位寄存电路500A的预充电单元510A、第一下拉单元520A、输出单元530A和第二下拉单元540A。

预充电单元610A包含晶体管T1、T2。晶体管T1的第一端与第三端是耦接在一起并且接收输入信号IN1，且晶体管T1的第二端耦接节点X1。晶体管T2的第三端和第一端接收输入信号IN2，且晶体管T2的第二端耦接节点X1。需说明的是，在本说明书中，晶体管的第一端与第二端则分别为漏极与源极或者分别为源极与漏极，其依据晶体管操作时第一端与第二端的电压来决定，而晶体管的第三端为晶体管的栅极。

第一下拉单元620A包含晶体管T3。晶体管T3的第三端接收输入信号IN3，晶体管T3的第一端接收参考电位Vss，且晶体管T3的第二端耦接节点X1。

输出单元630A包含电容Cx和晶体管T4、T5。电容Cx的第一端和第二端分别耦接节点X1和节点X2。晶体管T4的第三端耦接节点X1，晶体管T4的第一端接收输入信号IN4，且晶体管T4的第二端耦接节点X2。晶体管T5的第三端和第二端耦接节点X2，且晶体管T5的第一端接收输入信号IN4。

第二下拉单元640A包含晶体管T6。晶体管T3的第三端接收输入信号IN5，晶体管T3的第一端接收参考电位Vss，且晶体管T3的第二端耦接节点X2。

若移位寄存电路600A为第1级第一移位寄存电路410A(1)，则输入信号IN1～IN5分别为开始信号STV1、开始信号STV1、第3级第一扫描信号SA(3)、时钟信号C1和时钟信号C3。若移位寄存电路600A为第2级第一移位寄存电路410A(2)，则输入信号IN1～IN5分别为第1级第一扫描信号SA(1)、开始信号STV1、第4级第一扫描信号SA(4)、时钟信号C2和时钟信号C4。若移位寄存电路600A为第3级第一移位寄存电路410A(3)，则输入信号IN1～IN5分别为第2级第一扫描信号SA(2)、第1级第一扫描信号SA(1)、第5级第一扫描信号SA(5)、时钟信号C3和时钟信号C1。

相似地，若移位寄存电路600A为第1级第二移位寄存电路410B(1)，则输入信号IN1～IN5分别为开始信号STV2、开始信号STV2、第3级第二扫描信号SB(3)、时钟信号C5和时钟信号C7。若移位寄存电路600A为第2级第二移位寄存电路410B(2)，则输入信号IN1～IN5分别为第1级第二扫描信号SB(1)、开始信号STV2、第4级第二扫描信号SB(4)、时钟信号C6和时钟信号C8。若移位寄存电路600A为第3级第二移位寄存电路410B(3)，则输入信号IN1～IN5分别为第2级第二扫描信号SB(2)、第1级第二扫描信号SB(1)、第5级第二扫描信号SB(5)、时钟信号C7和时钟信号C5。

图8B绘示依据本发明一些实施例的移位寄存电路600B的等效电路图。移位寄存电路600B为移位寄存电路500B的其中一种实施方式，且其可以是第4～N级第一移位寄存电路410A(4)～410A(N)和第4～N级第二移位寄存电路410B(4)～410B(N)中的任一移位寄存电路。移位寄存电路600B包括预充电单元610B、第一下拉单元620B、输出单元630B和第二下拉单元640B，其分别对应移位寄存电路500B的预充电单元510B、第一下拉单元520B、输出单元530B和第二下拉单元540B。预充电单元610B、输出单元630B和第二下拉单元640B分别和图6A的预充电单元610A、输出单元630A和第二下拉单元640A相同，故在此不赘述。

第一下拉单元620A包含晶体管T3、T7。晶体管T3的第三端接收输入信号IN3，晶体管T3的第一端接收参考电位Vss，且晶体管T3的第二端耦接节点X1。晶体管T7的第三端接收输入信号IN6，晶体管T7的第一端接收参考电位Vss，且晶体管T7的第二端耦接节点X1。

若移位寄存电路600B为第i级第一移位寄存电路410A(i)且i为大于或等于4且小于或等于(N-2)的正整数，则输入信号IN1～IN3、IN6分别为第(i-1)级第一扫描信号SA(i-1)、第(i-2)级第一扫描信号SA(i-2)、第(i+2)级第一扫描信号SA(i+2)和开始信号STV1。对第4至(N-2)级第一移位寄存电路410A(4)～410A(N-2)而言，输入信号IN4分别为时钟信号C4、C1、C2、C3的循环顺序(也就是说，对第4至(N-2)级第一移位寄存电路410A(4)～410A(N-2)而言，输入信号IN4分别为C4、C1、C2、C3、C4、C1、C2、C3…)，且输入信号IN5分别为时钟信号C2、C3、C4、C1的循环顺序。若移位寄存电路600A为第(N-1)级第一移位寄存电路410A(N-1)，则输入信号IN1～IN6分别为第(N-2)级第一扫描信号SA(N-2)、第(N-3)级第一扫描信号SA(N-3)、重置信号RST1、时钟信号C3、时钟信号C1和开始信号STV1。若移位寄存电路600A为第N级第一移位寄存电路410A(N)，则输入信号IN1～IN6分别为第(N-1)级第一扫描信号SA(N-1)、第(N-2)级第一扫描信号SA(N-2)、重置信号RST1、时钟信号C4、时钟信号C2和开始信号STV1。

相似地，若移位寄存电路600B为第i级第二移位寄存电路410B(i)且i为大于或等于4且小于或等于(N-2)的正整数，则输入信号IN1～IN3、IN6分别为第(i-1)级第二扫描信号SB(i-1)、第(i-2)级第二扫描信号SB(i-2)、第(i+2)级第二扫描信号SB(i+2)和开始信号STV2。对第4至(N-2)级第二移位寄存电路410B(4)～410B(N-2)而言，输入信号IN4分别为时钟信号C8、C5、C6、C7的循环顺序，且输入信号IN5分别为时钟信号C6、C7、C8、C5的循环顺序。若移位寄存电路600A为第(N-1)级第二移位寄存电路410B(N-1)，则输入信号IN1～IN6分别为第(N-2)级第二扫描信号SB(N-2)、第(N-3)级第二扫描信号SB(N-3)、重置信号RST2、时钟信号C7、时钟信号C5和开始信号STV2。若移位寄存电路600A为第N级第二移位寄存电路410B(N)，则输入信号IN1～IN6分别为第(N-1)级第二扫描信号SB(N-1)、第(N-2)级第二扫描信号SB(N-2)、重置信号RST2、时钟信号C8、时钟信号C6和开始信号STV2。

在一些实施例中，本发明的显示装置100及200为统整合式玻璃面板(system onglass；SOG)的显示装置，也就是说，在本发明中，栅极驱动器电路124A、124B(或者栅极驱动器电路224A、224B)是制作在显示装置100(或者显示装置200)的基板(图未绘示)上。如此一来，便可使用相同制程来制作栅极驱动器电路124A、124B(或者栅极驱动器电路224A、224B)中的电子元件(例如图8A、8B的晶体管T1～T7和/或电容Cx)和显示区域110(或者显示区域210)中的电子元件(例如图3的第一栅极线GA(1)～GA(N)、第二栅极线GB(1)～GB(N)、数据线D(1)～D(M)和/或画素单元P中的晶体管T)。

此外，图8A、8B的晶体管T1～T7不限为低温多晶硅(low temperaturepolysilicon；LTPS)薄膜晶体管。举例而言，图8A、8B的晶体管T1～T7可以是非晶硅(amorphous silicon)薄膜晶体管，以降低生产成本。

图9A至图9C为图6的第一驱动电路400A和第二驱动电路400B在一个图框周期中的时序图。在图9A至图9C中，每个时间点与其下一个时间点之间的差距为1/4个时钟信号C1～C8的时钟周期(以下以H时间表示)。如图9A所示，每个时钟信号C1～C8的周期相同。在本实施例中，时钟信号C1～C8的时钟周期为4个H时间。在每一个完整的时钟周期中，高电位持续时间和低电位持续时间分别为1/2个时钟周期(也就是分别为2个H时间)。时钟信号C1～C4依序向后平移2个H时间，时钟信号C5～C8依序向后平移2个H时间，且时钟信号C5落后时钟信号C1一个H时间(即1/4个时钟周期)。起始信号STV1、STV2分别在时间点t₀、t₁从低电位升至高电位，且分别在时间点t₂、t₃从高电位降至低电位。时钟信号C1～C4依序在时间点t₂、t₄、t₆、t₈升为高电位，且时钟信号C5～C8依序在时间点t₃、t₅、t₇、t₉升为高电位。重置信号STV1、STV2分别在时间点t_2N+4、t_2N+5从低电位升至高电位，且分别在时间点t_2N+6、t_2N+7从高电位降至低电位。

在时间点t₀时，第1级第一移位寄存电路410A(1)的控制信号CTRL和第2级第一移位寄存电路410A(2)的控制信号CTRL受到开始信号STV1升至高电位的影响而从第一电位V1升至第二电位V2。在本实施例中，第一电位V1是对应至图6A、6B中的参考电位Vss。

在时间点t₁时，第1级第二移位寄存电路410B(1)的控制信号CTRL和第2级第二移位寄存电路410B(2)的控制信号CTRL受到开始信号STV2升至高电位的影响而从第一电位V1升至第二电位V2。

在时间点t₂时，第1级第一移位寄存电路410A(1)的控制信号CTRL受到时钟信号C1升至高电位的影响和电容Cx的耦合作用而从第二电位V2升至第三电位V3，且其输出的第1级第一扫描信号SA(1)从低电位升至高电位。第2级第一移位寄存电路410A(2)的控制信号CTRL维持在第二电位V2。此外，第3级第一移位寄存电路410A(3)的控制信号CTRL受到第1级第一扫描信号SA(1)升至高电位的影响而从第一电位V1升至第二电位V2。

在时间点t₃时，第1级第二移位寄存电路410B(1)的控制信号CTRL受到时钟信号C5升至高电位的影响和电容Cx的耦合作用而从第二电位V2升至第三电位V3，且其输出的第1级第二扫描信号SB(1)从低电位升至高电位。第2级第二移位寄存电路410B(2)的控制信号CTRL维持在第二电位V2。此外，第3级第二移位寄存电路410B(3)的控制信号CTRL受到第1级第二扫描信号SB(1)升至高电位的影响而从第一电位V1升至第二电位V2。

在时间点t₄时，第1级第一移位寄存电路410A(1)的控制信号CTRL受到时钟信号C1降至低电位的影响和电容Cx的耦合作用而从第三电位V3降至第四电位V4，且其输出的第1级第一扫描信号SA(1)从高电位降至低电位。需说明的是，在本实施例中，第四电位V4的电位值等于第二电位V2的电位值，但本发明不以此为限，在其它实施例中，第四电位V4的电位值也可以是大于第一电位V1并且不等于第二电位V2的电位值。第2级第一移位寄存电路410A(2)的控制信号CTRL受到时钟信号C2升至高电位的影响和电容Cx的耦合作用而从第二电位V2升至第三电位V3，且其输出的第2级第一扫描信号SA(2)从低电位升至高电位。第3级第一移位寄存电路410A(3)的控制信号CTRL维持在第二电位V2。此外，第4级第一移位寄存电路410A(4)的控制信号CTRL受到第2级第一扫描信号SA(2)升至高电位的影响而从第一电位V1升至第二电位V2。

在时间点t₅时，第1级第二移位寄存电路410B(1)的控制信号CTRL受到时钟信号C5降至低电位的影响和电容Cx的耦合作用而从第三电位V3降至第四电位V4，且其输出的第1级第二扫描信号SB(1)从高电位降至低电位。第2级第二移位寄存电路410B(2)的控制信号CTRL受到时钟信号C6升至高电位的影响和电容Cx的耦合作用而从第二电位V2升至第三电位V3，且其输出的第2级第二扫描信号SB(2)从低电位升至高电位。第3级第二移位寄存电路410B(3)的控制信号CTRL维持在第二电位V2。此外，第4级第二移位寄存电路410B(4)的控制信号CTRL受到第2级第二扫描信号SB(2)升至高电位的影响而从第一电位V1升至第二电位V2。

在时间点t₆时，第1级第一移位寄存电路410A(1)所输出的第1级第一扫描信号SA(1)受到时钟信号C3升至高电位的影响而被重置。第2级第一移位寄存电路410A(2)的控制信号CTRL受到时钟信号C2降至低电位的影响和电容Cx的耦合作用而从第三电位V3降至第四电位V4，且其输出的第2级第一扫描信号SA(2)从高电位降至低电位。第3级第一移位寄存电路410A(3)的控制信号CTRL受到时钟信号C3升至高电位的影响和电容Cx的耦合作用而从第二电位V2升至第三电位V3，且其输出的第3级第一扫描信号SA(3)从低电位升至高电位。第4级第一移位寄存电路410A(4)的控制信号CTRL维持在第二电位V2。此外，第1级第一移位寄存电路410A(1)的控制信号CTRL受到第3级第一扫描信号SA(3)升至高电位的影响而从第四电位V4降至第一电位V1。

在时间点t₇时，第1级第二移位寄存电路410B(1)所输出的第1级第二扫描信号SB(1)受到时钟信号C7升至高电位的影响而被重置。第2级第二移位寄存电路410B(2)的控制信号CTRL受到时钟信号C6降至低电位的影响和电容Cx的耦合作用而从第三电位V3降至第四电位V4，且其输出的第2级第二扫描信号SB(2)从高电位降至低电位。第3级第二移位寄存电路410B(3)的控制信号CTRL受到时钟信号C7升至高电位的影响和电容Cx的耦合作用而从第二电位V2升至第三电位V3，且其输出的第3级第二扫描信号SB(3)从低电位升至高电位。第4级第二移位寄存电路410B(4)的控制信号CTRL维持在第二电位V2。此外，第1级第二移位寄存电路410B(1)的控制信号CTRL受到第3级第二扫描信号SB(3)升至高电位的影响而从第四电位V4降至第一电位V1。

在时间点t₈时，第2级第一移位寄存电路410A(2)所输出的第2级第一扫描信号SA(2)受到时钟信号C4升至高电位的影响而被重置。第3级第一移位寄存电路410A(3)的控制信号CTRL受到时钟信号C3降至低电位的影响和电容Cx的耦合作用而从第三电位V3降至第四电位V4，且其输出的第3级第一扫描信号SA(3)从高电位降至低电位。第4级第一移位寄存电路410A(4)的控制信号CTRL受到时钟信号C4升至高电位的影响和电容Cx的耦合作用而从第二电位V2升至第三电位V3，且其输出的第4级第一扫描信号SA(4)从低电位升至高电位。第5级第一移位寄存电路410A(5)的控制信号CTRL维持在第二电位V2。此外，第2级第一移位寄存电路410A(1)的控制信号CTRL受到第4级第一扫描信号SA(4)升至高电位的影响而从第四电位V4降至第一电位V1。

在时间点t₉时，第2级第二移位寄存电路410B(2)所输出的第2级第二扫描信号SB(2)受到时钟信号C8升至高电位的影响而被重置。第3级第二移位寄存电路410B(3)的控制信号CTRL受到时钟信号C7降至低电位的影响和电容Cx的耦合作用而从第三电位V3降至第四电位V4，且其输出的第3级第二扫描信号SB(3)从高电位降至低电位。第4级第二移位寄存电路410B(4)的控制信号CTRL受到时钟信号C8升至高电位的影响和电容Cx的耦合作用而从第二电位V2升至第三电位V3，且其输出的第4级第二扫描信号SB(4)从低电位升至高电位。第5级第二移位寄存电路410B(5)的控制信号CTRL维持在第二电位V2。此外，第2级第二移位寄存电路410B(2)的控制信号CTRL受到第4级第二扫描信号SB(4)升至高电位的影响而从第四电位V4降至第一电位V1。

如图9A～9C所示，第i级第一移位寄存电路410A(i)的控制信号CTRL是第(i-1)级第一移位寄存电路410A(i-1)的控制信号CTRL波形向后平移2个H时间，而第i级第一移位寄存电路410A(i)的第一扫描信号SA(i)是第(i-1)级第一移位寄存电路410A(i-1)的第一扫描信号SA(i-1)波形向后平移2个H时间，其中i为大于或等于3且小于或等于(N-2)的正整数。

同样地，第i级第二移位寄存电路410B(i)的控制信号CTRL是第(i-1)级第二移位寄存电路410B(i-1)的控制信号CTRL波形向后平移2个H时间，而第i级第二移位寄存电路410B(i)的第二扫描信号SB(i)是第(i-1)级第二移位寄存电路410B(i-1)的的第一扫描信号SB(i-1)波形向后平移2个H时间，其中i为大于或等于3且小于或等于(N-2)的正整数。

在时间点t_(2N-6)与时间点t_(2N-4)时，第(N-1)级第一移位寄存电路410A(N-1)与第N级第一移位寄存电路410A(N)的控制信号CTRL分别从第一电位V1升至第二电位V2。在时间点t_(2N-2)与时间点t_(2N)时，第(N-1)级第一移位寄存电路410A(N-1)与第N级第一移位寄存电路410A(N)的控制信号CTRL分别从第二电位V2升至第三电位V3。在时间点t_(2N)时，第(N-1)级第一移位寄存电路410A(N-1)的控制信号CTRL从第三电位V3降至第四电位V4。

类似地，在时间点t_(2N-5)与时间点t_(2N-3)时，第(N-1)级第二移位寄存电路410B(N-1)与第N级第二移位寄存电路410B(N)的控制信号CTRL分别从第一电位V1升至第二电位V2。在时间点t_(2N-1)与时间点t_(2N+1)时，第(N-1)级第二移位寄存电路410B(N-1)与第N级第二移位寄存电路410B(N)的控制信号CTRL分别从第二电位V2升至第三电位V3。在时间点t_(2N+1)时，第(N-1)级第二移位寄存电路410B(N-1)的控制信号CTRL从第三电位V3降至第四电位V4。

在时间点t_(2N+2)时，因为重置信号RST1仍处在低电位，故第(N-1)级第一移位寄存电路410A(N-1)的控制信号CTRL维持在第二电位V2。第N级第一移位寄存电路410A(N)的控制信号CTRL受到时钟信号C4降至低电位的影响和电容Cx的耦合作用而从第三电位V3降至第四电位V4，且其输出的第N级第一扫描信号SA(N)从高电位降至低电位。

在时间点t_(2N+3)时，因为重置信号RST2仍处在低电位，故第(N-1)级第二移位寄存电路410B(N-1)的控制信号CTRL维持在第二电位V2。第N级第二移位寄存电路410B(N)的控制信号CTRL受到时钟信号C8降至低电位的影响和电容Cx的耦合作用而从第三电位V3降至第四电位V4，且其输出的第N级第二扫描信号SB(N)从高电位降至低电位。

在时间点t_(2N+4)时，重置信号RST1从低电位升至高电位，使得第(N-1)级第一移位寄存电路410A(N-1)和第N级第一移位寄存电路410A(N)的控制信号CTRL从第四电位V4降至第一电位V1。

在时间点t_(2N+5)时，重置信号RST2从低电位升至高电位，使得第(N-1)级第二移位寄存电路410B(N-1)和第N级第二移位寄存电路410B(N)的控制信号CTRL从第四电位V4降至第一电位V1。

由图9A至图9C所示的时序图可知，对于第1级第一移位寄存电路410A(1)和第1级第二移位寄存电路410B(1)来说，控制信号CTRL从第一电位V1升至第二电位V2的时间点与其从第二电位V2升至第三电位V3的时间点相距1/2个时钟周期(即2个H时间)，其维持在第三电位V3的时间长度为1/2个时钟周期(即2个H时间)，且其从第三电位V3降至第四电位V4的时间点与其从第四电位V4降至第一电位V1的时间点相距1/2个时钟周期(即2H时间)；对于第(N-1)级第一移位寄存电路410A(N-1)和第(N-1)级第二移位寄存电路410B(N-1)来说，控制信号CTRL从第一电位V1升至第二电位V2的时间点与其从第二电位V2升至第三电位V3的时间点相距一个时钟周期(即4个H时间)，其维持在第三电位V3的时间长度为1/2个时钟周期(即2个H时间)，且其从第三电位V3降至第四电位V4的时间点与其从第四电位V4降至第一电位V1的时间点相距一个时钟周期(即4个H时间)；对于其它第一移位寄存电路(例如410A(2)～410A(N-2)、410A(N))和第二移位寄存电路来说(例如410B(2)～410B(N-2)、410B(N))，控制信号CTRL从第一电位V1升至第二电位V2的时间点与其从第二电位V2升至第三电位V3的时间点相距一个时钟周期(即4个H时间)，其维持在第三电位V3的时间长度为1/2个时钟周期(即2个H时间)，且其从第三电位V3降至第四电位V4的时间点与其从第四电位V4降至第一电位V1的时间点相距1/2个时钟周期(即2个H时间)。

此外，如图9C所示，虽然每个第一扫描信号SA(1)～SA(N)及和每个第二扫描信号SB(1)～SB(N)的高电位维持时间为2个H时间，但是每个第一扫描信号SA(1)～SA(N)及和每个第二扫描信号SB(1)～SB(N)的前半段高电位维持时间(1个H时间)是预充电像素单元，而后半段高电位维持时间(1H时间)是像素单元的数据写入时间。举例来说，在第一扫描信号SA(2)的高电位维持时间t₄～t₆中，t₅～t₆之时间区间(1个H时间)为数据写入时间，而在第二扫描信号SB(2)的高电位维持时间t₅～t₇中，t₆～t₇之时间区间(1个H时间)为数据写入时间。

由上述可知，控制信号CTRL的电位在每个第一扫描信号SA(1)～SA(N)和每个第二扫描信号SB(1)～SB(N)由低电位升至高电位前预先从第一电位V1升至第二电位V2，直到对显示区域进行扫描时再从第二电位V2升至第三电位V3，而非直接从第一电位V1升至第三电位V3。此外，当每个第一扫描信号SA(1)～SA(N)和每个第二扫描信号SB(1)～SB(N)由高电位降至低电位时，控制信号CTRL的电位先从第三电位V3降至第四电位V4，且再经过1/2个时钟周期或1个时间周期(也就是2个H或4个H时间)后从第四电位V4降至第一电位V1，而非直接从第三电位V3降至第一电位V1。如此一来，可延长第一移位寄存电路410A(1)～410A(N)和第二移位寄存电路410B(1)～410B(N)的放电电路的操作时间，使控制信号CTRL不易受到其它杂讯的干扰而导致第一扫描信号SA(1)～SA(N)和第二扫描信号SB(1)～SB(N)的输出波形受到的影响，进而提升显示装置的显示品质。

需说明的是，虽然对于第1级第一移位寄存电路410A(1)和第1级第二移位寄存电路410B(1)来说，控制信号CTRL从第一电位V1升至第二电位V2的时间点与其从第二电位V2升至第三电位V3的时间点相距1/2个时钟周期(即2个H时间)，且其它级的第一移位寄存电路和第二移位寄存电路的控制信号CTRL从第一电位V1升至第二电位V2的时间点与其从第二电位V2升至第三电位V3的时间点相距则为1个时钟周期(即4个H时间)，但所属技术领域的技术人员可自行调整图6、8A、8B中的第1级第一移位寄存电路410A(1)和第1级第二移位寄存电路410B(1)，以使得其控制信号CTRL从第一电位V1升至第二电位V2的时间点与其从第二电位V2升至第三电位V3的时间点同样也是相距1个时钟周期(即4个H时间)。举例来说，除了图6中的开始信号线SL1及SL2分别提供开始信号STV1及STV2外，可额外设置另一个开始信号线SL1’及另一个开始信号线SL2’以分别提供开始信号STV1’及STV2’，其中开始信号STV1’的高电位维持时间与开始信号STV1同样是2个H时间，但开始信号STV1’由低电位升到高电位的时间较开始信号STV1由低电位升到高电位的时间早2个H时间，也就是开始信号STV1’是将开始信号STV1的波形往前平移2个H时间。同样地，开始信号STV2’的高电位维持时间与开始信号STV2同样是2个H时间，但开始信号STV2’由低电位升到高电位的时间较开始信号STV2早2个H时间。借此将第1级第一移位寄存电路410A(1)的输入信号IN2由开始信号STV1改为开始信号STV1’，将第1级第二移位寄存电路410B(1)的输入信号IN2由开始信号STV2改为开始信号STV2’，则第1级第一移位寄存电路410A(1)和第1级第二移位寄存电路410B(1)的控制信号CTRL从第一电位V1升至第二电位V2的时间点与其从第二电位V2升至第三电位V3的时间点与其它级第1级第一移位寄存电路和第1级第二移位寄存电路同样也是相距1个时钟周期(即4个H时间)。

类似地，虽然对于第(N-1)级第一移位寄存电路410A(N-1)和第(N-1)级第二移位寄存电路410B(N-1)来说，控制信号CTRL从第三电位V3降至第四电位V4的时间点与其从第四电位V4降至第一电位V1的时间点相距一个时钟周期(即4个H时间)，且其它级的第一移位寄存电路和第二移位寄存电路的控制信号CTRL从第三电位V3降至第四电位V4的时间点与其从第四电位V4降至第一电位V1的时间点相距1/2个时钟周期(即2个H时间)，但所属技术领域的技术人员可自行修改图6、8A、8B中的第(N-1)级第一移位寄存电路410A(N-1)和第(N-1)级第二移位寄存电路410B(N-1)，以使得其控制信号CTRL从第三电位V3降至第四电位V4的时间点与其从第四电位V4降至第一电位V1的时间点同样也是相距1/2个时钟周期(即2H时间)。举例来说，除了图6中的重置信号线RL1及RL2分别提供重置信号RST1及RST2外，可额外设置另一重置信号线RL1’及另一重置信号线RL2’以分别提供重置信号RST1’及RST2’，其中重置信号RST1’的高电位维持时间与重置信号RST1同样是2个H时间，但重置信号RST1’由低电位升到高电位的时间较重置信号STV1早2个H时间，也就是在时间点t_(2N+2)，重置信号RST1’由低电位升到高电位，而在时间点t_(2N+4)，重置信号RST1’由高电位降到低电位。同样地，重置信号RST2’的高电位维持时间与重置信号RST2同样是2个H时间，但重置信号RST2’由低电位升到高电位的时间较重置信号RST2早2个H时间，也就是在时间点t_(2N+3)，重置信号RST1’由低电位升到高电位，而在时间点t_(2N+5)，重置信号RST1’由高电位降到低电位。借此将第(N-1)级第一移位寄存电路410A(N-1)的输入信号IN3由重置信号RST1改为重置信号RST1’，将第(N-1)级第二移位寄存电路410B(1)的输入信号IN3由重置信号RST2改为重置信号RST2’，则第(N-1)级第一移位寄存电路410A(N-1)和第(N-1)级第二移位寄存电路410B(N-1)的控制信号CTRL从第三电位V3降至第四电位V4的时间点与从第四电位V4降至第一电位V1的时间点差距会与其它级第一移位寄存电路和第二移位寄存电路同样是1/2个时钟周期(即2个H时间)。

虽然本发明已以实施例说明如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的变动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims

1.一种显示装置，其特征在于，所述显示装置具有显示区域及周边区域，且所述显示装置包含：

多个像素单元，设置于所述显示区域中，所述像素单元排列为多个像素列与多个像素行；

N条第一栅极线及N条第二栅极线，交错设置在所述显示区域中，其中每个所述像素行耦接至所述第一栅极线的其中之一及所述第二栅极线的其中之一；

第一驱动电路，设置于所述周边区域中，所述第一驱动电路包含第1至第4时钟信号线以及第1级至第N级第一移位寄存电路，所述第1至第4时钟信号线分别用以提供第1至第4时钟信号，所述第一移位寄存电路分别用以根据所述第1至第4时钟信号中的至少一个时钟信号产生且提供第1级至第N级第一扫描信号至所述第一栅极线；

第二驱动电路，设置于所述周边区域中，所述第二驱动电路包含第5至第8时钟信号线以及第1级至第N级第二移位寄存电路，所述第5至第8时钟信号线分别用以提供第5至第8时钟信号，所述第二移位寄存电路分别用以根据所述第5至第8时钟信号中的至少一个时钟信号产生且提供第1级至第N级第二扫描信号至所述第二栅极线；

其中，所述第1至第8时钟信号的时钟周期长度相同，且所述第1至第8时钟信号中的第(j+4)时钟信号与所述第1至第8时钟信号中的第j时钟信号相差1/4个时钟周期，所述第一扫描信号中的第i级第一扫描信号的高电位持续时间与所述第二扫描信号中的第i级第二扫描信号的高电位持续时间相同，所述第一扫描信号中的第i级第一扫描信号与所述第二扫描信号中的第i级第二扫描信号相差1/4个时钟周期，其中N为大于或等于2的正整数，j为大于或等于1且小于或等于4的正整数，且i为选自1至N中的任一正整数。

2.如权利要求1所述的显示装置，其特征在于，所述显示区域的形状为非矩形。

3.如权利要求1所述的显示装置，其特征在于，所述第一移位寄存电路中的第i级第一移位寄存电路或所述第二移位寄存电路中的第i级第二移位寄存电路包含：

预充电单元，耦接第一节点，且用以由所述第一节点输出一控制信号；

输出单元，其用以接收所述控制信号，且用以由第二节点输出所述第一扫描信号中的第i级第一扫描信号或所述第二扫描信号中的第i级第二扫描信号。

4.如权利要求1所述的显示装置，其特征在于，所述第i级第一移位寄存电路的控制信号在第1时间点由第一电位转变为第二电位，在第3时间点由所述第二电位转变为第三电位，在第5时间点由所述第三电位转变为所述第四电位，且在第7时间点由所述第四电位转变为所述第一电位，其中所述第三电位大于所述第二电位及所述第四电位，且所述第二电位及所述第四电位大于所述第一电位；

所述第i级第二移位寄存电路的控制信号在第2时间点由所述第一电位转变为所述第二电位，在第4时间点由所述第二电位转变为所述第三电位，在第6时间点由所述第三电位转变为所述第四电位，且在第8时间点由所述第四电位转变为所述第一电位；

其中所述第1至第8时间点之一的第(m+1)时间点落后所述第1至第8时间点之一的第m时间点1/4个时钟周期，m为选自1、3、5及7中的任一正整数。

5.如权利要求4所述的显示装置，其特征在于，所述第二电位的电位值与所述第四电位的电位值相等。

6.如权利要求4所述的显示装置，其特征在于，所述第i级第一扫描信号是在所述第3时间点由低电位转换为高电位，且在所述第5时间点由高电位转换为低电位，以及所述第i级第二扫描信号是在所述第4时间点由低电位转换为高电位，且在所述第6时间点由高电位转换为低电位。

7.如权利要求4所述的显示装置，其特征在于，所述第5时间点与所述第7时间点的时间差为至少1/2个时钟周期，且所述第6时间点与所述第8时间点的时间差为至少1/2个时钟周期。

8.如权利要求4所述的显示装置，其特征在于，所述第1时间点与所述第7时间点的时间差为至少3/2个时钟周期，且所述第2时间点与所述第8时间点的时间差为至少3/2个时钟周期。

9.如权利要求1所述的显示装置，其特征在于，所述第一驱动电路与所述第二驱动电路是分别设置在所述显示区域的相对两侧。

10.如权利要求1所述的显示装置，其特征在于，每个所述像素单元包含至少一个薄膜晶体管，所述第一驱动电路与所述第二驱动电路分别包含多个薄膜晶体管，且所述第一驱动电路及所述第二驱动电路的薄膜晶体管与所述像素单元的薄膜晶体管是共同设置在一个基板上。

11.如权利要求10所述的显示装置，其特征在于，所述第一驱动电路及所述第二驱动电路的薄膜晶体管与所述像素单元的薄膜晶体管是非晶硅薄膜晶体管。

12.如权利要求1所述的显示装置，其特征在于，所述第1至第8时钟信号在一个时钟周期内的高电位持续时间分别为1/2个时钟周期，所述第1至第4时钟信号中的第(k+1)时钟信号与第k时钟信号相差1/2个时钟周期，且所述第5至第8时钟信号中的第(k+5)时钟信号与第(k+4)时钟信号相差1/2个时钟周期，其中k为大于或等于1且小于或等于3的正整数。

13.如权利要求1所述的显示装置，其特征在于，所述第1级至第N级第一扫描信号中的第i级第一扫描信号和所述第1级至第N级第二扫描信号中的第i级第二扫描信号的高电位持续时间分别为1/2个时钟周期，且所述第i级第一扫描信号的高电位期间与所述第i级第二扫描信号的高电位期间在时序上是重迭1/4个时钟周期。

14.如权利要求3所述的显示装置，其特征在于，所述预充电单元用以接收第一输入信号和第二输入信号，且所述输出单元用以接收第四输入信号；

所述第一移位寄存电路中的第i级第一移位寄存电路或所述第二移位寄存电路中的第i级第二移位寄存电路还包含：

第一下拉单元，其耦接所述第一节点且用以接收第三输入信号；以及

第二下拉单元，其耦接所述第二节点且用以接收第五输入信号；

其中所述第i级第一移位寄存电路的第四输入信号及第五输入信号分别为所述第1至第4时钟信号的其中两个，且所述第三输入信号为所述第一扫描信号中的第(i+2)级第一扫描信号或第一重置信号；

所述第i级第二移位寄存电路的第四输入信号及第五输入信号分别为所述第5至第8时钟信号的其中两个，且所述第三输入信号为所述第二扫描信号中的第(i+2)级第二扫描信号或第二重置信号。

15.如权利要求14所述的显示装置，其特征在于，当i为(n-3)时，所述第i级第一移位寄存电路的第四输入信号为所述第1时钟信号，第i级第二移位寄存电路的第四输入信号为所述第5时钟信号；

当i为(n-2)时，所述第i级第一移位寄存电路的第四输入信号为所述第2时钟信号，第i级第二移位寄存电路的第四输入信号为所述第6时钟信号；

当i为(n-1)时，所述第i级第一移位寄存电路的第四输入信号为所述第3时钟信号，第i级第二移位寄存电路的第四输入信号为所述第7时钟信号；

当i为n时，所述第i级第一移位寄存电路的第四输入信号为所述第4时钟信号，第i级第二移位寄存电路的第四输入信号为所述第8时钟信号；

其中n为小于或等于N的正整数且为4的倍数。

16.如权利要求14所述的显示装置，其特征在于，当i为1时，所述第i级第一移位寄存电路的第一输入信号和第二输入信号皆为第一开始信号，且所述第i级第二移位寄存电路的第一输入信号和第二输入信号皆为第二开始信号；

当i为2时，所述第i级第一移位寄存电路的第一输入信号和第二输入信号分别为所述第一扫描信号中的第(i-1)级第一扫描信号和所述第一开始信号，所述第i级第二移位寄存电路的第一输入信号和第二输入信号分别为所述第二扫描信号中的第(i-1)级第二扫描信号和所述第二开始信号；以及

当i为3至N的任一正整数时，所述第i级第一移位寄存电路的第一输入信号和第二输入信号分别为所述第一扫描信号中的第(i-1)级第一扫描信号和第(i-2)级第一扫描信号，所述第i级第一移位寄存电路的第一输入信号和第二输入信号分别为所述第二扫描信号中的第(i-1)级第二扫描信号和第(i-2)级第二扫描信号。

17.如权利要求14所述的显示装置，其特征在于，所述预充电单元包含第一晶体管和第二晶体管，所述第一晶体管的第一端与第三端用以接收所述第一输入信号，所述第二晶体管的第一端与第三端用以接收所述第二输入信号，所述第一下拉单元包含第三晶体管，所述第三晶体管的第三端用以接收所述第三输入信号，所述第三晶体管的第二端耦接所述第一节点，所述输出单元包含第四晶体管和电容，所述第四晶体管的第三端耦接所述第一节点，所述第四晶体管的第一端用以接收所述第四输入信号，所述第四晶体管的所述第二端耦接所述第二节点，且所述电容耦接所述第四晶体管的第三端和第二端。