CN110444138A - 栅极驱动电路及显示面板 - Google Patents

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Abstract

本发明公开了一种栅极驱动电路和具有此栅极驱动电路的显示面板。栅极驱动电路包含移位寄存器，其提供扫描信号至显示面板的栅极线。移位寄存器包含主电路与放电电路。预充电单元、上拉单元、下拉单元和重设单元。在主电路中，预充电单元耦接至第一节点且输出预充电信号至第一节点，上拉单元耦接至第一节点与第二节点且输出扫描信号至第二节点。重设单元耦接至第一节点且接收重设信号。下拉单元耦接至第一节点与第二节点且接收下拉控制信号。本发明可避免移位寄存器受到杂讯干扰的影响而输出不正常的扫描信号，确保显示面板在每个图框的期间显示正确的画面。

Description

栅极驱动电路及显示面板
技术领域
本发明涉及一种栅极驱动电路，且特别是涉及一种具电位重设功能的栅极驱动电路及具有此栅极驱动电路的显示面板。
背景技术
平面显示装置，例如液晶显示(liquid crystal display；LCD)装置或有机发光二极管(organic light-emitting diode；OLED)显示装置等，通常具有多个移位寄存器，以用于控制显示装置中每个像素在同一时间点所显示的灰阶。另一方面，移位寄存器的电路设计也需考量信号在每个时间点所对应输出的正确性，以确保显示装置的画面显示品质。然而，若是移位寄存器所输出的扫描信号的波形有误，则可能导致显示装置显示错误图像数据。此外，高解析度及中大型平面显示装置也容易因为移位寄存器受到杂讯的干扰而导致其产生例如横纹和闪烁等画面显示问题。
发明内容
本发明的目的是在于提供一种栅极驱动电路及具有此栅极驱动电路的显示面板，其具有电位重设功能，可避免移位寄存器受到杂讯干扰的影响而输出不正常的扫描信号，确保显示面板在每个图框的期间显示正确的画面。
根据上述目的，本发明提出一种栅极驱动电路，此栅极驱动电路包含第1级至第N级移位寄存器，其分别提供第1级至第N级扫描信号至显示面板的第1至第N栅极线，其中N为大于或等于4的正整数。第1级至第N级移位寄存器中的第m级移位寄存器包含第m主电路与第m放电电路，其中m为大于或等于1且小于或等于N的正整数。第m主电路包含第m预充电单元、第m上拉单元和第m重设单元，而第m放电电路包含第m下拉单元。第m预充电单元耦接至第一节点且输出预充电信号至第一节点。第m上拉单元耦接至第一节点与第二节点且输出第1级至第N级扫描信号中的第m级扫描信号至第二节点。第m重设单元耦接至第一节点且接收重设信号。第m下拉单元耦接至第一节点与第二节点且接收下拉控制信号。
依据本发明的一实施例，第i主电路耦接第(i+1)放电电路，且第(i+1)主电路耦接第i放电电路，其中i为大于或等于1且小于或等于N的奇数。
依据本发明的又一实施例，上述第(i+1)放电电路耦接该第j主电路的第一节点与第二节点，且上述第j放电电路耦接第(i+1)主电路的第一节点与第二节点。
依据本发明的又一实施例，上述第m重设单元在上述栅极驱动电路产生第1级至第N级扫描信号后重设上述第一节点的电位。
依据本发明的又一实施例，上述第m预充电单元包含第一晶体管和第二晶体管。第一晶体管的控制端用以接收第一输入信号，第一晶体管的第一端用以接收第一参考电位，且第一晶体管的第二端耦接至上述第一节点。第二晶体管的控制端接收第二输入信号，第二晶体管的第一端接收第二参考电位，且第二晶体管的第二端耦接至上述第一节点。
依据本发明的又一实施例，当m为1至2中的任一正整数时，上述第一输入信号为起始信号，且上述第二输入信号为上述第1级至第N级扫描信号中的第(m+3)级扫描信号；当m为3至(N-3)中的任一正整数时，上述第一输入信号为上述第1级至第N级扫描信号中的第(m-2)级扫描信号，且上述第二输入信号为上述第1级至第N级扫描信号中的第(m+3)级扫描信号；当m为(N-2)至N中的任一正整数时，上述第一输入信号为上述第1级至第N级扫描信号中的第(m-2)级扫描信号，且上述第二输入信号为结束信号。
依据本发明的又一实施例，上述第m上拉单元包含第三晶体管。第三晶体管的控制端耦接至上述第一节点，第三晶体管的第一端接收时钟信号，且第三晶体管的第二端用以输出上述第m级扫描信号。
依据本发明的又一实施例，上述第m重设单元包含重设晶体管。重设晶体管的控制端用以接收上述重设信号，重设晶体管的第一端用以接收参考电位，且重设晶体管的第二端耦接至上述第一节点。
依据本发明的又一实施例，第i级移位寄存器接收第一下拉控制信号，与第(i+1)级移位寄存器接收第二下拉控制信号，且第一下拉信号与第二下拉信号在该显示面板的显示画面状态中互为反相，其中i为大于或等于1且小于或等于N的奇数。
根据上述目的，本发明另提出一种显示面板，此显示面板具有显示区域和非显示区域且包含基板、第1至第N栅极线、第一栅极驱动电路、第1级至第N级移位寄存器和重设信号线，其中N为大于或等于4的正整数。第1至第N栅极线设置于基板上且位于显示区域中。第一栅极驱动电路设置于基板上且位于非显示区域中，其包含第1级至第N级移位寄存器，用以分别提供第1级至第N级第一扫描信号至这些栅极线。第一重设信号线设置于基板上且位于非显示区域中，其耦接至每个移位寄存器。第1级至第N级移位寄存器中的第m级移位寄存器包含第m主电路与第m放电电路，其中m为大于或等于1且小于或等于N的正整数。第m主电路包含第m预充电单元、第m上拉单元和第m重设单元，而第m放电电路包含第m下拉单元。第m预充电单元耦接至第一节点且输出预充电信号至第一节点。第m上拉单元耦接至第一节点与第二节点且输出第1级至第N级扫描信号中的第m级第一扫描信号至第二节点。第m重设单元耦接至第一节点与第一重设信号线且用以接收重设信号。第m下拉单元耦接至第一节点与第二节点且接收下拉控制信号。
依据本发明的一实施例，第i主电路耦接第(i+1)放电电路，且第(i+1)主电路耦接第i放电电路，其中i为大于或等于1且小于或等于N的奇数。
依据本发明的又一实施例，上述第m预充电单元包含第一晶体管与第二晶体管，上述第m上拉单元包含第三晶体管，而上述第m重设单元包含重设晶体管。第一晶体管接收第一输入信号且耦接至第一节点。第二晶体管接收第二输入信号且耦接至第一节点。第三晶体管耦接至第一节点与第二节点，其中第三晶体管接收时钟信号且输出第m级第一扫描信号。重设晶体管耦接至第一节点，其中重设晶体管设置在第二晶体管与第三晶体管间且接收重设信号。
依据本发明的又一实施例，上述显示面板还包含导线，其设置在第一重设信号线与重设晶体管的控制端间，且电连接第一重设信号线与重设晶体管的控制端，其中此导线与第一重设信号线是由不同金属层形成。
依据本发明的又一实施例，上述显示面板还包含设置于基板上且位于非显示区域内的第二栅极驱动电路以及第二重设信号线，上述第一栅极驱动电路区与此第二栅极驱动电路区分别设置在上述显示面板的相对两侧，且上述第一重设信号线与此第二重设信号线分别设置在上述显示面板的相对两侧，此第二栅极驱动电路的电路与上述第一栅极驱动电路的电路相同，此第二重设信号线耦接至此第二栅极驱动电路的第1级至所述第N级移位寄存器，且此第二栅极驱动电路提供第1级至第N级第二扫描信号至上述第1至第N栅极线，其中上述第一栅极驱动电路耦接至上述第1至第N栅极线的一端，此第二栅极驱动电路耦接上述第1至第N栅极线的另一端，且上述第1级至第N级第一扫描信号的波形与时序分别与第1级至第N级第二扫描信号的波形与时序相同。
根据上述目的，本发明另提出一种栅极驱动电路，此栅极驱动电路包含第1级至第N级移位寄存器，分别提供第1级至第N级扫描信号至显示面板的第1至第N栅极线，其中N为大于或等于4的正整数。第1级至所述第N级移位寄存器中的第i级移位寄存器与第(i+1)级移位寄存器包含第i主电路、第(i+1)主电路、第i放电电路与第(i+1)放电电路，第i主电路耦接第i放电电路与第(i+1)放电电路，第(i+1)主电路耦接第i放电电路与第(i+1)放电电路，其中i为大于或等于1且小于或等于N的奇数。
依据本发明的一实施例，上述第i主电路包含第i预充电单元与第i上拉单元，而上述第(i+1)主电路包含第(i+1)预充电单元与第(i+1)上拉单元。此第i预充电单元耦接至第i级移位寄存器的第一节点，且输出第i预充电信号至第i级移位寄存器的第一节点。此第i上拉单元耦接至第i级移位寄存器的第一节点与第二节点，且输出第1级至第N级扫描信号中的第i级扫描信号至第i级移位寄存器的第二节点。此第(i+1)预充电单元耦接至第(i+1)级移位寄存器的第一节点，且输出第(i+1)预充电信号至第(i+1)级移位寄存器的第一节点。此第(i+1)上拉单元耦接至第(i+1)级移位寄存器的第一节点与第二节点，且输出第1级至第N级扫描信号中的第(i+1)级扫描信号至第(i+1)级移位寄存器的第二节点。其中第i放电电路耦接第i级移位寄存器的第一节点与第二节点以及第(i+1)级移位寄存器的第一节点与第二节点，且第(i+1)放电电路耦接第i级移位寄存器的第一节点与第二节点以及第(i+1)级移位寄存器的第一节点与第二节点。
依据本发明的又一实施例，上述第i主电路与上述第(i+1)主电路还分别包含第i重设单元与第(i+1)重设单元，且此第i重设单元与此第(i+1)重设单元接收重设信号且分别耦接至第i级移位寄存器的第一节点与第(i+1)级移位寄存器的第一节点。
本发明的优点至少在于，通过本发明的栅极驱动电路和显示面板的电位重设功能，可避免移位寄存器受到杂讯干扰的影响而输出不正常的扫描信号，确保显示面板在每个图框的期间显示正确的画面。
附图说明
为了更完整了解实施例及其优点，现参照结合所附附图所做的下列描述，其中：
图1为依据本发明一些实施例的显示装置的示意图；
图2为依据本发明一些实施例的显示装置的示意图；
图3为依据本发明一些实施例的栅极驱动电路的示意图；
图4A为图3的奇数级移位寄存器的等效电路图；
图4B为图3的偶数级移位寄存器的等效电路图；
图5为依据图3的电路对的方块图；
图6A为依据图3的电路对的晶体管区块布局示意图的一示例；
图6B为依据图3的电路对的元件布局示意图的一示例；
图7A为对应图6B中的第一金属层的布局示意图；
图7B为依据图6B中的第一金属层和半导体层的布局示意图；
图7C为依据图6B中的第一金属层、半导体层和通孔的布局示意图；
图7D为依据图6B中的第一金属层、半导体层、通孔和第二金属层的布局示意图；
图8为依据图3的栅极驱动电路的时序图的一示例；
图9为依据图3的栅极驱动电路的时序图的又一示例；
图10为依据本发明一些实施例的显示装置的示意图；
图11为依据本发明一些实施例的显示装置的示意图；以及
图12为依据本发明一些实施例的栅极驱动电路的示意图。
具体实施方式
以下仔细讨论本发明的实施例。然而，可以理解的是，实施例提供许多可应用的概念，其可实施于各式各样的特定内容中。所讨论、揭示的实施例仅供说明，并非用以限定本发明的范围。
可被理解的是，虽然在本文可使用“第一”、“第二”…等等用语来描述各种元件、零件、区域和/或部分，但这些用语不应限制这些元件、零件、区域和/或部分。这些用语仅用以区别一个元件、零件、区域和/或部分与另一个元件、零件、区域和/或部分。
在本文中所使用的“耦接”一词，可指二个或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，而“耦接”还可指二个或多个元件相互操作或动作。
请参照图1，图1为依据本发明一些实施例的显示装置100的示意图。显示装置100包括显示面板110、源极驱动器120和栅极驱动器130。显示面板110可以是例如扭转向列(twisted nematic；TN)型、水平切换(in-plane switching；IPS)型、边缘电场切换(fringe-field switching；FFS)型或垂直配向(vertical alignment；VA)型等各种类型的液晶显示面板，或是有机发光二极管显示(organic light-emitting diode；OLED)面板等，但不以此为限。源极驱动器120电性连接至显示面板110，其用以将图像数据转换为源极驱动信号，且将源极驱动信号传输至显示面板110。栅极驱动器130用以产生栅极驱动信号，且将栅极驱动信号传输至显示面板110。显示面板110具有显示区域110A和非显示区域110B，其中显示区域110A具有形成在基板112上的多个数据线DL、多个栅极线SL和多个像素PX，这些像素PX共同受到源极驱动信号和栅极驱动信号的驱动而显示图像，而非显示区域110B具有多个布线(图未绘示)，其分别耦接源极驱动器120和栅极驱动器130且分别耦接显示区域110A中的数据线DL和栅极线SL，以分别将源极驱动信号和栅极驱动信号送至对应像素PX的薄膜晶体管TFT，使得像素PX受到薄膜晶体管TFT的开关控制而在特定时间显示对应的灰阶。
图1的源极驱动器120和/或栅极驱动器130也可整合于显示面板110中。如图2所示，本发明的显示装置100可以是***整合式玻璃面板(system on glass；SOG)，其中栅极驱动器130是制作在显示面板110的非显示区域110B中。如此一来，便可使用相同工艺来同时制作栅极驱动器130中的电子元件和显示区域110A中的电子元件。举例来说，栅极驱动器130中栅极驱动电路的薄膜晶体管可与显示面板110中位于显示区域110A内的薄膜晶体管TFT使用相同工艺来同时制作。在其他实施例中，源极驱动器120也可制作在显示面板110的非显示区域110B中，且可使用相同工艺来同时制作显示面板110、源极驱动器120和栅极驱动器130中的电子元件和布线。
请参照图3，其绘示依据本发明实施例的栅极驱动电路200的示意图。栅极驱动电路200适用于图1、图2的显示装置100或是其他类似的显示装置。以下以设置于使用于图2的显示装置100为例说明。栅极驱动电路200为栅极驱动器130的一部分，其接收起始信号STV1、时钟信号C1～C4、下拉控制信号GPWL1、GPWL2、结束信号STV2和重设信号RST，且其包含第1级至第N级移位寄存器210(1)～210(N)，其中N为大于或等于4的正整数。第1级至第N级移位寄存器210(1)～210(N)为阵列基板行驱动(Gate Driver on Array；GOA)电路结构。进一步地，N为大于4的偶数，且移位寄存器210(1)～210(N)依序以每两个相邻的移位寄存器为单位组成电路对SP(1)～SP(M)，其中N为M的两倍。由图3可知，第1级和第2级移位寄存器210(1)、210(2)组成电路对SP(1)，第3级和第4级移位寄存器210(3)、210(4)组成电路对SP(2)…依此类推。每个电路对SP(1)～SP(M)中移位寄存器之间的耦接关系将在图4A和图4B中描述。
在一些实施例中，栅极驱动电路200还包含起始信号线SL1、时钟信号线L1～L4、结束信号线SL2、下拉控制信号线PL1、PL2和重设信号线RSL等信号走线，其分别提供起始信号STV1、时钟信号C1～C4、结束信号STV2、下拉控制信号GPWL1、GPWL2和重设信号RST至相应的移位寄存器。详细而言，在N为4的多倍数下，时钟信号线L1耦接至第1级、第5级、…、第(N-3)级移位寄存器210(1)、210(5)、…、210(N-3)，时钟信号线L2耦接至第2级、第6级、…、第(N-2)级移位寄存器210(2)、210(6)、…、210(N-2)，时钟信号线L3耦接至第3级、第7级、…、第(N-1)级移位寄存器210(3)、210(7)、…、210(N-1)，且时钟信号线L4耦接至第4级、第8级、…、第N级移位寄存器210(4)、210(8)、…、210(N)。如此一来，时钟信号线L1～L4提供时钟信号C1～C4至对应的移位寄存器210(1)～210(N)，使得时钟信号C1～C4依序循环输入至移位寄存器210(1)～210(N)，其中时钟信号C2落后时钟信号C1有1/4个时钟周期，时钟信号C3落后时钟信号C2有1/4个时钟周期，且时钟信号C4落后时钟信号C3有1/4个时钟周期。
此外，起始信号线SL1提供起始信号STV1至第1级和第2级移位寄存器210(1)、210(2)，结束信号线SL2提供结束信号STV2至第(N-2)级至第N级移位寄存器210(N-2)～210(N)，下拉控制信号线PL1提供下拉控制信号GPWL1至奇数级移位寄存器210(1)、210(3)、…、210(N-1)，下拉控制信号线PL2提供下拉控制信号GPWL2至偶数级移位寄存器210(2)、210(4)、…、210(N)，而重设信号线RSL提供重设信号RST至所有移位寄存器210(1)～210(N)。起始信号线SL1、时钟信号线L1～L4、结束信号线SL2、下拉控制信号线PL1、PL2和重设信号线RSL可耦接一个或多个晶片，即时钟信号C1～C4、起始信号STV1、结束信号STV2、下拉控制信号GPWL1、GPWL2和重设信号RST可由此一个或多个晶片提供，例如时序控制晶片或驱动晶片等，但不限于此。
在栅极驱动电路200中，第1级至第N级移位寄存器210(1)～210(N)分别产生第1级至第N级扫描信号OUT(1)～OUT(N)至对应的栅极线。此外，第1级至第3级扫描信号OUT(1)～OUT(3)分别输入至第3级至第5级移位寄存器210(3)～210(5)，第(N-1)级和第N级扫描信号OUT(N-1)、OUT(N)分别输入至第(N-4)级和第(N-3)级移位寄存器210(N-4)、210(N-3)，而第4级至第(N-2)级扫描信号OUT(4)～OUT(N-2)中的每个扫描信号输入至其上三级和其下二级的移位寄存器。例如，第4级扫描信号OUT(4)输入至第1级和第6级移位寄存器210(1)、210(6)。
图4A和图4B分别为图2的第i级和第(i+1)级移位寄存器210(i)、210(i+1)的电路图，其中i为1至N中的奇数。第i级移位寄存器210(i)包含预充电单元310(i)、上拉单元320(i)、下拉单元330(i)和重设单元340(i)(亦可分别称为第i预充电单元310(i)、第i上拉单元320(i)、第i下拉单元330(i)和第i重设单元340(i))，而第(i+1)级移位寄存器210(i+1)包含预充电单元310(i+1)、上拉单元320(i+1)、下拉单元330(i+1)和重设单元340(i+1)(亦可分别称为第(i+1)预充电单元310(i+1)、第(i+1)上拉单元320(i+1)、第(i+1)下拉单元330(i+1)和第(i+1)重设单元340(i+1))。
在图4A的第i级移位寄存器210(i)中，预充电单元310(i)接收输入信号IN1、IN2，且依据输入信号IN1、IN2输出预充电信号PC(i)至节点X1(i)。预充电单元310(i)包含晶体管M1、M2。晶体管M1的控制端接收输入信号IN1，晶体管M1的第一端接收参考电位(亦称第一参考电位)VGH(栅极高电位，Gate High Voltage)，且晶体管M1的第二端耦接至节点X1(i)。晶体管M2的控制端接收输入信号IN2，晶体管M2的第一端接收参考电位(亦称第二参考电位)VGL(栅极低电位，Gate Low Voltage)，且晶体管M2的第二端耦接至节点X1(i)。在变化实施例中，第一参考电位与第二参考电位可分别为相对的高电位与低电位，且第一参考电位不同于VGH及/或第二参考电位不同于VGL。在本文中，晶体管的“控制端”、“第一端”和“第二端”分别是指晶体管的栅极、源极和漏极，或者分别是指晶体管的栅极、漏极和源极。
在图4A的第i级移位寄存器210(i)中，上拉单元320(i)耦接至预充电单元310(i)，其接收预充电信号PC(i)和时钟信号CN1，且根据预充电信号PC(i)和时钟信号CN1输出扫描信号OUT(i)至节点X2(i)。节点X2(i)耦接至显示面板110中对应的栅极线SL(图未绘示)，以将扫描信号OUT(i)提供至对应的栅极线SL。上拉单元320(i)包含晶体管M3。晶体管M3的控制端耦接至节点X1(i)，晶体管M3的第一端接收时钟信号CN1，且晶体管M3的第二端输出扫描信号OUT(i)。若(i+1)为4的倍数，则时钟信号CN1为图3的时钟信号线L3提供的时钟信号C3。反的，若(i+1)不为4的倍数，则时钟信号CN1为图3的时钟信号线L1提供的时钟信号C1。需说明的是，在变化实施例中，上拉单元320(i)另可包含电容，也就是晶体管M3的控制端与第二端之间可耦接电容。
在图4A的第i级移位寄存器210(i)中，下拉单元330(i)耦接至预充电单元310(i)和上拉单元320(i)，其接收下拉控制信号GPWL1(也称第一下拉控制信号)。下拉单元330(i)包含晶体管M4～M13。晶体管M4的第一端接收参考电位VGL，且晶体管M4的第二端耦接至节点X1(i)并接收预充电信号PC(i)。晶体管M5的控制端耦接至晶体管M4的控制端，晶体管M5的第一端接收参考电位VGL，且晶体管M5的第二端耦接至节点X2(i)并接收第i级扫描信号OUT(i)。晶体管M6的控制端耦接至晶体管M4的控制端，晶体管M6的第一端接收参考电位VGL，且晶体管M6的第二端耦接至第(i+1)级移位寄存器210(i+1)中的节点X1(i+1)并接收第(i+1)级移位寄存器210(i+1)的预充电信号PC(i+1)。晶体管M7的控制端耦接至晶体管M4的控制端，晶体管M7的第一端接收参考电位VGL，且晶体管M7的第二端耦接至第(i+1)级移位寄存器210(i+1)中的节点X2(i+1)并接收第(i+1)级扫描信号OUT(i+1)。晶体管M8的第一端接收下拉控制信号GPWL1，且晶体管M8的第二端耦接至晶体管M4的控制端。晶体管M9控制端和第一端接收下拉控制信号GPWL1，且晶体管M9的第二端耦接至晶体管M8的控制端。晶体管M10的控制端接收输入信号IN1，晶体管M10的第一端接收参考电位VGL，且晶体管M10的第二端耦接至晶体管M4的控制端。晶体管M11的控制端耦接至节点X1(i)并接收预充电信号PC(i)，晶体管M11的第一端接收参考电位VGL，且晶体管M11的第二端耦接至晶体管M4的控制端。晶体管M12的控制端耦接至第(i+1)级移位寄存器210(i+1)中的节点X1(i+1)并接收第(i+1)级移位寄存器210(i+1)的预充电信号PC(i+1)，晶体管M12的第一端接收参考电位VGL，且晶体管M12的第二端耦接至晶体管M8的控制端。晶体管M13的控制端耦接至节点X1(i)并接收预充电信号PC(i)，晶体管M13的第一端接收参考电位VGL，且晶体管M13的第二端耦接至晶体管M8的控制端。
在图4A的第i级移位寄存器210(i)中，重设单元340(i)耦接至预充电单元310(i)和上拉单元320(i)，其依据重设信号RST于每个图框时间中在依序对显示面板110的所有栅极线SL进行扫描后重设节点X1(i)、X2(i)的电位，即重设预充电信号PC(i)和第i级扫描信号OUT(i)，也就是说，在每个图框时间中输出最后一级扫描信号后，在本实施例中为输出第N级扫描信号OUT(N)后，将节点X1(i)、X2(i)的电位设定为低电位。需说明的是，在本文中，对栅极线进行扫描是指栅极线的电位为致能电位(在本实施例中为高电位)，进而导通此栅极线对应的像素行中的薄膜晶体管。此外，输出第i级扫描信号OUT(i)是指致能第i级扫描信号OUT(i)，使扫描信号OUT(i)的电位为致能电位(在本实施例中为高电位)，使得对应栅极线的电位为致能电位，进而使此栅极线对应的像素列中的薄膜晶体管导通。在一些实施例中，重设单元340(i)还依据重设信号RST于显示面板进入显示画面状态的第一个图框前重设节点X1(i)、X2(i)的电位。重设单元340(i)包含晶体管M14(也称重设晶体管)。晶体管M14的控制端接收重设信号RST，晶体管M14的第一端接收参考电位VGL，且晶体管M14的第二端耦接至节点X1(i)。
请参考图4B，图4B的第(i+1)级移位寄存器210(i+1)包含晶体管M1’～M14’。图4B中晶体管M1’～M14’的耦接方式与图4A中晶体管M1～M14的耦接方式相似，其差别在于，在图4A中，第i级移位寄存器210(i)接收时钟信号CN1、输入信号IN1、IN2和下拉控制信号GPWL1，且晶体管M11的控制端耦接至节点X1(i)并接收预充电信号PC(i)，而在图4B中，第(i+1)级移位寄存器210(i+1)则接收时钟信号CN2、输入信号IN3、IN4和下拉控制信号GPWL2，且晶体管M11’的控制端耦接至节点X1(i+1)并接收预充电信号PC(i+1)。
在图4B的第(i+1)级移位寄存器210(i+1)中，若(i+1)为4的倍数，则时钟信号CN2为图3的时钟信号线L4提供的时钟信号C4。反的，若(i+1)不为4的倍数，则时钟信号CN2为图3的时钟信号线L2提供的时钟信号C2。在图4B的第(i+1)级移位寄存器210(i+1)中，下拉单元330(i+1)耦接至预充电单元310(i+1)和上拉单元320(i+1)，其接收下拉控制信号GPWL2(也称第二下拉控制信号)。如图4A所示，晶体管M4～M7的控制端彼此电性连接，且晶体管M4～M7的第二端分别耦接节点X1(i)、X2(i)、X1(i+1)和X2(i+1)，因此下拉单元330(i)可依据晶体管M8～M13接收的下拉控制信号GPWL1、输入信号IN1、预充电信号PC(i)、PC(i+1)来控制节点X1(i)、X2(i)、X1(i+1)和X2(i+1)的电位。类似地，如图4B所示，晶体管M4’～M7’的控制端彼此电性连接，且晶体管M4’～M7’的第二端分别耦接节点X1(i)、X2(i)、X1(i+1)和X2(i+1)，因此下拉单元330(i+1)可依据晶体管M8’～M13’接收的下拉控制信号GPWL2、输入信号IN1、预充电信号PC(i)、PC(i+1)来控制节点X1(i)、X2(i)、X1(i+1)和X2(i+1)的电位。换言之，当第i级移位寄存器210(i)中的下拉单元330(i)与第(i+1)级移位寄存器210(i+1)中的下拉单元330(i+1)的其中任一者致能时，皆可同时控制第i级移位寄存器210(i)中的节点X1(i)、X2(i)的电位与第(i+1)级移位寄存器210(i+1)中的节点X1(i+1)和X2(i+1)的电位。
在图4B的第(i+1)级移位寄存器210(i+1)中，重设单元340(i+1)耦接至预充电单元310(i+1)和上拉单元320(i+1)，其依据重设信号RST于每个图框时间中在依序对显示面板110的所有栅极线SL进行扫描后重设预充电信号PC(i+1)和扫描信号OUT(i+1)，也就是说，在每个图框时间中输出最后一级扫描信号后，在本实施例中为输出第N级扫描信号OUT(N)后，将节点X1(i+1)、X2(i+1)的电位设定为低电位。在一些实施例中，重设单元340(i+1)还依据重设信号RST于显示面板进入显示画面状态的第一个图框前重设节点X1(i+1)、X2(i+1)的电位。晶体管M14’(也称重设晶体管)的控制端接收重设信号RST，晶体管M14’的第一端接收参考电位VGL，且晶体管M14’的第二端耦接至节点X1(i+1)。在图4A与图4B的实施例中，晶体管M2、M2’的第一端、晶体管M14、M14’的第一端以及晶体管4～7、10～13、4’～7’、10’～13’的第一端接收参考电位VGL，但不以此为限。在变化实施例中，晶体管M2、M2’的第一端接收的电位、晶体管M14、M14’的第一端接收的电位以及晶体管4～7、10～13、4’～7’、10’～13’的第一端接收的电位中可部分相同或是皆不相同。换言之，在本发明中，晶体管M2、M2’的第一端接收第一电位(例如第一低电位)，晶体管M14、M14’的第一端接收第二电位(例如第二低电位)，且晶体管4～7、10～13、4’～7’、10’～13’的第一端接收第三电位(例如第三低电位)，第一电位、第二电位与第三电位中的至少二者的电位相同，或是任两者的电位皆不同。
若移位寄存器210(i)、210(i+1)分别为第1级和第2级移位寄存器210(1)、210(2)，则输入信号IN1～IN4分别为起始信号STV1、第4级扫描信号OUT(4)、起始信号STV1和第5级扫描信号OUT(5)。若移位寄存器210(i)、210(i+1)分别为第3级至第(N-4)级移位寄存器210(3)～210(N-4)中的奇数级和偶数级移位寄存器，则输入信号IN1～IN4分别为第(i-2)级扫描信号OUT(i-2)、第(i+3)级扫描信号OUT(i+3)、第(i-1)级扫描信号OUT(i-1)和第(i+4)级扫描信号OUT(i+4)。若移位寄存器210(i)、210(i+1)分别为第(N-3)级和第(N-2)级移位寄存器210(N-3)、210(N-2)，则输入信号IN1～IN4分别为第(N-5)级扫描信号OUT(N-5)、第N级扫描信号OUT(N)、第(N-4)级扫描信号OUT(N-4)和结束信号STV2。若移位寄存器210(i)、210(i+1)分别为第(N-1)级和第N级移位寄存器210(N-1)、210(N)，则输入信号IN1～IN4分别为第(N-3)级扫描信号OUT(N-3)、结束信号STV2、第(N-2)级扫描信号OUT(N-2)和结束信号STV2。
在图4A和图4B中，晶体管M1～M14、M1’～M14’可以是非晶硅(amorphous silicon)薄膜晶体管、低温多晶硅(low temperature polysilicon；LTPS)薄膜晶体管、氧化铟镓锌(Indium Gallium Zinc Oxide；IGZO)薄膜晶体管或其他合适的薄膜晶体管。
图5为图4A的第i级移位寄存器210(i)和图4B的第(i+1)级移位寄存器210(i+1)的方块图，其中i为奇数，且第i级移位寄存器210(i)和第(i+1)级移位寄存器210(i+1)同属电路对SP(j)，其中j为(i+1)/2。第i级移位寄存器210(i)包含放电电路212(i)和主电路214(i)(亦可分别称为第i放电电路212(i)和第i主电路214(i))，其中放电电路212(i)包含图4A的下拉单元330(i)，而主电路214(i)包含图4A的预充电单元310(i)、上拉单元320(i)和重设单元340(i)。第(i+1)级移位寄存器210(i+1)包含放电电路212(i+1)和主电路214(i+1)(亦可分别称为第(i+1)放电电路212(i+1)和第(i+1)主电路214(i+1))，其中放电电路212(i+1)包含图4B的下拉单元330(i+1)，而主电路214(i+1)包含图4B的预充电单元310(i+1)、上拉单元320(i+1)和重设单元340(i+1)。
如图4A和图4B所示，下拉单元330(i)与下拉单元330(i+1)均耦接至第i级和第(i+1)级移位寄存器210(i)、210(i+1)中的节点X1(i)、X2(i)、X1(i+1)、X2(i+1)，也就是放电电路212(i)、212(i+1)均耦接至第i级和第(i+1)级移位寄存器210(i)、210(i+1)中的主电路214(i)、214(i+1)中的节点X1(i)、X2(i)、X1(i+1)、X2(i+1)。换言之，主电路214(i)中的预充电信号PC(i)及扫描信号OUT(i)和主电路214(i+1)中的预充电信号PC(i+1)及扫描信号OUT(i+1)均提供至放电电路212(i)、212(i+1)，且每个放电电路212(i)、212(i+1)均对主电路214(i)、214(i+1)进行放电，也就是当放电电路212(i)致能时，例如下拉控制信号GPWL1为致能电位时，可同时控制第i级和第(i+1)级移位寄存器210(i)、210(i+1)中的主电路214(i)、214(i+1)中的节点X1(i)、X2(i)、X1(i+1)、X2(i+1)的电位，以稳定输出的扫描信号OUT(i)、OUT(i+1)在预定电位，并且当放电电路212(i+1)致能时，例如下拉控制信号GPWL2为致能电位时，也可同时控制第i级和第(i+1)级移位寄存器210(i)、210(i+1)中的主电路214(i)、214(i+1)中的节点X1(i)、X2(i)、X1(i+1)、X2(i+1)的电位，以稳定输出的扫描信号OUT(i)、OUT(i+1)在预定电位，进而达到信号电位稳定的效果。相较于现有技术中每一级移位寄存器包含两个分别耦接不同下拉控制信号的两个下拉电路，且所述两个下拉电路只对一级移位寄存器的主电路进行放电，本发明(例如图4A至图5所示的第i级和第(i+1)级移位寄存器210(i)、210(i+1)的实施例)可大幅减少栅极驱动电路200的布局面积，利于达成窄边框的需求，且可确保栅极驱动电路200的信赖性。
请参考图6A与图6B，图6A为图4A的第i级移位寄存器210(i)和图4B的第(i+1)级移位寄存器210(i+1)的晶体管区块布局示意图，图6B为图4A的第i级移位寄存器210(i)和图4B的第(i+1)级移位寄存器210(i+1)的元件布局示意图，即图6A与图6B分别为电路对SP(j)的晶体管区块布局示意图与元件布局示意图。如图6B所示，图6B中的左侧为第一基板112的侧边112A，右侧则为输出扫描信号OUT(i)、OUT(i+1)及其它级移位寄存器的扫描信号的信号走线以及重设信号线RSL。在图6B中的元件符号110A与箭头是表示显示区域110A是位于电路对SP(j)的元件布局示意图的右侧，也就是扫描信号OUT(i)、OUT(i+1)往右输出至显示区域110A中对应的扫描线SL(图6B未示)。换言之，图6A与图6B中的电路对SP(j)的晶体管区块布局示意图与元件布局示意图是设置在显示区域110A的左侧与第一基板112的侧边112A间。在电路对SP(j)是位于显示区域110A的右侧与第一基板112的另一侧边间的变化实施例中，可将图6A与图6B中的电路对SP(j)的晶体管区块布局示意图与元件布局示意图以第一方向D1为轴线翻转180度即可得到此变化实施例对应的电路对SP(j)的晶体管区块布局示意图与元件布局示意图，且其右侧为第一基板112的另一侧边，左侧则为输出扫描信号OUT(i)、OUT(i+1)及其它级移位寄存器的扫描信号的信号走线以及重设信号线RSL，且扫描信号OUT(i)、OUT(i+1)往左输出至显示区域110A中对应的扫描线SL。如图6B所示，第一参考电位线VL(其提供参考电位VGH)、第二参考电位线GL(其提供参考电位VGL)、时钟信号线L1～L4和下拉控制信号线PL1、PL2沿着第一方向D1延伸位于靠近第一基板112的侧边112A的区域中，用以输出扫描信号OUT(i)、OUT(i+1)及其他级移位寄存器的扫描信号的信号走线以及重设信号线RSL位于靠近显示区域110A的区域中，而每个第i级和第(i+1)级移位寄存器210(i)、210(i+1)中的晶体管M1～M14、M1’～M14’是配置这两个区域之间的区域中。在第i级和第(i+1)级移位寄存器210(i)、210(i+1)中，重设晶体管M14、M14’分别是配置于晶体管M2、M3之间和晶体管M2’、M3’之间。
此外，图6A与图6B的布局图包含上下两个区块B(i)、B(i+1)，其中区块B(i)、B(i+1)彼此相邻，第i级移位寄存器210(i)的节点X2(i)对应区块B(i)，而第(i+1)级移位寄存器210(i+1)的节点X2(i+1)对应区块B(i+1)。在本实施例中，区块B(i)、B(i+1)的形状相同且为矩形，但不以此为限。如图6A与图6B所示，第i级移位寄存器210(i)的下拉单元330中的晶体管M6、M7是配置于区块B(i+1)中，而第i级移位寄存器210(i)中的其余晶体管，包含预充电单元310(i)中的晶体管M1、M2、上拉单元320(i)中的晶体管M3、下拉单元330(i)中的晶体管M4、M5、M8～M13和重设单元340(i)中的晶体管M14，是配置于区块B(i)中；第(i+1)级移位寄存器210(i+1)的下拉单元330(i+1)中的晶体管M4’、M5’是配置于区块B(i)中，而第(i+1)级移位寄存器210(i+1)中的其余晶体管，包含预充电单元310(i+1)中的晶体管M1’、M2’、上拉单元320(i+1)中的晶体管M3’、下拉单元330(i+1)中的晶体管M6’～M13’和重设单元340(i+1)中的晶体管M14’，是配置于区块B(i+1)中。也就是说，第i级移位寄存器210(i)的预充电单元310(i)、上拉单元320(i)和重设单元340(i)是配置于区块B(i)中，第(i+1)级移位寄存器210(i+1)的预充电单元310(i+1)、上拉单元320(i+1)和重设单元340(i+1)是配置于区块B(i+1)中，而第i级和第(i+1)级移位寄存器210(i)、210(i+1)的下拉单元330(i)、330(i+1)是同时配置于区块B(i)、B(i+1)中。
请参考图4A、图4B、图6B和图7A至图7D，图7A为对应图6B中的第一金属层的布局示意图，图7B为对应图6B中的第一金属层和半导体层的布局示意图，图7C为对应图6B中的第一金属层、半导体层和通孔的布局示意图，图7D为图7C的布局示意图上再堆叠第二金属层。图7D中的第一金属层、半导体层、通孔和第二金属层的布局示意图与图6B相同。如图7A～7D所示，第一金属层ME1包含多个金属块(例如ME1_1～ME1_10)、多条导线(例如ME1_C1～ME1_C10)、重设信号线RSL、第一参考电位线VL、时钟信号线L1～L4和下拉控制信号线PL1、PL2，半导体层SE包含多个半导体块(例如SE_1～SE_14、SE_1’～SE_14’)，第二金属层ME2包含多个晶体管的第一端与第二端(源极和漏极，或者漏极和源极)(例如晶体管M3、M14、M3’、M14’的第二端M3_N2、M14_N2、M3’_N2、M14’_N2)、多条导线(例如ME2_C1～C13)和第二参考电位线GL，而通孔TH形成于第一金属层ME1与第二金属层ME2之间的绝缘层(图未绘示)中，其对应第一金属层ME1与第二金属层ME2设置，以电性连接第一金属层ME1与第二金属层ME2(例如通孔TH_1对应金属块ME1_4和导线ME2_C1设置，以电性连接金属块ME1_4和导线ME2_C1；通孔TH_10对应导线ME1_C8和导线ME2_C11设置，以电性连接导线ME1_C8和导线ME2_C11)。在图7B中，半导体块SE_1～SE14、SE_1’～SE_14’分别为对应晶体管M1～M14、M1’～M14’的半导体层。如图4A、图4B、图6B、图7A至图7D所示，因为在第i级和第(i+1)级移位寄存器210(i)、210(i+1)中，晶体管M4、M5、M6和M7的栅极彼此电性连接，晶体管M4’、M5’、M6’和M7’的栅极彼此电性连接，第i级和第(i+1)级移位寄存器210(i)、210(i+1)中的晶体管M4、M4’的第二端与第i级移位寄存器210(i)中晶体管M11的栅极均耦接第i级移位寄存器210(i)中的节点X1(i)，而第i级和第(i+1)级移位寄存器210(i)、210(i+1)中的晶体管M6、M6’的第二端与第(i+1)级移位寄存器210(i+1)中晶体管M11’的栅极均耦接第(i+1)级移位寄存器210(i+1)中的节点X1(i+1)，因此第i级移位寄存器210(i)中的晶体管M4、M5、M6、M7的栅极均属于金属块ME1_1，金属块ME1_1是同时设置在区块B(i)和B(i+1)中，且对应晶体管M4、M5、M6、M7的半导体块SE_4、SE_5、SE_6、SE_7均设置在金属块ME1_1上；第(i+1)级移位寄存器210(i+1)中的晶体管M4’、M5’的栅极均属于设置在区块B(i)中的金属块ME1_2，且对应晶体管M4’、M5’的半导体块SE_4’、SE_5’均设置在金属块ME1_2上，而晶体管M6’、M7’的栅极均属于设置在区块B(i+1)中的另一金属块ME1_3，对应晶体管M6’、M7’的半导体块SE_6’、SE_7’均设置在金属块ME1_3上，且金属块ME1_2、ME1_3彼此以第一金属层ME1形成的导线ME1_C1电性连接。因为第i级和第(i+1)级移位寄存器210(i)、210(i+1)中的晶体管M11、M11’是分别设置在区块B(i)和B(i+1)中，故通过上述布局方式，第i级移位寄存器210(i)中的晶体管M4、M11与第(i+1)级移位寄存器210(i+1)中的晶体管M4’均设置在区块B(i)中，晶体管M4’设置在晶体管M4的上方，且晶体管M11、M4’彼此相邻，而第(i+1)级移位寄存器210(i+1)中的晶体管M6’、M11’与第i级移位寄存器210(i)中的晶体管M6均设置在区块B(i+1)中，晶体管M6设置在晶体管M6’的上方，且晶体管M11’、M6彼此斜向相对。因此，晶体管M4’的第二端M4’_N2与位在下方的晶体管M4的第二端M4_N2可通过朝第二方向D2延伸的导线ME2_C12彼此电连接，且第(i+1)级移位寄存器210(i+1)中的晶体管M4’的第二端M4’_N2可通过第二金属层ME2形成的导线ME2_C1往左且通过通孔TH_1电性连接金属块ME1_4，以使晶体管M4、M4’的第二端电性连接第i级移位寄存器210(i)中晶体管M11的栅极，也就是第i级和第(i+1)级移位寄存器210(i)、210(i+1)中的晶体管M4、M4’的第二端与第i级移位寄存器210(i)中晶体管M11的栅极彼此耦接，以进一步电连接至第i级移位寄存器210(i)中的节点X1(i)。而晶体管M6的第二端M6_N2与位在下方的晶体管M6’的第二端M6’_N2可通过朝第二方向D2延伸的导线ME2_C13彼此电连接，且第i级移位寄存器210(i)中的晶体管M6的第一端可通过第二金属层ME2形成的另一个导线ME2_C2往左下方延伸且通过通孔TH_2电性连接金属块ME1_5，以使晶体管M6的第二端电性连接第(i+1)级移位寄存器210(i+1)中晶体管M11’的栅极，也就是第i级和第(i+1)级移位寄存器210(i)、210(i+1)中的晶体管M6、M6’的第二端与第(i+1)级移位寄存器210(i+1)中晶体管M11’的栅极彼此耦接，以进一步电连接至第(i+1)级移位寄存器210(i+1)中的节点X1(i+1)。相较于将第i级和第(i+1)级移位寄存器210(i)、210(i+1)的晶体管分别设置于区块B(i)、B(i+1)中的布局方式，其因晶体管M4’的第二端与晶体管M11的栅极之间的距离以及晶体管M6的第二端与晶体管M11’的栅极之间的距离较长，使得电性连接晶体管M4’的第二端与晶体管M11的栅极的导线以及电性连接晶体管M6的第二端与晶体管M11’的栅极的导线需多次在不同的金属层之间转换，以跨越多条其他导线，本发明将第i级移位寄存器210(i)中的晶体管M4、M5、M6、M7同时设置于区块B(i)、B(i+1)中且将第(i+1)级移位寄存器210(i+1)中的晶体管M4’、M5’、M6’、M7’同时设置于区块B(i)、B(i+1)中的布局方式可仅通过第二金属层ME2形成的导线ME2_C1与通孔TH_1以及第二金属层ME2形成的导线ME2_C2与通孔TH_2而分别电性连接晶体管M4’的第二端与晶体管M11的栅极以及电性连接晶体管M6的第二端与晶体管M11’的栅极，因此无需使用多次在不同金属层间转换的导线，进而节省布局面积。
此外，金属块ME1_6、ME1_7分别包含晶体管M3、M3’的栅极，金属块ME1_8、ME1_9分别包含晶体管M2、M2’的栅极，而金属块ME1_10包含晶体管M14、M14’的栅极。半导体块SE_2、SE_2’、SE_3、SE_3’分别设置在金属块ME1_8、ME1_9、ME1_6、ME1_7上，且半导体块SE_14、SE_14’均设置在金属块ME1_10上。因为在第i级和第(i+1)级移位寄存器210(i)、210(i+1)中，晶体管M14的第二端电性连接晶体管M3的栅极与晶体管M2的第二端，晶体管M14’的第二端电性连接晶体管M3’的栅极与晶体管M2’的第二端，且晶体管M14、M14’的栅极均接收重设信号RST，因此晶体管M14的第二端M14_N2通过沿着第二方向D2延伸的导线ME2_C3电性连接晶体管M2的第二端M2_N2，且通过沿着第二方向D2延伸的导线ME2_C3、沿着第一方向D1延伸的导线ME2_C4和通孔TH_3电性连接晶体管M3的栅极(也就是电性连接金属块ME1_6)，而晶体管M14’的第二端M14’_N2通过沿着第二方向D2延伸的导线ME2_C5电性连接晶体管M2’的第二端M2’_N2，且通过沿着第二方向D2延伸的导线ME2_C5、沿着第一方向延伸的导线ME2_C6和通孔TH_4电性连接晶体管M3’的栅极(也就是电性连接金属块ME1_7)。晶体管M14、M14’的栅极是同属于金属块ME_10，金属块ME_10设置在金属块ME1_6、ME1_7和ME1_8、ME1_9之间，且金属块ME_10通过第一金属层ME1形成的导线ME1_C2、通孔TH_5、第二金属层ME2形成的导线ME2_C7和通孔TH_6电性连接重设信号线RSL。在本实施例中，在第i级移位寄存器210(i)的扫描信号OUT(i)是由晶体管M3的第二端M3_N2通过导线ME2_C8传输至至显示区域110A中对应的栅极线SL(i)，在第(i+1)级移位寄存器210(i+1)的扫描信号OUT(i+1)是由晶体管M3’的第二端M3’_N2通过导线ME2_C9传输至至显示区域110A中对应的栅极线SL(i+1)。此外，因为第i级移位寄存器210(i)的扫描信号OUT(i)需传输至第(i-3)级移位寄存器210(i-3)及/或第(i+2)级移位寄存器210(i+2)，第(i+1)级移位寄存器210(i+1)的扫描信号OUT(i+1)需传输至第(i-2)级移位寄存器210(i-2)及/或第(i+1)级移位寄存器210(i+3)，故导线ME2_C8可通过通孔TH_7与导线ME1_C3将扫描信号OUT(i)传输至第(i-3)级移位寄存器210(i-3)，导线ME2_C8可通过通孔TH_8与导线ME1_C4将扫描信号OUT(i)传输至第(i+2)级移位寄存器210(i+2)，导线ME2_C9可通过通孔TH_9与沿着第一方向D1延伸的导线ME1_C5将扫描信号OUT(i+1)传输至传输至第(i-2)级移位寄存器210(i-2)，且导线ME2_C9可通过沿着第一方向D1延伸的导线ME2_C10将扫描信号OUT(i+1)传输至传输至第(i-2)级移位寄存器210(i-2)第(i+3)级移位寄存器210(i+3)。此外，如图7D所示，第i级移位寄存器210(i)和第(i+1)级移位寄存器210(i+1)的布局示意图还包括多条导线ME1_C6～ME1_C10、ME2_C11和通孔TH10，导线ME1_C6和ME1_C7分别将第(i-2)级扫描信号OUT(i-2)和第(i+3)级扫描信号OUT(i+3)输入第i级移位寄存器210(i)作为输入信号IN1、IN2，导线ME2_C11、通孔TH_10和导线ME1_C8将第(i-1)级扫描信号OUT(i-1)输入第(i+1)级移位寄存器210(i+1)作为输入信号IN3，导线ME1_C9将第(i+4)级扫描信号OUT(i+4)输入第(i+1)级移位寄存器210(i+1)作为输入信号IN4，导线ME1_C10则是将第(i+1)级移位寄存器210(i+1)的后一级移位寄存器的扫描信号传输入第i级移位寄存器210(i)的前一级移位寄存器作为输入信号IN4。因为晶体管M3、M3’的第二端分别输出扫描信号OUT(i)、OUT(i+1)至显示区域110A中对应的栅极线SL(i)、SL(i+1)，且为了避免电性连接金属块ME1_10与重设信号线RSL间的导线需多次在不同金属层之间转换以跨越多条其他导线，重设信号线RSL较佳是设置在晶体管M1～M14、M1’～M14’和显示区域110A间，以缩短晶体管M14、M14’和重设信号线RSL之间的距离，进而将电路对SP(j)的布局最佳化。在本实施例中，重设信号线RSL是设置在晶体管M2、M2’和显示区域110A间，且较佳是位于用来传送输入信号IN1～IN4(也就是将扫描信号传输至前数级移位寄存器与后数级移位寄存器)的导线与显示区域110A间，但不以此为限。在变化实施例中，重设信号线RSL可设置在晶体管M2、M2’和用来传送输入信号IN1～IN4的导线之间。综上所述，在第i级移位寄存器210(i)和第(i+1)级移位寄存器210(i+1)的布局示意图中，重设晶体管M14设置在晶体管M3与M2之间，重设晶体管M14’设置在晶体管M3’与M2’之间，重设信号线RSL是设置在晶体管M2、M2’和显示区域110A之间，且较佳是设置在用来传送输入信号IN1～IN4的导线与显示区域110A之间。在本实施例中，M14、M14’的栅极、重设信号线RSL以及位在晶体管M2、M2’与重设信号线RSL间的导线ME1_C3、ME1_C5、ME1_C8～C10是同属第一金属层ME1，第二金属层ME2形成的导线ME2_C7设置在重设信号线RSL与重设晶体管M14、M14’的控制端(栅极)间，且电连接重设信号线RSL与重设晶体管M14、M14’的控制端，以跨越位在晶体管M2、M2’与重设信号线RSL间的信号线。换言之，重设信号RST通过换层由重设信号线RSL传送至重设晶体管M14、M14’，也就是重设信号线RSL通过不同金属层的导线与电性连接不同金属层的通孔电性连接重设晶体管M14、M14’的栅极。此外，在图6B～图7D的实施例中，通孔TH形成于第一金属层ME1与第二金属层ME2之间的绝缘层中，其对应第一金属层ME1与第二金属层ME2设置，以电性连接第一金属层ME1与第二金属层ME2。换言之，通孔TH的一端显露第一金属层ME1的一部分，第二金属层ME2的一部分则由通孔TH的另一端延伸进入通孔TH中与第一金属层ME1接触，以形成电连接第一金属层ME1与第二金属层ME2的连接结构，但本发明中电连接不同金属层的连接结构不以此为限。在其它实施例中，可在覆盖第一金属层ME1与第二金属层ME2的绝缘层中形成两个通孔，其分别显露第一金属层ME1的一部分与第二金属层ME2的一部分，接下来再形成一导体层(例如透明导电层，但不以此为限)，此导体层包含一桥接电极，其延伸进入上述两个通孔中以接触第一金属层ME1与第二金属层ME2，使得第一金属层ME1与第二金属层ME2藉由此桥接电极彼此电连接。
图6A与图6B仅示出电路对SP(j)中的晶体管区块与元件配置，其余电路对也可具有相似的晶体管区块与元件配置方式。此外，每个电路对SP(1)～SP(M)中的两个移位寄存器为沿着第一方向D1相邻配置，且电路对SP(1)～SP(M)中任相邻两者也沿着第一方向D1相邻配置。也就是说，第1级至第N级移位寄存器210(1)～210(N)是沿着第一方向D1依序配置。在本实施例中，第一方向D1垂直于第二方向D2，但不以此为限。在其他实施例中，第一方向D1不同于第二方向D2，且彼此之间的夹角不等于90度。在本实施例中，相邻两级移位寄存器的中心点连线是平行于第一方向D1，而相邻两电路对的中心点连线是平行于第一方向D1，或是与第一方向D1具有不等于0的夹角，但不以此为限。在一变化实施例中，相邻两级移位寄存器的中心点连线以及相邻两电路对的中心点连线均与第一方向D1具有不等于0的夹角。举例来说，在显示区域110A的形状为矩形的实施例中，相邻两级移位寄存器的中心点连线和相邻两电路对的中心点连线可平行于第一方向D1，但不以此为限。在显示区域110A的形状为非矩形的实施例中，例如显示区域110A的边缘包含圆弧或斜角线段的实施例中，相邻两级移位寄存器的中心点连线与相邻两电路对的中心点连线中的至少一个与第一方向D1可具有不等于0的夹角，但不以此为限。
应注意的是，图6A与图6B所示的布局图仅为示例，其非用以限制本发明的范围，本领域技术人员当可依据图4A、4B所示的电路图及其他设计需求对应调整第i级和第(i+1)级移位寄存器210(i)、210(i+1)中电路元件的配置。举例而言，可将接地线GL和电源供应线VL变更为配置于靠近显示区域110A的区域中。
图8为依据图3的栅极驱动电路200的时序图的一示例。如图8所示，在显示面板从未显示画面状态转换至显示画面状态后(例如在显示面板于开机后进入显示画面状态，或是离开休眠模式进入重新启动模式后进入显示画面状态)，栅极驱动电路200开始输出第1级至第N级扫描信号OUT(1)～OUT(N)。在第1图框的期间，首先起始信号STV1和下拉控制信号GPWL1从低电位升为高电位，且接下来时钟信号C1～C4依序升为高电位，使得第1级至第4级扫描信号OUT(1)～OUT(4)对应升为高电位，时钟信号C1～C4依序降为低电位，使得第1级至第4级扫描信号OUT(1)～OUT(4)对应降为低电位。如图8所示，第1级至第4级扫描信号OUT(1)～OUT(4)分别于期间P1～P4处于高电位，也就是分别于期间P1～P4处于致能状态，进而导通对应列的像素PX内的薄膜晶体管TFT。时钟信号C1～C4的高低电位转换周期定义为时钟周期。举例来说，当时钟信号C1～C4的时钟周期为T时，在一个时钟周期T中高电位与低电位的维持时间为T/2，而时钟信号C2～C4分别落后时钟信号C1～C3有1/4个时钟周期(即T/4)。第5级至第N级扫描信号OUT(5)～OUT(N)同样依照上述说明而依序升为高电位和降为低电位，以分别用于驱动显示面板内对应的像素。在第1级至第N级扫描信号OUT(1)～OUT(N)依序升为高电位和降为低电位后，结束信号STV2从低电位升为高电位以及从高电位降为低电位，以完成在第1图框中的数据输入。在第2图框的起始信号STV1从低电位升为高电位的前，重设信号RST从低电位升为高电位，也就是重设信号RST从禁能电位切换为致能电位，以导通重设单元340中的晶体管M14，进而重设移位寄存器210(1)～210(N)的节点X1(1)～X1(N)、X2(1)～X2(N)的电位至低电位(例如参考电位VGL)。完成节点X1(1)～X1(N)、X2(1)～X2(N)的电位重设后，重设信号RST从高电位降为低电位，也就是重设信号RST从致能电位切换为禁能电位，以关闭重设单元340中的晶体管M14。换句话说，也就是在栅极驱动电路在第1图框时间中依序对每个条栅极线进行扫描后且在进行第2图框的栅极线扫描前，无论移位寄存器210(1)～210(N)中任一级移位寄存器的节点(例如节点X1(i)、X2(i))的电位是维持在预定的低电位或是受到杂讯耦合而产生涟波，在本发明中，通过重设信号RST的电位切换(例如由低电位升至高电位)导通重设单元340中的晶体管M14，进而将移位寄存器210(1)～210(N)的节点X1(1)～X1(N)、X2(1)～X2(N)的电位设定为预定的禁能电位(例如低电位)，以避免影响显示画面。因此，在重设前的节点X1(1)～X1(N)、X2(1)～X2(N)的电位可以与在重设后的节点X1(1)～X1(N)、X2(1)～X2(N)的电位相等(例如节点X1(1)～X1(N)、X2(1)～X2(N)的电位未受杂讯干扰)，或是在重设前的节点X1(1)～X1(N)、X2(1)～X2(N)的电位可以与在重设后的节点X1(1)～X1(N)、X2(1)～X2(N)的电位不相等(例如节点X1(1)～X1(N)及/或节点X2(1)～X2(N)的电位受到杂讯的耦合，并且通过重设信号RST的电位切换导通重设单元340中的晶体管M14，以将节点X1(1)～X1(N)、X2(1)～X2(N)的电位设定为预定的低电位)。换言之，在本文中，重设节点X1(1)～X1(N)、X2(1)～X2(N)的电位是指致能重设单元340，也就是导通重设单元340中的晶体管M14，以将移位寄存器210(1)～210(N)中的节点的电位设定为预定的禁能电位，且不论节点X1(1)～X1(N)、X2(1)～X2(N)的电位在重设单元340在致能前后是否相同。
在本实施例中，重设单元340耦接的参考电位与下拉单元330耦接的参考电位相同且皆为VGL，但不以此为限。在变化实施例中，重设单元340耦接的参考电位与下拉单元330耦接的参考电位不同。在第2图框至第K图框中每个图框的期间中，起始信号STV1、时钟信号C1～C4、下拉控制信号GPWL1、GPWL2、第1级至第N级扫描信号OUT(1)～OUT(N)和结束信号STV2的时序也同于在第1图框期间中的时序，并且在每个图框期间的结束信号STV2从低电位升为高电位以及从高电位降为低电位后，致能重设信号RST，也就是重设信号RST从禁能电位(例如低电位)切换为致能电位(例如高电位)，以重设第1级至第N级移位寄存器210(1)～210(N)中的节点X1(1)～X1(N)、X2(1)～X2(N)的电位。
此外，在一些实施例中，为了使关机画面正常，当显示装置100收到关机指令后，至少部分栅极线SL的电位为致能电位，进而导通对应的薄膜晶体管TFT，使至少部分像素PX进行放电，且较佳是所有栅极线SL的电位为致能电位，使所有像素PX进行放电，但不以此为限。举例来说，起始信号STV1、时钟信号C1～C4中的至少部分信号的电位在显示装置100收到关机指令后为致能电位，以使至少部分栅极线SL的电位为致能电位，进而导通对应的薄膜晶体管TFT，使至少部分像素PX进行放电，但不以此为限。需说明的是，起始信号STV1、时钟信号C1～C4中的至少部分信号在显示装置100收到关机指令后的致能电位可与起始信号STV1、时钟信号C1～C4在图框中的致能电位相同或不同。举例来说，起始信号STV1、时钟信号C1～C4在显示装置100收到关机指令后的致能电位可低于起始信号STV1、时钟信号C1～C4在图框中的致能电位(例如栅极高电位VGH)，其致能电位只要可导通对应的TFT以使对应的像素PX放电即可。图9为依据图3的栅极驱动电路200的时序图的又一示例。图9所示的时序图与图8相似，其差别在于，在显示面板于未显示画面状态转换至显示画面状态前，重设信号RST会先从低电位升为高电位，使得第1级至第N级移位寄存器210(1)～210(N)中的重设单元340依据重设信号RST来重设节点X1(1)～X1(N)、X2(1)～X2(N)的电位；完成节点X1(1)～X1(N)、X2(1)～X2(N)的电位重设后，重设信号RST从高电位降为低电位，且接着显示面板转换至显示画面状态且进入至第1图框。换句话说，在第一图框的起始信号STV1从低电位升为高电位前，重设信号RST的电位变化为低电位-高电位-低电位，也就是先致能重设信号RST以重设第1级至第N级移位寄存器210(1)～210(N)中的节点X1(1)～X1(N)、X2(1)～X2(N)的电位。如此一来，可进一步避免在显示面板于未显示画面状态转换至显示画面状态前移位寄存器受到杂讯干扰或是输入信号不正常的影响而输出不正常的扫描信号，确保显示面板于未显示画面状态转换至显示画面状态时不会显示异常画面。举例来说，第1级至第N级移位寄存器210(1)～210(N)中的重设单元340可依据重设信号RST于开机后显示面板进入显示画面状态的第一个图框前，及/或于从休眠模式(Sleep Mode)进入重开机模式(Re-Start Mode)后显示面板进入显示画面状态的第一个图框前重设节点X1(1)～X1(N)、X2(1)～X2(N)的电位，但不以此为限。
需说明的是，在图8与图9的实施例中，在输出第N级扫描信号OUT(N)且结束信号STV2从低电位升为高电位以及从高电位降为低电位后，重设信号RST从低电位升为高电位，以重设第1级至第N级移位寄存器210(1)～210(N)的节点X1(1)～X1(N)、X2(1)～X2(N)的电位，但本发明不以此为限。在变化实施例中，也可以是在一个图框时间中的最后一级扫描信号输出后，也就是第N级扫描信号OUT(N)从低电位升为高电位以及从高电位降为低电位后，重设信号RST从低电位升为高电位，以重设第1级至第N级移位寄存器210(1)～210(N)的节点X1(1)～X1(N)、X2(1)～X2(N)的电位。
在图8与图9的实施例中，在进入至第1图框后，下拉控制信号GPWL1由低电位升为高电位，而下拉控制信号GPWL2为低电位，但不以此为限。在其他实施例中，在进入至第1图框后，下拉控制信号GPWL1为低电位，而下拉控制信号GPWL2为高电位。需说明的是，在图8与图9的实施例中省略未绘示出下拉控制信号GPWL1、GPWL2的电位在显示面板处于显示画面状态时的周期变化。下拉控制信号GPWL1、GPWL2是周期信号，且其每个周期具有致能电位(例如高电位)维持时间和禁能电位(例如低电位)维持时间，即下拉控制信号GPWL1、GPWL2在显示面板处于显示画面状态时互为反相，并且下拉控制信号GPWL1、GPWL2是交替致能，也就是当下拉控制信号GPWL1、GPWL2的其中一个下拉控制信号为致能电位时，另外一个下拉控制信号即为禁能电位。举例来说，以图框速率为每秒60个图框(60fps)的显示面板为例，下拉控制信号GPWL1、GPWL2的周期时间长度可为2秒，其中致能电位与禁能电位的维持时间可分别为1秒，也就是致能电位与禁能电位的维持时间可分别为60个图框时间。如图4A、图4B与图5所示，两级移位寄存器210(i)、210(i+1)共享两组下拉单元330(i)、330(i+1)，且两组下拉单元330(i)、330(i+1)分别由彼此反相的下拉控制信号GPWL1、GPWL2启动，因此当两组下拉单元330(i)、330(i+1)的其中一者对节点X1(i)、X2(i)、X1(i+1)和X2(i+1)进行放电时，另一者则不对节点X1(i)、X2(i)、X1(i+1)和X2(i+1)进行放电，且两组下拉单元330(i)、330(i+1)是彼此交替地对节点X1(i)、X2(i)、X1(i+1)和X2(i+1)进行放电，因此下拉单元330(i)中的晶体管M4～M7与下拉单元330(i+1)中晶体管M4’～M7’的栅极不会长时间偏压在高电位，可避免造成晶体管M4～M7、M4’～M7’的临界电压偏移，以提升栅极驱动电路的可靠度。
此外，在图8与图9的实施例中，每个信号的低电位与高电位是指对该信号的相对电位值，不同信号的低电位可相同或不同，且不同信号的高电位可相同或不同。起始信号STV1、结束信号STV2、下拉控制信号GPWL1、GPWL2、第1级至第N级扫描信号OUT(1)～OUT(N)及重设信号RST的低电位和高电位可分别称为对应信号的禁能电位和致能电位，但本发明不以此为限。在不同极性的薄膜晶体管(例如P型薄膜晶体管)的变化实施例中，起始信号STV1、结束信号STV2、下拉控制信号GPWL1、GPWL2、第1级至第N级扫描信号OUT(1)～OUT(N)及重设信号RST的高电位和低电位可分别为对应信号的禁能电位和致能电位，也就是将图8与图9的时序图中的低电位和高电位分别变化为高电位和低电位，以得到变化实施例对应的栅极驱动电路的时序图，于此不再赘述。
请参照图10，其绘示显示装置400的示意图。显示装置400包括显示面板410、源极驱动器420和栅极驱动器430A、430B。显示面板410具有显示区域410A和非显示区域410B，其中显示区域410A具有形成在基板412上的多个数据线DL、多个栅极线SL和多个像素PX，这些像素PX共同受到源极驱动信号和栅极驱动信号的驱动而显示图像，而非显示区域410B具有多个布线，其分别耦接源极驱动器420和栅极驱动器430A、430B且分别耦接显示区域410A中的多个数据线DL和栅极线SL，以分别将源极驱动信号和栅极驱动信号送至对应像素PX的薄膜晶体管TFT，使得像素PX受到薄膜晶体管TFT的开关控制而在特定时间显示对应的灰阶。显示装置400与图1的显示装置100类似，两者的差别在于显示装置400具有两个栅极驱动器430A、430B。如图10所示，栅极驱动器430A、430B分别设置于显示面板410的左右两侧，且共同用以将栅极驱动信号传输至显示面板410。在其他实施例中，栅极驱动器430A、430B的设置位置可依据不同的设计需求而对应调整。显示面板410和源极驱动器420分别与图1的显示面板110和源极驱动器120大致相同，故在此不再重复说明。
同样地，图10的源极驱动器420和/或栅极驱动器430A、430B也可整合于显示面板410中。如图11所示，本发明的显示装置400可以是***整合式玻璃面板，其中栅极驱动器430A、430B是制作在显示面板410的非显示区域410B中。如此一来，便可使用相同工艺来同时制作栅极驱动器430A、430B中的电子元件和显示区域410A中的电子元件。举例来说，栅极驱动器430A、430B中栅极驱动电路的薄膜晶体管可与显示面板410中位于显示区域410A内的薄膜晶体管TFT使用相同工艺来同时制作。在其他实施例中，源极驱动器420也可制作在显示面板410的非显示区域410B中，且可使用相同工艺来同时制作显示面板410、源极驱动器420和栅极驱动器430A、430B中的电子元件和布线。
请参照图12，其绘示依据本发明实施例的栅极驱动电路500A、500B的示意图。栅极驱动电路500A、500B适用于图10、图11的显示装置400或是其他类似的显示装置。以下以设置于使用于图11的显示装置400为例说明。栅极驱动电路500A、500B分别为栅极驱动器430A、430B的一部分，其分别于显示面板410的相对两侧驱动显示区域410A中的像素PX，以增加对显示面板410的驱动能力。栅极驱动电路500A、500B亦可分别称为第一栅极驱动电路与第二栅极驱动电路。栅极驱动电路500A、500B分别包含第1级至第N级移位寄存器510A(1)～510A(N)和第1级至第N级移位寄存器510B(1)～510B(N)，其中N为大于或等于4的正整数。第1级至第N级移位寄存器510A(1)～510A(N)、510B(1)～510B(N)为阵列基板行驱动电路结构。进一步地，N为大于4的偶数，每个奇数级移位寄存器510A(1)、510A(3)、…、510A(N-1)、510B(1)、510B(3)、…、510B(N-1)的等效电路与图4A的移位寄存器210(i)的等效电路相同，且每个偶数级移位寄存器510A(2)、510A(4)、…、510A(N)、510B(2)、510B(4)、…、510B(N)的等效电路与图4B的移位寄存器210(i+1)的等效电路相同。此外，移位寄存器510A(1)～510A(N)依序以每两个相邻的移位寄存器为单位组成电路对SPA(1)～SPA(M)，且移位寄存器510B(1)～510B(N)依序以每两个相邻的移位寄存器为单位组成电路对SPB(1)～SPB(M)，其中N为M的两倍，且每个电路对SPA(1)～SPA(M)、SPB(1)～SPB(M)的元件布局可相同或相似于如图6A与图6B所示的电路对SP(j)的晶体管区块与元件布局。因此，有关移位寄存器510A(1)～510A(N)、510B(1)～510B(N)的等校电路和元件配置等说明请参照先前段落中与图4A至图6B相关的叙述，在此不重复说明。
在一些实施例中，栅极驱动电路500A还包含起始信号线SLA1、时钟信号线LA1～LA4、结束信号线SLA2、下拉控制信号线PLA1、PLA2和重设信号线RSLA(亦可称为第一重设信号线)，且栅极驱动电路500B还包含起始信号线SLB1、时钟信号线LB1～LB4、结束信号线SLB2、下拉控制信号线PLB1、PLB2和重设信号线RSLB(亦可称为第二重设信号线)。在一些实施例中，N为4的多倍数。时钟信号线LA1～LA4、LB1～LB4分别用以提供时钟信号C1～C4至对应的移位寄存器510A(1)～510A(N)、510B(1)～510B(N)。详细而言，在N为4的多倍数下，时钟信号线L1耦接至第1、5、…、(N-3)级移位寄存器210(1)、210(5)、…、210(N-3)，时钟信号线L2耦接至第2、6、…、(N-2)级移位寄存器210(2)、210(6)、…、210(N-2)，时钟信号线L3耦接至第3、7、…、(N-1)级移位寄存器210(3)、210(7)、…、210(N-1)，且时钟信号线L4耦接至第4、8、…、N级移位寄存器210(4)、210(8)、…、210(N)。如此一来，时钟信号线L1～L4提供时钟信号C1～C4至对应的移位寄存器210(1)～210(N)，使得时钟信号C1～C4依序循环输入至移位寄存器210(1)～210(N)，其中时钟信号C2落后时钟信号C1有1/4个时钟周期，时钟信号C3落后时钟信号C2有1/4个时钟周期，且时钟信号C4落后时钟信号C3有1/4个时钟周期。
此外，起始信号线SLA1提供起始信号STV1至第1、2级移位寄存器510A(1)、510A(2)，起始信号线SLB1提供起始信号STV1至第1、2级移位寄存器510B(1)、510B(2)，结束信号线SLA2提供结束信号STV2至第(N-2)～N级移位寄存器510A(N-2)～510A(N)，结束信号线SLB2提供结束信号STV2至第(N-2)～N级移位寄存器510B(N-2)～510B(N)，下拉控制信号线PLA1提供下拉控制信号GPWL1至奇数级移位寄存器510A(1)、510A(3)、…、510A(N-1)，下拉控制信号线PLB1提供下拉控制信号GPWL1至奇数级移位寄存器510B(1)、510B(3)、…、510B(N-1)，下拉控制信号线PLA2提供下拉控制信号GPWL2至偶数级移位寄存器510A(2)、510A(4)、…、510A(N)，下拉控制信号线PLB2提供下拉控制信号GPWL2至偶数级移位寄存器510B(2)、510B(4)、…、510B(N)，重设信号线RSLA提供重设信号RST至栅极驱动电路500A中的所有移位寄存器510A(1)～510A(N)，而重设信号线RSLB提供重设信号RST至栅极驱动电路500B中的所有移位寄存器510B(1)～510B(N)。起始信号线SLA1、SLB1、时钟信号线LA1～LA4、LB1～LB4、结束信号线SLA2、SLB2、下拉控制信号线PLA1、PLB1、PLA2、PLB2和重设信号线RSLA、RSLB可耦接一个或多个晶片，即起始信号STV1、时钟信号C1～C4、结束信号STV2、下拉控制信号GPWL1、GPWL2和重设信号RSTA、RSTB可由此一个或多个晶片提供，例如时序控制晶片或驱动晶片等，但不限于此。
第1级至第N级移位寄存器510A(1)～510A(N)、510B(1)～510B(N)分别产生第1级至第N级扫描信号OUTA(1)～OUTA(N)、OUTB(1)～OUTB(N)至对应的第1至第N栅极线，也就是每个条栅极线的两端分别电性连接栅极驱动电路500A、500B中对应的移位寄存器，例如第i栅极线的两端电性连接第i级移位寄存器510A(i)、510B(i))。换言之，每个条闸级线同时被两个对应的移位寄存器驱动，以提升栅极线的电位驱动能力，即将栅极线的电位迅速由禁能电位(例如低电位)切换至致能电位(例如高电位)。在栅极驱动电路500A中，第1级至第3级扫描信号OUTA(1)～OUTA(3)分别输入至第3级至第5级移位寄存器510A(3)～510A(5)，第(N-1)级和第N级扫描信号OUTA(N-1)、OUTA(N)分别输入至第(N-3)级和第(N-2)级移位寄存器510A(N-3)、510A(N-2)，而第4级至第(N-2)级扫描信号OUTA(4)～OUTA(N-2)中的每个扫描信号输入至其上三级和其下二级的移位寄存器。例如，第4级扫描信号OUTA(4)输入至第1、6级移位寄存器510A(1)、510A(6)。相似地，在栅极驱动电路500B中，第1级至第3级扫描信号OUTB(1)～OUTB(3)分别输入至第3级至第5级移位寄存器510B(3)～510B(5)，第(N-1)级和第N级扫描信号OUTB(N-1)、OUTB(N)分别输入至第(N-4)级和第(N-3)级移位寄存器510B(N-4)、510B(N-3)，而第4级至第(N-2)级扫描信号OUTB(4)～OUTB(N-2)中的每个扫描信号输入至其上三级和其下二级的移位寄存器。
属于同一级的输出信号OUTA(1)～OUTA(N)、OUTB(1)～OUTB(N)的波形时序图相同，亦即第1级输出信号OUTA(1)、OUTB(1)的波形时序图相同，第2级输出信号OUTA(2)、OUTB(2)的波形时序图相同…等，依此类推。此外，栅极驱动电路500A、500B中的起始信号STV1、时钟信号C1～C4、下拉控制信号GPWL1、GPWL2、结束信号STV2、重设信号RST和第1级至第N级输出信号OUTA(1)～OUTA(N)、OUTB(1)～OUTB(N)的波形时序图可分别与如图7或图8所示的栅极驱动电路200中的起始信号STV1、时钟信号C1～C4、下拉控制信号GPWL1、GPWL2、结束信号STV2、重设信号RST和第1级至第N级输出信号OUT(1)～OUT(N)的波形时序图相同，且栅极驱动电路500A、500B的驱动方式可与栅极驱动电路200相同，故相关说明请参照先前段落，在此不赘述。
综上所述，本发明的栅极驱动电路及具有此栅极驱动电路的显示面板具有电位重设功能，其可避免移位寄存器受到杂讯干扰的影响而输出不正常的扫描信号，确保显示面板在每个图框的期间显示正确的画面。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (17)

1.一种栅极驱动电路，其特征在于，包含：
第1级至第N级移位寄存器，分别提供第1级至第N级扫描信号至显示面板的第1至第N栅极线，其中N为大于或等于4的正整数；
其中所述第1级至所述第N级移位寄存器中的第m级移位寄存器包含第m主电路与第m放电电路；
其中所述第m主电路包含：
第m预充电单元，耦接至第一节点，且输出预充电信号至所述第一节点；
第m上拉单元，耦接至所述第一节点与第二节点，且输出所述第1级至第N级扫描信号中的第m级扫描信号至所述第二节点；以及
第m重设单元，耦接至所述第一节点，且所述第m重设单元接收重设信号；以及
所述第m放电电路包含：
第m下拉单元，耦接至所述第一节点与所述第二节点，且所述第m下拉单元接收下拉控制信号；
其中m为大于或等于1且小于或等于N的正整数。
2.如权利要求1所述的栅极驱动电路，其特征在于，第i主电路耦接第(i+1)放电电路，且第(i+1)主电路耦接第i放电电路，其中i为大于或等于1且小于或等于N的奇数。
3.如权利要求2所述的栅极驱动电路，其特征在于，所述第(i+1)放电电路耦接所述第i主电路的所述第一节点与所述第二节点，且所述第i放电电路耦接所述第(i+1)主电路的所述第一节点与所述第二节点。
4.如权利要求1所述的栅极驱动电路，其特征在于，所述第m重设单元在所述栅极驱动电路产生所述第1级至第N级扫描信号后重设所述第一节点的电位。
5.如权利要求1所述的栅极驱动电路，其特征在于，所述第m预充电单元包含：
第一晶体管，其控制端用以接收第一输入信号，其第一端用以接收第一参考电位，且其第二端耦接至所述第一节点；以及
第二晶体管，其控制端用以接收第二输入信号，其第一端用以接收第二参考电位，且其第二端耦接至所述第一节点。
6.如权利要求5所述的栅极驱动电路，其特征在于，
当m为1至2中的任一正整数时，所述第一输入信号为起始信号，且所述第二输入信号为所述第1级至第N级扫描信号中的第(m+3)级扫描信号；
当m为3至(N-3)中的任一正整数时，所述第一输入信号为所述第1级至第N级扫描信号中的第(m-2)级扫描信号，且所述第二输入信号为所述第1级至第N级扫描信号中的第(m+3)级扫描信号；以及
当m为(N-2)至N中的任一正整数时，所述第一输入信号为所述第1级至第N级扫描信号中的第(m-2)级扫描信号，且所述第二输入信号为结束信号。
7.如权利要求5所述的栅极驱动电路，其特征在于，所述第m上拉单元包含：
第三晶体管，其控制端耦接至所述第一节点，其第一端用以接收时钟信号，且其第二端用以输出所述第m级扫描信号。
8.如权利要求1所述的栅极驱动电路，其特征在于，所述第m重设单元包含：
重设晶体管，其控制端用以接收所述重设信号，其第一端用以接收参考电位，且其第二端耦接至所述第一节点。
9.如权利要求1所述的栅极驱动电路，其特征在于，第i下拉单元接收第一下拉控制信号，第(i+1)下拉单元接收第二下拉控制信号，且所述第一下拉控制信号与所述第二下拉控制信号在所述显示面板的显示画面状态中互为反相，其中i为大于或等于1且小于或等于N的奇数。
10.一种显示面板，其特征在于，所述显示面板具有显示区域和非显示区域，所述显示面板包含：
基板；
第1至第N栅极线，设置于所述基板上且位于所述显示区域中；
第一栅极驱动电路，设置于所述基板上且位于所述非显示区域中，所述第一栅极驱动电路包含第1级至第N级移位寄存器，所述第1级至第N级移位寄存器用以分别提供第1级至第N级第一扫描信号至所述显示区域中的所述第1至所述第N栅极线，其中N为大于或等于4的正整数；以及
第一重设信号线，设置于所述基板上且位于所述非显示区域中，所述第一重设信号线耦接至所述第1级至所述第N级移位寄存器；
其中所述第1级至所述第N级移位寄存器中的第m级移位寄存器包含第m主电路与第m放电电路；
其中所述第m主电路包含：
第m预充电单元，耦接至第一节点，且输出预充电信号至所述第一节点；
第m上拉单元，耦接至所述第一节点与第二节点，且输出所述第1级至第N级第一扫描信号中的第m级第一扫描信号至所述第二节点；以及
第m重设单元，耦接至所述第一节点，且所述第一重设信号线提供重设信号至所述第m重设单元；以及
所述第m放电电路包含：
第m下拉单元，耦接至所述第一节点与所述第二节点，且所述第m下拉单元接收下拉控制信号；
其中m为大于或等于1且小于或等于N的正整数。
11.如权利要求10所述的显示面板，其特征在于，第i主电路耦接第(i+1)放电电路，且第(i+1)主电路耦接第i放电电路，其中i为大于或等于1且小于或等于N的奇数。
12.如权利要求10所述的显示面板，其特征在于，
所述第m预充电单元包含：
第一晶体管，接收第一输入信号且耦接至所述第一节点；以及
第二晶体管，接收第二输入信号且耦接至所述第一节点；
所述第m上拉单元包含：
第三晶体管，耦接至所述第一节点与所述第二节点，其中所述第三晶体管接收时钟信号且输出所述第m级第一扫描信号；以及
所述第m重设单元包含：
重设晶体管，耦接至所述第一节点，其中所述重设晶体管设置在所述第二晶体管与所述第三晶体管间且接收所述重设信号。
13.如权利要求12所述的显示面板，其特征在于，所述显示面板还包含导线，其设置在所述第一重设信号线与所述重设晶体管的控制端间，且电连接所述第一重设信号线与所述重设晶体管的控制端，其中所述导线与所述第一重设信号线是由不同金属层形成。
14.如权利要求10所述的显示面板，其特征在于，所述显示面板还包含第二栅极驱动电路以及第二重设信号线，设置于所述基板上且位于所述非显示区域内，所述第一栅极驱动电路与所述第二栅极驱动电路分别设置在所述显示面板的相对两侧，所述第一重设信号线与所述第二重设信号线分别设置在所述显示面板的相对两侧，其中所述第二栅极驱动电路的电路与所述第一栅极驱动电路的电路相同，所述第二重设信号线耦接至所述第二栅极驱动电路的第1级至第N级移位寄存器，且所述第二栅极驱动电路提供第1级至第N级第二扫描信号至所述第1至所述第N栅极线，其中所述第一栅极驱动电路耦接至所述第1至所述第N栅极线的一端，所述第二栅极驱动电路耦接至所述第1至所述第N栅极线的另一端，且所述第1级至所述第N级第一扫描信号的波形与时序分别与所述第1级至所述第N级第二扫描信号的波形与时序相同。
15.一种栅极驱动电路，其特征在于，包含：
第1级至第N级移位寄存器，分别提供第1级至第N级扫描信号至显示面板的第1至第N栅极线，其中N为大于或等于4的正整数；
其中所述第1级至所述第N级移位寄存器中的第i级移位寄存器与第(i+1)级移位寄存器包含第i主电路、第(i+1)主电路、第i放电电路与第(i+1)放电电路，所述第i主电路耦接所述第i放电电路与所述第(i+1)放电电路，所述第(i+1)主电路耦接所述第i放电电路与所述第(i+1)放电电路；
其中i为大于或等于1且小于或等于N的奇数。
16.如权利要求15所述的栅极驱动电路，其特征在于，
所述第i主电路包含：
第i预充电单元，耦接至所述第i级移位寄存器的第一节点，且输出第i预充电信号至所述第i级移位寄存器的第一节点；以及
第i上拉单元，耦接至所述第i级移位寄存器的第一节点与第二节点，且输出所述第1级至第N级扫描信号中的第i级扫描信号至所述第i级移位寄存器的第二节点；
所述第(i+1)主电路包含：
第(i+1)预充电单元，耦接至所述第(i+1)级移位寄存器的第一节点，且输出第(i+1)预充电信号至所述第(i+1)级移位寄存器的第一节点；
第(i+1)上拉单元，耦接至所述第(i+1)级移位寄存器的第一节点与第二节点，且输出所述第1级至第N级扫描信号中的第(i+1)级扫描信号至所述第(i+1)级移位寄存器的第二节点；
其中所述第i放电电路耦接所述第i级移位寄存器的第一节点与第二节点以及所述第(i+1)级移位寄存器的第一节点与第二节点，且所述第(i+1)放电电路耦接所述第i级移位寄存器的第一节点与第二节点以及所述第(i+1)级移位寄存器的第一节点与第二节点。
17.如权利要求16所述的栅极驱动电路，其特征在于，所述第i主电路与所述第(i+1)主电路还分别包含第i重设单元与第(i+1)重设单元，且所述第i重设单元与所述第(i+1)重设单元接收重设信号且分别耦接至所述第i级移位寄存器的第一节点与所述第(i+1)级移位寄存器的第一节点。
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