CN107591389A - 内牺牲间隔件的互连 - Google Patents

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Abstract

本发明涉及内牺牲间隔件的互连，其揭示互连结构以及形成该互连结构的方法。一间隔件形成于一介电层中的一开口内。于形成该间隔件之后，一导电柱塞形成于该介电层中的该开口内。于形成该导电柱塞后，移除该间隔件以定义位于该介电层中的该开口内的一空气间隙。该空气间隙位于该导电柱塞与该介电层中的该开口之间。

Description

内牺牲间隔件的互连
技术领域
本发明涉及集成电路以及半导体装置制造，更具体而言，涉及一芯片的互连结构以及形成这类互连结构的方法。
背景技术
一后段制程(back-end-of-line；BEOL)互连结构可用于电性连接通过前段制程(front-end-of-line；FEOL)制造于一衬底上的装置结构。可使用一双镶嵌工艺形成BEOL互连结构，其中，通过于一介电层中蚀刻的开口与沟槽同时填充金属以生成一金属化層(metallization level)。于先穿孔(via-first)、后沟槽(trench-last)双镶嵌工艺中，其中，通孔(via opening)先形成于介电层中，而后一沟槽形成于该通孔上方的该介电层中，该通孔在形成该沟槽的该蚀刻工艺期间未被填充。在一个单镶嵌工艺中，该通孔与沟槽形成于不同的介电层中并分别填充金属。
因此，需要改进的用于一芯片的互连结构及形成这种互联结构的方法。
发明内容
根据本发明的一实施例中，一互连结构包括具有一开口的一介电层、位于该介电层中的该开口内的一导电柱塞、以及位于该介电层中该开口内在该导电柱塞与该介电层的该开口之间的一位置处的一空气间隙。
根据本发明的另一实施例中，一方法包括形成一开口于一介电层中，并形成一间隔件于该介电层中的该开口内。于形成该间隔件之后，一导电柱塞形成于该介电层中的该开口内。于形成该导电柱塞之后，移除该间隔件以形成位于该介电层中的该开口内的一空气间隙。该空气间隙位于该导电柱塞与该介电层中的该开口之间。
附图说明
纳入并构成本说明书的一部分的附图示出了本发明所描述的各种实施例，并与本发明的上述的普通说明以及下面的具体实施例中的详细说明一起，用于解释本发明的各种实施例。
图1至图6为根据本发明的一实施例所示的于一工艺方法的连续制造阶段的一互连结构的剖视图。
符号说明：
10 金属化層
12 介电层
13 衬底
14，16 开口
14a，16a 侧壁
14b，16b 底面
15 共形层
18，20 牺牲间隔件
22 阻障/衬垫层
24 金属层
26，28 金属柱塞
26a，28a 外部侧壁
30 金属帽盖
34 介电层
36，38 空气间隙。
具体实施方式
请参阅图1，根据本发明的一实施例，一介电层12用于形成载于一衬底13上的一BEOL互连结构的一金属化层10，其可能是由一前段制程(FEOL)工艺所加工的一硅晶圆用以形成一集成电路。介电层12可由一典型绝缘介电材料所构成，例如一低K介电材料，其一相对介电常数(permittivity)或介电常数(dielectric constant)小于二氧化硅(SiO2)的介电常数，大约是3.9。介电层12的候选低K介电材料包括但不限于致密多孔的有机低k介电质，致密多孔的无机低k介电质，例如有机硅酸盐玻璃，以及有机和无机介电质的组合，其介电常数小于或等于3.0。在一替代实施例中，介电层12可由通过化学气相沉积(chemicalvapor deposition；CVD)法沉积的二氧化硅所组成。
开口，以开口14,16为代表，可以通过光刻以及分布于介电层12的表面区域的选定位置上的蚀刻而形成。具体而言，可施加一抗蚀层暴露于通过一光掩膜所投射的一辐射图案中，并在位于该介电层12中形成开口14,16的预定位置处形成开口的一对应图案。该图案化抗蚀层作为例如一反应离子蚀刻(reactive-ion etching；RIE)的一干蚀刻工艺的一蚀刻掩膜，用于移除部分的介电层12以形成开口14,16。蚀刻工艺可以通过单个蚀刻步骤而进行，或者通过具有不同蚀刻剂的多个蚀刻步骤而进行，并可暴露一底层特征(未予图示)。该特征可以是与开口14,16对齐的一底层(underlying)介电层中的一导电特征。开口14具有侧壁14a，其可能是垂直的，且终止于一底面(base surface)14b并连接底面14b。同样地，开口16具有侧壁16a，其也可能是垂直的，且终止于靠近衬底13的一底面16b并连接底面16b。
一共形层15由相比于覆盖开口14,16的侧壁14a,16a以及底面14b,16b的所沉积的介电层12具有选择性蚀刻选择的一给定材料所构成。共形层15具有与开口14,16的尺寸(例如宽度尺寸)相结合的一层厚度，以便为后续形成的如上所述的空气间隙建立一个或多个尺寸。共成层15还可形成于介电层12的顶面上的场域中。在侧壁14a,16b、底面14b,16b、以及场域中的介电层12的该顶面的任何位置上，共形层15的厚度在名义上相同。
参考图2，其中，相似的参考数字是指图1中的相似特征，于一后续制造阶段，牺牲间隔件18,20由共形层15形成并位于开口14,16的侧壁14a,16a上。牺牲间隔件18,20的至少部分具有由共形层15的层厚所建立的一给定尺寸。牺牲间隔件18,20可通过一蚀刻工艺，例如反应离子蚀刻，优先移除水平面上(例如开口14,16的介电层12的顶面与底面14b,16b)的材料以定型共形层15的材料而形成。牺牲间隔件18从开口14的底面14b延伸至介电层12的顶面。牺牲间隔件20同样从开口16的底面16b延伸至介电层12的顶面。牺牲间隔件18,20在最终的装置机构中不存在。
如下文所述，构成共形层15的材料及其生成的牺牲间隔件18,20对介电层12的材料具有蚀刻选择性(例如，一较高的蚀刻率)以便于移除。在一实施例中，共形层15及牺牲间隔件18可以由从通过例如CVD沉积的一介电材料层所形成的一介电材料所构成。如果介电材料的组分是氮化硅(Si3N4)，可使用例如热磷酸(H2SO4)完成选择性移除。如果介电材料的组分是二氧化硅((SiO2)，可使用例如稀氢氟酸(hydrofluoric acid；HF)来完成选择性移除。如果介电材料的组分是磷硅玻璃(phosphorus silicon glass；PSG)，则可使用例如稀氢氟酸(HF)来完成选择性移除。
于另一实施例中，共形层15与牺牲间隔件18,20可由其他类型的材料组成，例如可使用一后蚀刻残留移除剂(例如EKC)而选择性移除的氮化钛，或使用例如四甲基氢氧化铵(tetramethylammonium hydroxide；TMAH)而选择性移除的非晶硅。
请参考图3，其中，相似的参考数字是指图2中的相似特征，于一后续制造阶段，沉积一给定厚度的一阻障/衬垫层22于侧壁14a,16a上以及开口14,16的底部，以及介电层12的顶面的场域中。阻障/衬垫层22可以由通过物理气相沉积(physical vapor deposition；PVD)，例如溅射工艺，所沉积的钌(Ru)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或这些材料的一多层组合(例如，一TaN/Ta双层)而组成。一晶种层(未予图示)可形成于开口14,16的侧壁14a,16a上并覆盖阻障/衬垫层22。晶种层可由铜组成，使用例如PVD工艺的如元素铜或共沉积铬铜(Cr-Cu)。
沉积晶种层之后，一较厚的导体或由低电阻金属(如铜(Cu))所组成的金属层可使用不同于沉积晶种层所使用的沉积工艺的一沉积工艺(例如电镀或其他电化学电镀工艺)而沉积。晶种层可能需要携带电流来启动形成金属层24的一电镀工艺并可纳入金属层24。晶种层以及金属层24的各自残留部分位于开口14,16内。或者，金属层24可通过一无电镀沉积工艺沉积，其允许省略晶种层。
请参考图4，其中，相似的参考数字是指图3中的相似特征，于一后续制造阶段，金属层24与阻障/衬垫层22通过平坦化工艺，例如一个或多个化学机械抛光(CMP)工艺，从介电层12的顶面的场域移除。化学机械抛光过程中的材料移除结合了磨损及以亚微米级别抛光目标材料的一蚀刻效果。各化学机械抛光工艺可通过使用标准抛光垫的商业工具进行并选择泥浆来抛光目标材料。由来源于金属层24的材料所组成的导体或金属柱塞26,28驻留于开口14,16内。各金属柱塞26,28由牺牲间隔件18,20中的一个所围绕。牺牲间隔件18,20的一顶面于化学机械抛光工艺之后露出，所述工艺被仔细的控制以露出牺牲间隔件18,20。
一金属帽盖(cap)30可通过选择性沉积(例如CVD)而形成于各金属柱塞26,28的顶面，在这种情况下，CVD需要包括邻近金属柱塞26,28的顶面的一金属前体(precursor)与一共反应气体之间的一化学反应。一固定反应物被选择性沉积以形成金属柱塞26,28。然而，该反应物不会形成于邻近金属帽盖30的介电层12的顶面上。可以选择沉积条件以提供具有高导电性(即低电阻)的薄膜，并且在不沉积于介电质表面的情况下对钴具有良好的附着力。特别是，金属帽盖30中的导体可由通过低温CVD沉积的钌(Ru)、一含钌材料(如氧化钌(RuOx))、钴(Co)、或一含钴材料(例如，钴钨磷化物(CoWP))所构成。金属帽盖30用于在后续清洗以及蚀刻工艺期间保护金属柱塞26,28的顶面，以防止侵蚀或损坏。
请参考图5，其中，相似的参考数字是指图4中的相似特征，于一后续制造阶段，牺牲间隔件18,20可通过用于移除对介电层12与金属帽盖30的材料具有选择性(即，较高的蚀刻率)的构成牺牲间隔件18,20的材料的一蚀刻工艺被移除。在一个实施例中，牺牲间隔件18,20由氮化硅(Si3N4)组成，蚀刻工艺可为使用热磷酸(H3PO4)的一湿化学蚀刻，或可以通过一氟基(fluorine-based)化学剂的一干蚀刻工艺移除。如果牺牲间隔件18,20是由一不同的材料组成的，可使用如下文所述的其他蚀刻剂移除。
被移除的牺牲间隔件18,20所空出的空间定义了未被固体材料填充的空气间隙36,38。代替牺牲间隔件18,20的空气间隙36,38可具有与从介电层12的顶面上的场域移除金属层24的抛光工艺之后的牺牲间隔件18,20的尺寸名义上相等的一个或多个尺寸。于一实施例中，空气间隙36,38的宽度与牺牲间隔件18,20的层厚相等。空气间隙36位于开口14的侧壁14a与穿过由空气间隙36生成的空间间隙的金属柱塞26的最近的外部侧壁26a之间。同样的，空气间隙38位于开口16的侧壁16a与穿过由空气间隙38生成的空间间隙的金属柱塞28的最近的外部侧壁28a之间。金属柱塞26,28位于各自相关的空气间隙32,38的不同部分之间。空气间隙36从底面14b的一端垂直延伸至介电层12的顶面处的一开口端。同样的，空气间隙38从底面16b的一端垂直延伸至介电层12的顶面处的一开口端。空气间隙36以及金属柱塞26与介电层12中的开口14的底面14b同延(coextensive)，而金属柱塞26与空气间隙36的边界的一部分在底面14b处共面。空气间隙38以及金属柱塞28与介电层12中的开口16的底面16b同延，而金属柱塞28与空气间隙38的边界的一部分在底面16b处共面。
金属柱塞26位于相关的空气间隙32的不同部分之间。同样的，金属柱塞28位于相关的空气间隙38的不同部分之间。于一实施例中，空气间隙36,38可分别延伸至大约金属柱塞26,28中的相关的一个的边界处，以使空气间隙26,28呈现出围绕各自的金属柱塞26,28的连续开放空间。
空气间隙36,38可具有接近统一(即约1)的一介电常数(例如，相对介电常数)，其反映了由处于大气压或接近大气压的空气所填充的空气间隙36,38由处于大气压或接近大气压的另一种气体所填充，或含有一亚大气压(例如一部分真空)的空气或气体。介电常数是由一物质的介电常数与一真空的介电常数之比(ratio)所决定的。由于空气间隙36,38具有小于构成介电层12的材料的介电常数的一介电常数，所以接近金属柱塞26,28的介电材料的复合介电常数被减小。
可形成衬垫(未予图示)以覆盖介电层12的介电材料与接壤空气间隙36,38的金属柱塞26,28。衬垫可以包括一介电材料的具有一介电常数特性的一电绝缘体，例如采用一快速热处理(rapid thermal process；RTP)沉积的一高温氧化物(high temperature oxide；HTO)。
请参考图6，其中，相似的参考数字是指图5中的相似特征，于一后续制造阶段，可沉积一介电层34于介电层12上。介电层34可作为一覆盖层以封闭空气间隙36，38并密封先前由牺牲间隔件18,20占据的空间。介电层34的候选无机介电材料可包括，但不限于，硅碳氮化物(SiCN)、富氢碳氧化硅(SiCOH)，以及这些和其他介电材料的组合。于代表性实施例中，部分的介电层34可以渗透到空气间隙36,38的一相应上部内，使得空气间隙36,38的体积相对于在牺牲间隔件18,20被移除之后所建立的高度略有减少。或者，介电层34可仅覆盖和封闭空气间隙36,38的先前的开口端，使得空气间隙36,38的体积没有减少。
由于牺牲间隔件18,20使开口14,16变窄，存在于光刻工艺中的一较大工艺余量被用于形成开口14,16。换句话说，开口14,16可形成于具有较大尺寸的介电层12中，并随后在形成金属柱塞26,28之前，随着牺牲间隔件18,20的形成而变窄。由于牺牲间隔件18,20的存在，金属柱塞26,28的尺寸小于开口14,16的尺寸。具有小于介电层12的相对介电常数的一相对介电常数的空气间隙36,38用于减小金属化层10的电容。具有内部牺牲间隔件18的开口14,16的外形有利于沉积阻障/衬垫层22，且所述电镀用于形成可减少金属柱塞26,28中的废金属(例如铜)的发生率的金属层24。空气间隙36,38的体积可以通过控制牺牲间隔件18的尺寸加以预测和控制。
如上所述的方法用于集成电路芯片的制造。由此产生的集成电路芯片可由制造商以原始晶圆形式分布(即作为具有多个未封装芯片的一单晶圆)，作为一裸芯粒(baredie)，或以封装的形式。该芯片可与其他芯片、分立式电路元件、及/或信号处理装置集成，作为一中间产品或最终产品的一部分。该最终产品可以是任何包含集成电路芯片的产品，例如具有一中央处理器的计算机产品或智能手机。
本文所提及的术语，如“垂直”、“水平”等，是通过举例的方式，而非通过限制的方式来建立参照体系的。本文所使用的术语“水平”被定义为于一半导体衬底的一常规平面平行的一平面，而不管其实际的三维空间方向。术语“垂直”以及“正向(normal)”是指垂直于水平的一方向，正如刚刚所定义的。术语“横向”是指水平面内的一个方向。诸如“上方”以及“下方”等术语用于表示相对于相对标高的元件或结构之间的相对定位。
一特征“连接”或“耦接”至另一元件或一特征与另一元件“连接”或“耦接”可以是直接连接或耦接该另一元件，或者，可以存在一个或多个中间元件。如果没有中间元件，则一个特征可以“直接连接”或“直接耦接”另一元件。如果存在至少一中间元件，则一个特征可“间接连接”或“间接耦接”另一元件。
已经为了说明的目的而呈现了本发明的各种实施例的描述，但并不旨在穷举或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文选择使用的术语是为了最好地解释实施例的原理，对市场中发现的技术的实际应用或技术改进，或使本领域普通技术人员能够理解本文公开的实施例。

Claims (20)

1.一种互连结构，其特征在于，该互连结构包括：
一第一介电层，其包括一开口；
一导电柱塞，位于该第一介电层的该开口内；以及
一空气间隙，其位于该第一介电层中的该开口内在该导电柱塞与该第一介电层中的该开口之间的一位置处。
2.根据权利要求1所述的互连结构，其特征在于，该互连结构还包括：
一第二介电层，其位于该第一介电层上，该第二介电层覆盖该开口以封闭该空气间隙。
3.根据权利要求1所述的互连结构，其特征在于，该空气间隙具有与从该开口的一部分移除的一牺牲间隔件的一尺寸相等的至少一尺寸。
4.根据权利要求1所述的互连结构，其特征在于，该空气间隙具有与从该开口的一部分移除的一牺牲间隔件的一厚度相等的一厚度。
5.根据权利要求1所述的互连结构，其特征在于，该空隙间隙的该位置在该导电柱塞的一侧壁以及与该第一介电层中的该开口接壤的该第一介电层的一侧壁之间，且该第一介电层的该侧壁通过该空气间隙与该导电柱塞的该侧壁分开。
6.根据权利要求5所述的互连结构，其特征在于，该导电柱塞的该侧壁为与该第一介电层的该侧壁的距离最近的一外部侧壁。
7.根据权利要求5所述的互连结构，其特征在于，该开口于该第一介电层中延伸至一底面，该第一介电层的该侧壁与该底面相交，且该导电柱塞以及该空气间隙与该底面同延。
8.一种方法，其特征在于，该方法包括：
形成一第一介电层；
形成一开口于该第一介电层中；
形成一间隔件于该第一介电层的该开口内；
形成一导电柱塞于该第一介电层的该开口内；以及
于形成该导电柱塞后，移除该间隔件以形成一空气间隙于该第一介电层中的该开口内在该导电柱塞与该第一介电层中的该开口之间的一位置处。
9.根据权利要求8所述的方法，其特征在于，移除该间隔件以形成于该第一介电层中的该开口内在该导电柱塞与该第一介电层中的该开口之间的该位置处的该空气间隙包括：
选择性蚀刻与该第一介电层相对的该间隔件以移除该间隔件并形成该空气间隙。
10.根据权利要求9所述的方法，其特征在于，该第一介电层包括一低K介电材料，该间隔件包括一介电材料，以及该间隔件的该介电材料选择性蚀刻该低K介电材料。
11.根据权利要求9所述的方法，其特征在于，该第一介电层包括一低K介电材料，该间隔件包括氮化硅，以及该间隔件采用由磷酸组成的一溶液进行选择性蚀刻。
12.根据权利要求9所述的方法，其特征在于，该第一介电层包括一低K介电材料，该间隔件包括二氧化硅，以及该间隔件采用由磷酸组成的一溶液进行蚀刻。
13.根据权利要求9所述的方法，其特征在于，该第一介电层包括一低K介电材料，该间隔件包括磷硅玻璃，以及该间隔件采用由磷酸组成的一溶液进行蚀刻。
14.根据权利要求9所述的方法，其特征在于，该第一介电层包括一低K介电材料，该间隔件包括氮化钛，以及该间隔件采用由后蚀刻残液移除剂组成的一溶液进行蚀刻。
15.根据权利要求9所述的方法，其特征在于，该第一介电层包括一低K介电材料，该间隔件包括非晶硅，以及该间隔件采用由四甲基氢氧化铵组成的一溶液进行蚀刻。
16.根据权利要求8所述的方法，其特征在于，该开口包括一底面以及与该底面连接的侧壁，且形成该间隔件于该第一介电层中的该开口内包括：
沉积一共形层以覆盖该侧壁与该开口的该底面；以及
蚀刻该共形层以从该开口的该底面移除该共形层。
17.根据权利要求8所述的方法，其特征在于，该方法还包括：
形成一第二介电层于该第一介电层上，
其中，该第二介电层覆盖该开口以封闭该空气间隙。
18.根据权利要求8所述的方法，其特征在于，该第一介电层包括一第一介电材料，该间隔件包括一第二介电材料，以及形成该间隔件于该第一介电层中的该开口内包括：
通过选择性地蚀刻该第一介电材料来选择要移除的该第二介电材料。
19.根据权利要求8所述的方法，其特征在于，形成该导电柱塞于该第一介电层中的该开口内包括：
施加一金属层以填充未被该间隔件填充的该开口的一部分；以及抛光该金属层以露出该间隔件并形成该导电柱塞于该开口内。
20.根据权利要求19所述的方法，其特征在于，采用一蚀刻工艺移除该间隔件，且该方法还包括：
于通过该蚀刻工艺移除该间隔件以形成该空气间隙之前，形成一保护帽盖于该导电柱塞上。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108896218A (zh) * 2018-07-13 2018-11-27 河南汇纳科技有限公司 一种压阻式压力传感器及其制造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110858578B (zh) * 2018-08-23 2021-07-13 联华电子股份有限公司 管芯封环及其制造方法
US10832839B1 (en) * 2019-09-13 2020-11-10 Globalfoundries Inc. Metal resistors with a non-planar configuration
WO2022218610A1 (en) * 2021-04-12 2022-10-20 Ams-Osram Ag Semiconductor device with sealed through-substrate via and method for producing thereof
US11929281B2 (en) * 2021-06-17 2024-03-12 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing oxidation by etching sacrificial and protection layer separately

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060088975A1 (en) * 2004-10-25 2006-04-27 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device and semiconductor device
CN101847586A (zh) * 2010-03-19 2010-09-29 威盛电子股份有限公司 线路基板工艺及线路基板
US20150179582A1 (en) * 2013-12-23 2015-06-25 Samsung Electronics Co., Ltd. Wiring structures and methods of forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060088975A1 (en) * 2004-10-25 2006-04-27 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device and semiconductor device
CN101847586A (zh) * 2010-03-19 2010-09-29 威盛电子股份有限公司 线路基板工艺及线路基板
US20150179582A1 (en) * 2013-12-23 2015-06-25 Samsung Electronics Co., Ltd. Wiring structures and methods of forming the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108896218A (zh) * 2018-07-13 2018-11-27 河南汇纳科技有限公司 一种压阻式压力传感器及其制造方法

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