CN107431479B - 具有主时钟冗余的数字锁相环布置 - Google Patents
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Abstract
为具有由主时钟源(例如，晶体振荡器)驱动的数控振荡器(DCO)的数字锁相环提供主时钟冗余。选择生成时钟信号的多个晶体振荡器中的一者来驱动DCO。监视晶体振荡器的性能，并且在丢失来自先前选择的晶体振荡器的时钟信号之际或者当先前选择的晶体振荡器的性能落在预定的可接受的水平以下时，将DCO从由先前选择的晶体振荡器驱动切换到由新选择的晶体振荡器驱动。
Description
发明领域
本发明涉及精密定时的领域，并且具体而言涉及例如供在电信中使用的具有主时钟冗余的数字锁相环布置。本发明还涉及在数字锁相环中实现主时钟冗余的方法。
发明背景
大多数电信/数据通信***用多个数字/混合信号集成电路(IC)来实现，这些集成电路要求用于正常操作的准确且稳定的时钟源。该时钟通常由数字锁相环(DPLL)生成，数字锁相环(DPLL)从网络端口接收恢复的参考时钟，将抖动和漂移清除出恢复的参考时钟，并接着合成***中不同集成电路所要求的频率。当输入参考时钟不可用时，DPLL也可在自由运行模式中***作，在自由运行模式中DPLL在没有输入参考的情况下继续运行。
DPLL要求稳定的主时钟，其生成自外部晶体振荡器(XO)或者诸如经温度补偿的晶体振荡器(TCXO)或恒温控制的晶体振荡器(OCXO)之类的经温度补偿的变体。
在主时钟故障的情况下，DPLL将立即停止生成输出时钟，并且整个***将故障。XO通常具有比IC更高的故障率，并由此可主宰整个***的整体故障率。
发明概述
本发明的各实施例通过使用两个或更多个冗余XO来解决主时钟故障的问题。当馈送DPLL的第一XO故障时，另一XO接管。
根据本发明，提供了一种具有主时钟冗余的数字锁相环布置，包括：生成时钟信号的多个主时钟源；包括至少一个参考输入以及由所述多个主时钟源中的一者驱动的数控振荡器(DCO)的数字锁相环(DPLL)；用于监视所述主时钟源的性能的时钟监视器；用于选择所述主时钟源中的一者以驱动所述DCO的第一多路复用器；以及控制器，该控制器被编程为在丢失来自所述先前选择的主时钟源的时钟信号之际或者当所述主时钟源中的先前选择的一者的性能落在预定的可接受的水平以下时，控制所述多路复用器将所述DCO从由所述主时钟源中的所述先前选择的一者驱动切换到由所述主时钟源中的新选择的一者驱动。
主时钟源可以是晶体振荡器，但它们也可以是其他类型的时钟源，诸如SAW振荡器、MEMS振荡器、原子钟或者能够递送具有期望的稳定性的时钟信号的任何设备。
如本文所定义的数控振荡器意指使用主时钟以及频率和/或相位的数字表示来生成输出时钟的任何设备。这包括与模拟锁相环(APLL)或直接小数分频(fractional-N)APLL或相位内插器中所使用的数字到时间转换器(DTC)组合的基于间隙式时钟的实现。
通常，DPLL具有多个参考输入，输入多路复用器可以选择其中的一个参考输入。然而，DPLL可在自由运行模式中运行，而不使用任何参考输入。
性能在本文中被定义成晶体振荡器以令人满意的方式执行其任务以使DPLL能够在可接受的限度内执行(例如以维持所要求的程度的频率稳定性及准确度)的能力。
DPLL可以在输出时钟处以最小的影响从XO故障中成功恢复，使得根据DPLL定时的设备不会经受任何不利影响(无位误差)。
本发明的各实施例不仅检测第一XO何时停止生成时钟，还检测XO何时漂移到允许的阈值之外的频率。当OCXO中的恒温槽故障时，会出现这样的故障的示例。在这种情况下，当OCXO冷却时，OCXO频率将缓慢地漂移离开标称值。
本发明的各实施例还补偿了切换期间有效和冗余XO之间的任何频率差异，这将进而最小化DPLL的输出处的频率变化。
根据本发明的另一方面，提供了一种具有主时钟冗余的数字锁相环布置，包括：生成时钟信号的多个主时钟源；包括由所述多个主时钟源中的一者驱动的数控振荡器(DCO)的数字锁相环(DPLL)；用于监视所述主时钟源的性能的时钟监视器；用于选择所述主时钟源中的一者以驱动所述DCO的第一多路复用器；以及控制器，该控制器被编程为在丢失来自所述先前选择的主时钟源的时钟信号之际或者当所述主时钟源中的先前选择的一者的性能落在预定的可接受的水平以下时，控制所述多路复用器将所述DCO从由所述主时钟源中的所述先前选择的一者驱动切换到由所述主时钟源中的新选择的一者驱动。
附图简述
现在将仅通过示例的方式并参考附图来更详细地描述本发明，附图中：-
图1是根据本发明的一实施例的具有主时钟冗余的DPLL布置的顶层框图；
图2是由图1所示的状态机(框111)实现的算法；
图3是示出当XO立即故障时的切换的时序图；
图4是示出当XO缓慢漂移到预定义阈值之外的频率时的切换的时序图；以及
图5是示出当XO立即故障但数控振荡器(DCO)被馈送自乘以XO频率的模拟锁相环(APLL)时的切换的时序图。
优选实施例的详细描述
现在参考图1，示出了根据本发明的一实施例的具有主时钟冗余的DPLL布置。DPLL10具有选择多路复用器100形式的输入参考选择器电路，其响应于选择信号sel3来选择N个输入信号输入参考l到输入参考N中的一者。多路复用器100允许DPLL被锁定到若干独立的参考信号中的任何一者。DPLL 10还包括相位检测器101、低通滤波器102、加法器103和数控振荡器(DCO)104。DCO 104的输出被馈送回相位检测器101。
DPLL 10需要用于正常操作的稳定主时钟。在该非限制性示例中，晶体振荡器(XO)105、106、107经由响应于选择选择1(sel1)的选择多路复用器112来提供该时钟。取决于应用，所选择的XO时钟可被直接用来驱动DCO 104和其他数字电路***，或者可首先乘以模拟锁相环(APLL)113。为此，多路复用器114响应于选择信号选择2(sel2)来要么选择多路复用器112的输出要么选择APLL 113的输出。取决于XO的频率，多路复用器114将被置于上电(仅一次)。如果XO是高频振荡器(例如，100MHz及以上)，则APLL 113将被旁路。如果它们是较低频率的振荡器(这常见得多)，则内部APLL需要乘以频率。
包括选择信号选择1(sel1)、选择2(sel2)的断言的布置由状态机形式的控制器111来控制，状态机可以在处理器中以软件来被实现。在所例示的实施例中，控制器111包括中央处理单元(CPU)120、输入/输出块122以及包含被储存的程序以实现状态机的功能的存储器124。
在正常操作期间，控制器经由选择信号选择1(sel1)来将XO 105、106、107中的一者选择为有效的以驱动DPLL 10。剩余的XO被用于备份。
时钟监视器108、109、110不断地测量并监视XO的频率并将其报告给控制器111。如果控制器111确定有效XO 105、106、107的频率偏离超过可配置的阈值(正和负阈值两者均被包括)，例如超过或落在预定阈值以下，或者完全故障，则控制器111将经由多路复用器112来选择新的XO。同时，控制器111将对加法器113施加频率校正，这将抵消有效和冗余XO之间的频率差异，从而最小化DPLL 10的输出处的任何频率变化。因此，时钟监视器108、109、110充当连续地监视其相关联的晶体振荡器的性能以当它们的性能(在这种情况下为频率稳定性)偏离预定可接受的水平时输出事件指示的性能监视器。
时钟监视器108、109、110在由开关115选择的两种不同的模式中操作。在第一模式中，输入参考信号输入参考1...输入参考N中的任意选定的一者被用来监视主时钟源，并且仅要求两个XO。
通常，参考DPLL被锁定到的输入信号被选择，因为其通常是可用的最好的一个。然而，如果其他参考可用，则其也可被使用。
在第二模式中，三个XO使用多数表决***来确定哪个XO已经故障，而不要求使用输入参考信号中的一者。使用这三个时钟，执行三次交叉测量。例如，如果XOl漂移到阈值之外，则用于XOl的时钟监视器将用信号通知故障。然而，我们不知道是XOl漂移到范围之外还是测量XOl的参考(X02)漂移到范围之外。为了确定哪一个故障(XOl还是X02)，对照X03检查X02，并对照X03检查XO1。例如，如果XOl是故障的振荡器，则当对照X03被检查时，其也将显示故障，而X02在对照X03被检查时将不会显示故障，并且X03在对照XO1被检查时将显示故障。
图2示出了控制器111中的状态机的操作。在步骤150，可配置的阈值th被设定。在步骤151，状态机读取测得的频率Fl(n)、F2(n)和F3(n)，并且在步骤152，响应于所选择的输入参考信号来检查它们中的一者是否超过可配置的阈值。优选地，如果超过阈值达可配置的监视时间，则状态机仅返回正的指示。
如果答案为否，则过程流循环回到开始，并且标志将被设定以声明故障的XO不再能够被使用。此外，将向***生成警报以向操作员/用户报告该故障。如果答案为是(即，XO中的一者已经超过阈值检查)，则在步骤153，多数表决被应用以确定哪个XO已经故障。作为步骤154，对故障的XO当前是否有效(即，驱动DPLL)的确定被作出。如果答案为否，则在步骤155，状态机将声明所标识的备份XO的故障并循环回到开始。如果答案为是，则在步骤156，状态机将选择替代的XO 105、106、107作为有效XO以驱动DPLL 104。它还将补偿故障的XO和接管作为有效XO的XO之间的频率差异。
图3示出了当有效XO在时间to立即故障并且其频率降到零时发生的情况的时序图。在这种情况下，状态机111立即切换到替代的XO，确定新的XO(X02)和先前有效的XO(XO1)的最后储存的良好值之间的频率差异D12，并经由加法器103将带有相反极性的该频率差异施加到DCO 104，以抵消由XO之间的频率差异造成的DPLL的输出处的频率扰动。
图4示出了当有效XO(X01)缓慢漂移到预定义范围之外的频率时发生的情况的时序图。该类型的故障可能当例如OCXO中的恒温槽故障时发生，从而导致当OCXO冷却时的频率变化(通常增加)。如果被用作参考的XO开始漂移，则阈值也将移动，因为阈值是从参考导出的。多数表决***决定是否声明故障。当针对XO XOl的阈值被超越时，状态机111切换到替代的XO(在这种情况下为X02)，并同时经由加法器103将带有相反极性的频率差异D12施加到DCO 104。频率差异D12被定义成XOl的被超越阈值和X02频率值之间的差，其为刚好在频率切换发生之前的XOl和X02之间的测得的频率差异。
图5示出了XO频率首先乘以APLL 113并且APLL 113的输出接着被用作用于DPLL10的主时钟的情况中的时序图。在这种情况下当有效XO故障并且状态机在两个XO之间切换时，APLL 113的输出频率将仅取决于APLL 113的环路带宽而逐渐变化。由于环路带宽是已知的，所以状态机111将通过随时间确定频率变化并且经由加法器103将带有相反极性的频率变化与APLL 113的变化的输出频率同时施加到DCO 104来施加频率校正以模仿APLL 113的响应，但是带有相反极性。
本领域的技术人员应当领会，本文中的任何框图表示体现本发明的原理的说明性电路***的概念视图。例如，处理器可通过专用硬件以及能够与合适的软件相关联地执行软件的硬件的使用来提供。当由处理器来提供时，这些功能可由单个专用处理器、由单个共享处理器或者由多个个体处理器(其中的一些可以被共享)来提供。此外，术语“处理器”的显式使用不应当被解释为排他地指代能够执行软件的硬件，而是可以隐含地包括但不限于数字信号处理器(DSP)硬件、网络处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、用于存储软件的只读存储器(ROM)、随机存取存储器(RAM)以及非易失性存储。也可包括其他硬件(传统的和/或自定义的)。在实践中，本文中所例示的各功能框或模块可以以硬件或者在合适的处理器上运行的软件来实现。
Claims (20)
1.一种具有主时钟冗余的数字锁相环，包括：
生成本地时钟信号的稳定振荡器形式的多个主时钟源；
包括由所述多个主时钟源中的一者驱动的数控振荡器DCO的数字锁相环DPLL；
用于选择多个参考时钟信号中的一个作为所述DPLL的输入的第一多路复用器；
用于监视所述多个主时钟源的性能的时钟监视器；
用于选择所述主时钟源中的一者以驱动所述DCO的第二多路复用器；以及
控制器，所述控制器被编程为在丢失来自所述主时钟源的先前选择的一者的时钟信号之际或者当所述主时钟源中的所述先前选择的一者的性能落在预定的可接受的水平以下时，控制所述第二多路复用器将所述DCO从由所述先前选择的主时钟源驱动切换到由所述主时钟源中的新选择的一者驱动。
2.根据权利要求1所述的数字锁相环，其特征在于，所述控制器包括实现状态机的处理器。
3.根据权利要求1所述的数字锁相环，其特征在于，所述控制器被编程为当所述先前选择的主时钟源经历超过可配置的阈值的频率偏差时切换所述主时钟源。
4.根据权利要求3所述的数字锁相环，其特征在于，所述控制器被编程为当所述频率偏差被超过达预定的监视时间时切换所述主时钟源。
5.根据权利要求1所述的数字锁相环，其特征在于，所述时钟监视器被配置成通过将至少两个主时钟源的输出与所述输入参考时钟信号中的至少一个进行比较来监视所述至少两个主时钟源的性能。
6.根据权利要求1所述的数字锁相环，其特征在于，包括至少三个所述主时钟源，并且其中所述控制器被编程为通过实现多数表决方案来确定所述主时钟源的所述先前选择的一者的性能何时已经落在所述预定的可接受的水平以下，在所述多数表决方案中所述主时钟源的性能被不断地与彼此进行比较。
7.根据权利要求5所述的数字锁相环，其特征在于，还包括用于将所述监视器的输入耦合到所述主时钟源以及所述第二多路复用器的输出中的任一者的开关。
8.根据权利要求1所述的数字锁相环，其特征在于，还包括在所述DCO上游的具有第一和第二输入的加法器，所述加法器在所述第一输入处接收频率控制信号，并且其中在切换主时钟源之际，所述控制器被编程为对所述第二输入施加频率校正，以补偿所述先前选择的主时钟源与所述新选择的主时钟源之间的任何频率差异。
9.根据权利要求1所述的数字锁相环，其特征在于，还包括在所述DCO上游的具有第一和第二输入的加法器、第三多路复用器以及用于乘以所述主时钟源中的所述选择的一者的输出的模拟锁相环APLL，其中所述第二多路复用器的输出被耦合到所述第三多路复用器的第一输入以及所述APLL的输入，并且所述APLL的输出被耦合到所述第三多路复用器的第二输入，所述第三多路复用器响应于选择信号来选择所述第二多路复用器的输出或者所述APLL的输出，并且其中在切换到新选择的主时钟源之际，所述控制器被编程为对所述第二输入施加频率校正以补偿所述先前选择的主时钟源与所述APLL的响应之间的任何频率差异。
10.根据权利要求9所述的数字锁相环，其特征在于，所述频率校正模仿所述APLL对所述新选择的主时钟源的带有相反极性的响应。
11.根据权利要求1所述的数字锁相环，其特征在于，所述主时钟源是晶体振荡器。
12.一种为具有由本地主时钟源驱动的数控振荡器DCO的数字锁相环DPLL提供充当主时钟源的主时钟冗余的方法，所述方法包括：
选择多个输入参考时钟信号中的一个作为所述DPLL的输入；
提供生成时钟信号的稳定振荡器形式的多个所述主时钟源；
选择所述主时钟源中的一者来驱动所述DCO；
监视所述主时钟源的性能；以及
在丢失来自所述主时钟源的先前选择的一者的时钟信号之际或者当所述主时钟源中的所述先前选择的一者的性能落在预定的可接受的水平以下时，将所述DCO从由所述先前选择的主时钟源驱动切换到由所述主时钟源中的新选择的一者驱动。
13.根据权利要求12所述的方法，其特征在于，其中实现状态机的处理器控制所述主时钟源的切换。
14.根据权利要求12所述的方法，其特征在于，包括当所述先前选择的主时钟源经历超过可配置的阈值的频率偏差时切换所述主时钟源。
15.根据权利要求12所述的方法，其特征在于，包括当所述先前选择的主时钟源经历被超过达预定的监视时间的频率偏差时切换所述主时钟源。
16.根据权利要求12所述的方法，其特征在于，监视所述主时钟源的性能包括将所述主时钟源的输出与所述输入参考时钟信号中的一者进行比较。
17.根据权利要求12所述的方法，其特征在于，包括在至少三个所述主时钟源之间实现多数表决方案以确定所述主时钟源的所述先前选择的一者的性能何时已经落在所述预定的可接受的水平以下，在所述多数表决方案中所述主时钟源的性能被不断地与彼此进行比较。
18.根据权利要求12所述的方法，其特征在于，还包括将频率校正添加到用于所述DCO的控制信号，以补偿所述先前选择的主时钟源和所述新选择的主时钟源之间的任何频率差异。
19.根据权利要求12所述的方法，其特征在于，还包括在模拟锁相环APLL中乘以所述主时钟源中的所述选择的一者的输出，以及将频率校正施加到用于所述DCO的控制信号，以补偿所述先前选择的主时钟源之间的任何频率差异，同时允许所述APLL的响应。
20.根据权利要求19所述的方法，其特征在于，所述频率校正模仿所述APLL对所述新选择的主时钟源的带有相反极性的响应。
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