CN107398825B - 层间介质层的表面平坦方法及基于其的半导体结构 - Google Patents
层间介质层的表面平坦方法及基于其的半导体结构 Download PDFInfo
- Publication number
- CN107398825B CN107398825B CN201710751879.7A CN201710751879A CN107398825B CN 107398825 B CN107398825 B CN 107398825B CN 201710751879 A CN201710751879 A CN 201710751879A CN 107398825 B CN107398825 B CN 107398825B
- Authority
- CN
- China
- Prior art keywords
- dielectric layer
- interlayer dielectric
- thickness
- semiconductor structure
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000010410 layer Substances 0.000 title claims abstract description 361
- 239000011229 interlayer Substances 0.000 title claims abstract description 287
- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 238000000034 method Methods 0.000 title claims abstract description 69
- 239000007788 liquid Substances 0.000 claims abstract description 38
- 230000008021 deposition Effects 0.000 claims abstract description 16
- 239000002253 acid Substances 0.000 claims abstract description 13
- 238000000227 grinding Methods 0.000 claims description 59
- 230000007547 defect Effects 0.000 claims description 34
- 239000000463 material Substances 0.000 claims description 29
- 230000008439 repair process Effects 0.000 claims description 22
- 239000000126 substance Substances 0.000 claims description 22
- 238000010276 construction Methods 0.000 claims description 18
- 238000003801 milling Methods 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 230000000694 effects Effects 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 238000000151 deposition Methods 0.000 description 15
- 230000008569 process Effects 0.000 description 14
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 239000011521 glass Substances 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000002002 slurry Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007812 deficiency Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000843 powder Substances 0.000 description 2
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 230000002378 acidificating effect Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000006392 deoxygenation reaction Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000003701 mechanical milling Methods 0.000 description 1
- OYLRFHLPEAGKJU-UHFFFAOYSA-N phosphane silicic acid Chemical compound P.[Si](O)(O)(O)O OYLRFHLPEAGKJU-UHFFFAOYSA-N 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000006748 scratching Methods 0.000 description 1
- 230000002393 scratching effect Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Engineering & Computer Science (AREA)
- Mechanical Engineering (AREA)
- Physics & Mathematics (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Manufacturing & Machinery (AREA)
Abstract
本发明提供一种层间介质层的表面平坦方法，包括步骤：提供半导体结构，并预定义需要的层间介质层的第一厚度，于半导体结构的单元集成层上表面形成具有第二厚度的第一层间介质层，第一厚度小于第二厚度；对第一层间介质层进行过度研磨，将第一层间介质层减薄至第三厚度，获得表面平坦化的第一层间介质层，研磨液为酸性研磨液，第三厚度小于第一厚度；于第一层间介质层表面进行补偿沉积，形成具有第四厚度的第二层间介质层，其与所述第一层间介质层的迭加为半导体结构所需要的层间介质层，第四厚度小于等于第三厚度。通过上述方案，本发明可以减少层间介质层中产生的刮伤，并提高产品良率，并降低了生产成本，实现了层间介质层厚度的精确控制。
Description
技术领域
本发明属于半导体工艺技术领域，特别是涉及一种层间介质层的表面平坦方法及基于其的半导体结构。
背景技术
随着半导体技术的不断发展，以及大规模集成电路互联层的不断增加，导电层和绝缘介质层的平坦化技术变得尤为关键。二十世纪80年代，由IBM公司首创的化学机械抛光(CMP)技术被认为是目前全局平坦化的最有效的方法。
化学机械研磨(Chemical Mechanical Polishing，CMP)工艺就是在无尘室的大气环境中，利用机械力对晶圆表面作用，在表面薄膜层产生断裂腐蚀的动力，使晶圆表面趋于平坦化，以便进行后续的工艺步骤(如光刻)，而这部分必须籍由研磨液中的化学物质通过反应来增加其蚀刻的效率。CMP制程中最重要的两大组件便是研磨液(slurry)和研磨垫(platen)。研磨液通常是将一些很细的氧化物粉粒分散在水溶液中而制成，在CMP制程中，先让研磨液填充在研磨垫的空隙中，并提供了高转速的条件，让晶圆在高速旋转下和研磨垫与研磨液中的粉粒作用，同时控制下压的压力等其它参数，而研磨液、晶圆与研磨垫之间的相互作用，便是CMP中发生反应的焦点。
而现有的半导体制造工艺中，介电层(Interlayer Dielectrics，ILD)等的化学机械研磨，对于后继的半导体制作工艺步骤而言，具有均匀平坦的层间介质层是非常重要的，但是，经过化学机械研磨之后，层间介质层会产生大量的刮伤，会对产品良率造成很大的影响，并且现有的层间介质层的化学机械研磨形成过程中，需要较厚的原始层，这不仅增加了工艺的复杂性，也提高了加工成本。例如，在某半导体器件结构中，需要形成3000埃厚度的层间介质层，按照传统的化学机械研磨工艺，首先在该半导体器件结构表面形成一层9000埃厚度的原始层间介质层，接着，在碱性研磨液(如SS25E)下进行化学机械研磨至3000埃，才可以得到平坦化的层间介质层，其中，所述碱性研磨液的pH值大于10，其研磨需要去掉6000埃厚度的介质层，研磨时间大于120秒，产生大量的刮伤现象，良率较低。
因此，提供一种改进的层间介质层的表面平坦方法以减少研磨产生的刮伤以及降低生产成本实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种层间介质层的表面平坦方法及基于其的半导体结构，用于解决现有技术中层间介质层表面平坦化时产生刮伤等缺陷以及成本高的问题。
为实现上述目的及其他相关目的，本发明提供一种层间介质层的表面平坦方法，包括如下步骤：
1)提供一半导体结构，所述半导体结构预定义所需要的层间介质层的第一厚度，于所述半导体结构的单元集成层的上表面形成具有第二厚度的第一层间介质层，所述第一厚度小于所述第二厚度；
2)以化学机械研磨方式采用研磨液对所述第一层间介质层进行过度研磨，以将所述第一层间介质层减薄至小于所述第一厚度，以获得表面平坦化的具有第三厚度的第一层间介质层，其中，所述研磨液为酸性研磨液，以缩短研磨时间并减少达到平坦化所需要去除的第一层间介质层的厚度，所述第三厚度小于所述第一厚度；以及
3)于具有所述第三厚度的第一层间介质层表面进行补偿沉积，形成具有第四厚度的第二层间介质层，所述第二层间介质层修复所述过度研磨对所述第一层间介质层产生的表面缺陷，且所述第二层间介质层与所述第一层间介质层两者迭加为所述半导体结构所需要的层间介质层，并且所述第四厚度小于等于所述第三厚度。
作为本发明的一种优选方案，步骤2)中，所述酸性研磨液的pH值为3～5。
作为本发明的一种优选方案，步骤2)中，进行所述研磨的研磨时间小于100秒，进行所述研磨时的所述第一层间介质层的研磨速率大于4000埃/分钟，进行所述研磨时的研磨压力为4.0～4.5磅/平方英寸。
作为本发明的一种优选方案，步骤3)中，所述第二层间介质层的材料与所述第一层间介质层的材料相同。
作为本发明的一种优选方案，所述第一层间介质层以及所述第二层间介质层的材料均为氧化硅。
作为本发明的一种优选方案，步骤3)中，所述第二层间介质层的所述第四厚度大于所述表面缺陷的深度，以填补并修复所述表面缺陷，且所述第二层间介质层的所述第四厚度依据所述第一层间介质层的所述第三厚度调控，以使所述第二层间介质层的所述第四厚度与所述第一层间介质层的所述第三厚度之和为所述半导体结构所需要的层间介质层的所述第一厚度。
作为本发明的一种优选方案，所述第二层间介质层的所述第四厚度为300～1000埃，以修复所述表面缺陷并提供所述半导体结构所需要的层间介质层的平坦化表面。
本发明还提供一种半导体结构，所述半导体结构预定义所需要的层间介质层的第一厚度，所述半导体结构包括：
单元集成层；
线路结构，形成于所述单元集成层的上表面；
具有由第二厚度减薄至第三厚度的第一层间介质层，形成于所述单元集成层的上表面，所述第一层间介质层包覆所述线路结构，所述的减薄包含所述第一层间介质层以化学机械研磨方法过度研磨，以获得表面平坦化的第一层间介质层，所述第一厚度小于所述第二厚度，所述第三厚度小于所述第一厚度；以及
具有第四厚度的第二层间介质层，补偿沉积于具有所述第三厚度的第一层间介质层的表面，所述第二层间介质层修复所述第一层间介质层研磨产生的表面缺陷，所述第二层间介质层与所述第一层间介质层两者迭加为所述半导体结构所需要的层间介质层，并且所述第四厚度小于等于所述第三厚度。
作为本发明的一种优选方案，所述线路结构的第五厚度小于所述第一层间介质层的所述第三厚度，并且所述第一层间介质层与所述第二层间介质层覆盖于所述线路结构上的厚度在300～1000埃。
作为本发明的一种优选方案，所述第二层间介质层的材料与所述第一层间介质层的材料相同。
作为本发明的一种优选方案，所述第一层间介质层以及所述第二层间介质层的材料均为氧化硅。
作为本发明的一种优选方案，所述第二层间介质层的所述第四厚度大于所述表面缺陷的深度，以填补并修复所述表面缺陷，且所述第二层间介质层的所述第四厚度依据所述第一层间介质层的所述第三厚度调控，以使所述第二层间介质层的所述第四厚度与所述第一层间介质层的所述第三厚度之和为所述半导体结构所需要的层间介质层的所述第一厚度。
作为本发明的一种优选方案，所述第二层间介质层的所述第四厚度为300～1000埃，以修复所述表面缺陷并提供所述半导体结构所需要的层间介质层的平坦化表面。
如上所述，本发明的层间介质层的表面平坦方法及基于其的半导体结构，具有以下有益效果：
1)本发明提供的层间介质层的表面平坦方法，可以减少研磨过程在层间介质层中产生的刮伤，并进一步提高产品的良率；
2)与传统的研磨方法相比，本发明的层间介质层的表面平坦方法由于沉积的原始介质层较薄，且研磨去除的层间介质层较少，降低了生产成本；
3)本发明提供的层间介质层的表面平坦方法，由于进行了再沉积镀膜工艺，可以有效控制半导体结构所需要的层间介质层的厚度，实现了层间介质层厚度的精确控制。
附图说明
图1显示为本发明提供的层间介质层的表面平坦方法的工艺流程图。
图2至图5显示为本发明的层间介质层的表面平坦方法中各步骤的结构示意图，其中：
图2显示为本发明的层间介质层表面平坦方法中提供的半导体结构的示意图；
图3显示为本发明的层间介质层表面平坦方法中形成第二厚度的第一层间介质层的结构示意图；
图4显示为本发明的层间介质层表面平坦方法中研磨形成第三厚度的第一层间介质层的结构示意图；
图5显示为本发明的层间介质层表面平坦方法中补偿沉积第二层间介质层的示意图。
组件标号说明
11 单元集成层
12 线路结构
21 具有第二厚度的第一层间介质层
22 具有第三厚度的第一层间介质层
31 第二层间介质层
d1 第一厚度
d2 第二厚度
d3 第三厚度
d4 第四厚度
d5 第五厚度
S1～S3 步骤1)～步骤3)
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
如图1～5所示，本发明提供一种层间介质层的表面平坦方法，包括如下步骤：
1)提供一半导体结构，所述半导体结构预定义所需要的层间介质层的第一厚度，于所述半导体结构的单元集成层的上表面形成具有第二厚度的第一层间介质层，所述第一厚度小于所述第二厚度；
2)以化学机械研磨方式采用研磨液对所述第一层间介质层进行过度研磨，以将所述第一层间介质层减薄至小于所述第一厚度，以获得表面平坦化的具有第三厚度的第一层间介质层，其中，所述研磨液为酸性研磨液，以缩短研磨时间并减少达到平坦化所需要去除的第一层间介质层的厚度，所述第三厚度小于所述第一厚度；以及
3)于具有所述第三厚度的第一层间介质层表面进行补偿沉积，形成具有第四厚度的第二层间介质层，所述第二层间介质层修复所述研磨对所述第一层间介质层产生的表面缺陷，且所述第二层间介质层与所述第一层间介质层两者迭加为所述半导体结构所需要的层间介质层，并且所述第四厚度小于等于所述第三厚度。
下面结合具体附图对本发明提供的层间介质层的表面平坦方法进行详细说明。
如图1中的S1及图2～3所示，进行步骤1)，提供一半导体结构11，所述半导体结构预定义所需要的层间介质层的第一厚度d1，于所述半导体结构11的单元集成层的上表面形成具有第二厚度d2的第一层间介质层21，所述第一厚度d1小于所述第二厚度d2；
具体的，本发明的表面平坦的方法适于任何本领域普通技术人员熟知的介质层及相关性质的需要进行研磨的半导体结构层，如硅器件与金属层之间以及金属层与金属层之间的电绝缘层，本实施例中，所述半导体结构包括形成在基础结构(如半导体衬底)上的金属层，所述半导体结构所需要形成的层间介质层为形成在金属层上的层间介质层。
具体的，所述第一厚度d1是指所述半导体结构所需要形成的介质层的厚度，所述第二厚度d2是指原始沉积在半导体结构表面的介质层的厚度，所述第三厚度d3是指所述第二厚度d2的层间介质层被平坦化后的介质层厚度，优选为恰好被平坦化时的介质层的厚度，所述第四厚度d4为补偿沉积的介质层的厚度，所述第四厚度d4与所述第三厚度d3的和为预定义的所述第一厚度d1，另外，还定义所述半导体结构的被所述层间介质层包覆的线路结构的高度为第五厚度d5，其中，所述第二厚度d2依据实际所需要的层间介质层厚度(即所述第一厚度d1)、所选取的研磨液的性质以及后续形成的第二层间介质层的厚度(即所述第四厚度d4)综合考虑。
如图1中的S2及图4所示，进行步骤2)，以化学机械研磨方式采用研磨液对所述第一层间介质层21进行过度研磨，以将所述第一层间介质层减薄至小于所述第一厚度d1，以获得表面平坦化的具有第三厚度d3的第一层间介质层，其中，所述研磨液为酸性研磨液，以缩短研磨时间并减少达到平坦化所需要去除的第一层间介质层的厚度，所述第三厚度d3小于所述第一厚度d1；
具体的，该步骤中，通过研磨工艺得到了平坦化的层间介质层，其旨在采用酸性研磨液替代传统的研磨液，以缩短研磨时间并减少达到平坦化所需要去除的第一层间介质层的厚度，进一步达到减小原始形成的所述第二厚度d2，酸性研磨液的研磨硬度较软，且研磨液本身的性质有利于减小刮伤，另外，本发明采用酸性研磨液其研磨速度快，研磨时间短，极大了减小层间介质层在研磨过程中的刮伤现象，从而有利于提高良率。
作为示例，步骤2)中，所述酸性研磨液的pH值为3～5，优选为3.5～4.5，本实施例中的酸性研磨液的pH值选择为4。
作为示例，步骤2)中，进行所述研磨的研磨时间小于100秒。
作为示例，步骤2)中，进行所述研磨时的所述第一层间介质层的研磨速率大于4000埃/分钟
作为示例，步骤2)中，控制所述第一厚度以及所述第二厚度的差值，以使所述第一层间介质层在所述酸性研磨液作用下达到所述第三厚度d3时恰好被平坦化。
具体的，控制研磨速度、研磨时间和需要研磨掉的第一层间介质层的厚度，以保证最少的刮伤等缺陷的出现。本实施例中，所述研磨速度选择为5000埃/分钟，保证较高的研磨速率的同时保证研磨过程的稳定性。另外，在本实施例或其他实施例中，控制研磨时间小于100秒，优选小于90秒，本实施例中选择为80秒，在保证将所述第一介质层平坦化的基础上减少研磨时间，从而减少研磨过程中的刮伤。
作为示例，步骤2)中，进行所述研磨时的研磨压力为4.0～4.5磅/平方英寸(psi)，优选地，本实施例中的研磨压力选择为4.3磅/平方英寸，所述研磨压力与本申请的研磨速率和研磨时间共同作用，以得到刮伤较少、良率较高的层间介质层。
作为示例，所述第一层间介质层的材料为氧化硅。
具体的，本实施例中，所述研磨液选择为酸性液，如公知的D9228，控制其pH值选择为3～5，当然，在其他实施例中，还可以选择为本领域普通技术人员熟知的其他材料，另外，所述第一层间介质层的材料除氧化硅以外，包括但不限于BPSG(硼磷硅玻璃)、PSG(磷硅酸盐玻璃)、Polymers(高分子材料)、Si3N4(氮化硅)等。
如图1中的S3及图5所示，进行步骤3)，于具有所述第三厚度d3的第一层间介质层22表面进行补偿沉积，形成具有第四厚度d4的第二层间介质层31，所述第二层间介质层修复所述过度研磨对所述第一层间介质层产生的表面缺陷，且所述第二层间介质层31与所述第一层间介质层21两者迭加为所述半导体结构所需要的层间介质层，并且所述第四厚度d4小于等于所述第三厚度d3。
具体的，该步骤旨在在步骤2)所得到的平坦化的第一层间介质层的前提下进行一次补偿沉积工艺，补偿沉积一层层间介质层薄膜以修复研磨过程中产生的表面缺陷，其中，所述表面缺陷是指包括刮伤在内常见缺陷。所述第二层间介质层可以以填充的方式修复所述缺陷，同时，控制所述第二介质层的第四厚度d4，保证之前被平坦化的表面的平整性。并且可以通过所述第二层间介质层的厚度的控制，有效控制半导体结构所需要的层间介质层的总厚度，实现了层间介质层厚度的精确控制。
作为示例，步骤3)中，所述第二层间介质层的材料与所述第一层间介质层的材料相同。
作为示例，所述第二层间介质层的材料为氧化硅。
具体的，所述第二层间介质层的材料与所述第一层间介质层的材料相同，以保证所述层间介质层的均一性，保证整体器件结构的稳定性，所述第二层间介质层的材料除氧化硅以外，包括但不限于BPSG(硼磷硅玻璃)、PSG(磷硅酸盐玻璃)、Polymers(高分子材料)、Si3N4(氮化硅)等。
作为示例，步骤3)中，所述第二层间介质层的所述第四厚度d4大于所述表面缺陷的深度，以填补并修复所述表面缺陷，且所述第二层间介质层的所述第四厚度d4依据所述第一层间介质层的所述第三厚度d3调控，以使所述第二层间介质层的所述第四厚度d4与所述第一层间介质层的所述第三厚度d3之和为所述半导体结构所需要的层间介质层的所述第一厚度d1。
作为示例，所述第二层间介质层的所述第四厚度d4为300～1000埃，以修复所述表面缺陷并提供所述半导体结构所需要的层间介质层具有平坦化的表面。
具体的，控制所述第二层间介质层的所述第四厚度d4一方面保证形成本申请的半导体结构所需要的厚度的层间介质层，另一方面，保证所述缺陷得以修复，并且不破坏原有的平坦化的层间介质层，这两方面同时需要综合考虑所述第一介质层的第三厚度d3(postCMP thickness)。优选地，所述第二层间介质层的所述第四厚度d4为500～800埃，本实施例中选择为600埃，采用本申请的方案，其最终所得到的平坦化的效率相对于传统的方法提高约20％。
需要说明的是，本发明提供的层间介质层的化学机械研磨方法，由于其采用酸性研磨液、研磨时间短且进行了补偿沉积修复，可以减少研磨过程在层间介质层中产生的刮伤，并进一步提高产品的良率；本发明的层间介质层的化学机械研磨方法由于沉积的原始介质层较薄(所述第二厚度较小)，且研磨去除的层间介质层较少，降低了生产成本。相对于本申请背景技术中的举例而言，采用本发明的层间介质层的化学机械研磨方法，需要形成的所述第一层间介质层的第二厚度仅为7000埃，在进行研磨所述第一层间介质层使其具有的第三厚度为2000埃，也就是说，采用本申请的方法只需去除5000埃的第一层间介质层，便可实现平坦化，另外，进行1000埃的第二层间介质层的补偿沉积，从而在保证平坦化的表面的前提下将在研磨时形成的缺陷修复。从而，本申请方法形成的原始层间介质层，即第二厚度的层间介质层为7000埃(小于传统的9000埃)，去除的第一层间介质层为5000埃(小于传统的6000埃)，从而进一步简化工艺，降低成本。另外，本申请所需要的最终的层间介质层的第一厚度(第一介质层的第三厚度与第二介质层的第四厚度之和)，经由所述第二层间介质层的形成进一步被控制，即所述第二层间介质层的第四厚度可以进一步参考所述第三厚度，从而最终得到的厚度相对于传统的方法更精确。
本发明还提供一种半导体结构，所述半导体结构预定义所需要的层间介质层的第一厚度，所述半导体结构包括：
单元集成层11；
线路结构12，形成于所述单元集成层11的上表面；
具有由第二厚度减薄至第三厚度的第一层间介质层，形成于所述单元集成层11的上表面，所述第一层间介质层包覆所述线路结构12，所述的减薄包含所述第一层间介质层以化学机械研磨方法过度研磨，以获得表面平坦化的第一层间介质层，所述第一厚度小于所述第二厚度，所述第三厚度小于所述第一厚度；以及
具有第四厚度的第二层间介质层31，补偿沉积于具有所述第三厚度的第一层间介质层的表面，所述第二层间介质层修复所述第一层间介质层研磨产生的表面缺陷，所述第二层间介质层与所述第一层间介质层两者迭加为所述半导体结构所需要的层间介质层，并且所述第四厚度小于等于所述第三厚度。
具体的，所述层间介质层的获得采用本发明公开的任意一种层间介质层的表面平坦的方法。其中，所述单元集成层可以包括任意设置的半导体元器件，作为半导体结构的一部分，在本实施例中，所述单元集成层包括多个DRAM单元，每一个DRAM单元具有晶体管与电容存储器。另外，所述线路结构依据实际需求定义。
作为示例，所述线路结构的第五厚度d5小于所述第一层间介质层的所述第三厚度d3，并且所述第一层间介质层与所述第二层间介质层覆盖于所述线路结构上的厚度在300～1000埃。
具体的，所述线路结构的第五厚度d5，即线路结构相对于上一界面层的高度，小于所述第三厚度d3，即保证所述第一层间介质层再平坦化后仍然包覆所述线路结构，保证所述线路结构不被研磨以及沉积等工艺破坏，从而进一步可以保证器件的稳定性。优选地，该厚度优选为500～800埃，本实施例中选取700埃。
作为示例，所述第二层间介质层的材料与所述第一层间介质层的材料相同。
作为示例，所述第一层间介质层以及所述第二层间介质层的材料均为氧化硅。
具体的，所述第二层间介质层的材料与所述第一层间介质层的材料相同，以保证所述层间介质层的均一性，保证整体器件结构的稳定性，另外，所述第一层间介质层以及所述第二层间介质层的材料除氧化硅以外，包括但不限于BPSG(硼磷硅玻璃)、PSG(磷硅酸盐玻璃)、Polymers(高分子材料)、Si3N4(氮化硅)等。
作为示例，所述第二层间介质层的所述第四厚度d4大于所述表面缺陷的深度，以填补并修复所述表面缺陷，且所述第二层间介质层的所述第四厚度d4依据所述第一层间介质层的所述第三厚度d3调控，以使所述第二层间介质层的所述第四厚度d4与所述第一层间介质层的所述第三厚度d3之和为所述半导体结构所需要的层间介质层的所述第一厚度d1。
作为示例，所述第二层间介质层的所述第四厚度d4为300～1000埃，以修复所述表面缺陷并提供所述半导体结构所需要的层间介质层的平坦化表面。
具体的，控制所述第二层间介质层的所述第四厚度d4一方面保证形成本申请的半导体结构所需要的厚度的层间介质层，另一方面，保证所述缺陷得以修复，并且不破坏原有的平坦化的层间介质层，这两方面同时需要综合考虑所述第一介质层的第三厚度d3(postCMP thickness)。优选地，所述第二层间介质层的所述第四厚度为500～800埃，本实施例中选择为600埃，由于层间介质层的获得采用本申请的表面平坦的方案，其最终所得到的平坦化的效率相对于传统的方法提高约20％。
需要说明的是，本发明提供的半导体结构，由于形成于所述集成单元层上的层间介质层的表面平坦化采用酸性研磨液、研磨时间短且进行了补偿沉积修复，可以减少研磨过程在层间介质层中产生的刮伤，并进一步提高产品的良率；其层间介质层的形成中由于沉积的原始介质层较薄(所述第二厚度较小)，且研磨去除的层间介质层较少，降低了生产成本。相对于本申请背景技术中的举例而言，基于本发明的层间介质层的化学机械研磨方法得到的半导体结构，需要形成的所述第一层间介质层的第二厚度仅为7000埃，在进行研磨所述第一层间介质层使其具有的第三厚度为2000埃，也就是说，采用本申请的方法只需去除5000埃的第一层间介质层，便可实现平坦化，另外，进行1000埃的第二层间介质层的补偿沉积，从而在保证平坦化的表面的前提下将在研磨时形成的缺陷修复。从而，本申请方法形成的原始层间介质层，即第二厚度的层间介质层为7000埃(小于传统的9000埃)，去除的第一层间介质层为5000埃(小于传统的6000埃)，从而进一步简化工艺，降低成本。另外，本申请所需要的最终的层间介质层的第一厚度(第一介质层的第三厚度与第二介质层的第四厚度之和)，经由所述第二层间介质层的形成进一步被控制，即所述第二层间介质层的第四厚度可以进一步参考所述第三厚度，从而最终得到的厚度相对于传统的方法更精确。。
综上所述，本发明提供一种层间介质层的化学机械研磨方法，包括步骤：提供一半导体结构，所述半导体结构预定义所需要的层间介质层的第一厚度，于所述半导体结构的单元集成层的上表面形成具有第二厚度的第一层间介质层，所述第一厚度小于所述第二厚度；以化学机械研磨方式采用研磨液对所述第一层间介质层进行过度研磨，以将所述第一层间介质层减薄至小于所述第一厚度，以获得表面平坦化的具有第三厚度的第一层间介质层，其中，所述研磨液为酸性研磨液，以缩短研磨时间并减少达到平坦化所需要去除的第一层间介质层的厚度，所述第三厚度小于所述第一厚度；以及于具有所述第三厚度的第一层间介质层表面进行补偿沉积，形成具有第四厚度的第二层间介质层，所述第二层间介质层修复所述过度研磨对所述第一层间介质层产生的表面缺陷，且所述第二层间介质层与所述第一层间介质层两者迭加为所述半导体结构所需要的层间介质层，并且所述第四厚度小于等于所述第三厚度。通过上述技术方案，本发明提供的层间介质层的化学机械研磨方法，可以减少研磨过程在层间介质层中产生的刮伤，并进一步提高产品的良率；与传统的研磨方法相比，本发明的层间介质层的化学机械研磨方法由于沉积的原始介质层较薄，且研磨去除的层间介质层较少，降低了生产成本；本发明提供的层间介质层的化学机械研磨方法，由于进行了再沉积镀膜工艺，可以有效控制半导体结构所需要的层间介质层的厚度，实现了层间介质层厚度的精确控制。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (9)
1.一种层间介质层的表面平坦方法，其特征在于，包括如下步骤：
1)提供一半导体结构，所述半导体结构具有形成于单元集成层上表面的线路结构，所述半导体结构预定义所需要的层间介质层的第一厚度，于所述半导体结构的所述单元集成层的上表面形成具有第二厚度的第一层间介质层，所述第一厚度小于所述第二厚度，所述第一层间介质层覆盖所述线路结构的上表面和侧面，所述第一层间介质层填入所述线路结构间的空隙；
2)以化学机械研磨方式采用研磨液对所述第一层间介质层进行过度研磨，以将所述第一层间介质层减薄至小于所述第一厚度，以获得表面平坦化的具有第三厚度的第一层间介质层，其中，所述研磨液为酸性研磨液，以缩短研磨时间并减少达到平坦化所需要去除的第一层间介质层的厚度，所述第三厚度小于所述第一厚度，其中，控制所述第一厚度以及所述第二厚度的差值，以使所述第一层间介质层在所述酸性研磨液作用下达到所述第三厚度时恰好被平坦化，进行所述研磨的研磨时间小于100秒，进行所述研磨时的所述第一层间介质层的研磨速率大于4000埃/分钟，进行所述研磨时的研磨压力为4.0～4.5磅/平方英寸，减薄后所述第一层间介质层仍覆盖所述线路结构的上表面和侧面；以及
3)于具有所述第三厚度的第一层间介质层表面进行补偿沉积，形成具有第四厚度的第二层间介质层，所述第二层间介质层修复所述过度研磨对所述第一层间介质层产生的表面缺陷，且所述第二层间介质层与所述第一层间介质层两者迭加为所述半导体结构所需要的层间介质层，并且所述第四厚度小于等于所述第三厚度，所述线路结构上的介质层覆盖厚度大于所述第二层间介质层具有的所述第四厚度。
2.根据权利要求1所述的层间介质层的表面平坦方法，其特征在于，步骤2)中，所述酸性研磨液的pH值为3～5。
3.根据权利要求1所述的层间介质层的表面平坦方法，其特征在于，步骤3)中，所述第二层间介质层的材料与所述第一层间介质层的材料相同。
4.根据权利要求3所述的层间介质层的表面平坦方法，其特征在于，所述第一层间介质层以及所述第二层间介质层的材料均为氧化硅。
5.根据权利要求1至4中任一项所述的层间介质层的表面平坦方法，其特征在于，步骤3)中，所述第二层间介质层的所述第四厚度大于所述表面缺陷的深度，以填补并修复所述表面缺陷，且所述第二层间介质层的所述第四厚度依据所述第一层间介质层的所述第三厚度调控，以使所述第二层间介质层的所述第四厚度与所述第一层间介质层的所述第三厚度之和为所述半导体结构所需要的层间介质层的所述第一厚度。
6.根据权利要求5所述的层间介质层的表面平坦方法，其特征在于，所述第二层间介质层的所述第四厚度为300～1000埃，以修复所述表面缺陷并提供所述半导体结构所需要的层间介质层的平坦化表面。
7.一种半导体结构，其特征在于，所述半导体结构基于如权利要求1至4中任意一项所述的层间介质层的表面平坦方法制备得到，所述半导体结构包括：所述单元集成层、所述线路结构、所述第一层间介质层及所述第二层间介质层。
8.根据权利要求7所述的半导体结构，其特征在于，所述第二层间介质层的所述第四厚度大于所述表面缺陷的深度，以填补并修复所述表面缺陷，且所述第二层间介质层的所述第四厚度依据所述第一层间介质层的所述第三厚度调控，以使所述第二层间介质层的所述第四厚度与所述第一层间介质层的所述第三厚度之和为所述半导体结构所需要的层间介质层的所述第一厚度。
9.根据权利要求8所述的半导体结构，其特征在于，所述第二层间介质层的所述第四厚度为300～1000埃，以修复所述表面缺陷并提供所述半导体结构所需要的层间介质层的平坦化表面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710751879.7A CN107398825B (zh) | 2017-08-28 | 2017-08-28 | 层间介质层的表面平坦方法及基于其的半导体结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710751879.7A CN107398825B (zh) | 2017-08-28 | 2017-08-28 | 层间介质层的表面平坦方法及基于其的半导体结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107398825A CN107398825A (zh) | 2017-11-28 |
| CN107398825B true CN107398825B (zh) | 2018-10-19 |
Family
ID=60397419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710751879.7A Active CN107398825B (zh) | 2017-08-28 | 2017-08-28 | 层间介质层的表面平坦方法及基于其的半导体结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107398825B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109686698B (zh) * | 2018-12-24 | 2020-09-01 | 深圳市华星光电技术有限公司 | Tft阵列基板的制作方法 |
| CN114683162B (zh) * | 2020-12-29 | 2023-09-12 | 中芯集成电路（宁波）有限公司 | 一种平坦化工艺方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002164340A (ja) * | 2000-11-14 | 2002-06-07 | Macronix Internatl Co Ltd | 高密度プラズマでｆｓｇを堆積させる時に低バイアスｒｆパワーを使用する金属間誘電層製造方法 |
| CN100561681C (zh) * | 2007-08-17 | 2009-11-18 | 中芯国际集成电路制造(上海)有限公司 | 改善绝缘介电层缺陷及形成双镶嵌结构的方法 |
| CN102339746B (zh) * | 2011-09-28 | 2016-04-06 | 上海华虹宏力半导体制造有限公司 | 形成平坦介质层的方法 |
| CN103128650A (zh) * | 2011-12-05 | 2013-06-05 | 无锡华润上华科技有限公司 | 一种化学机械研磨方法 |
| CN105817991A (zh) * | 2015-01-06 | 2016-08-03 | 中芯国际集成电路制造(上海)有限公司 | 化学机械研磨方法 |
| CN106928859A (zh) * | 2015-12-31 | 2017-07-07 | 安集微电子科技(上海)有限公司 | 一种化学机械抛光液及其应用 |
-
2017
- 2017-08-28 CN CN201710751879.7A patent/CN107398825B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN107398825A (zh) | 2017-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107398825B (zh) | 层间介质层的表面平坦方法及基于其的半导体结构 | |
| KR100327949B1 (ko) | 반도체장치에서의다층배선구조및이의형성방법 | |
| CN105931982B (zh) | 制造浅沟槽隔离的方法以及使用浅沟槽隔离的半导体结构 | |
| CN102394215B (zh) | 一种多层金属-氧化硅-金属电容的制作方法 | |
| CN102380815A (zh) | 化学机械研磨方法和*** | |
| CN102380817A (zh) | 防止晶圆边缘器件良率低的方法 | |
| CN102339746B (zh) | 形成平坦介质层的方法 | |
| CN106876263A (zh) | 一种化学机械研磨方法 | |
| Lee et al. | Effect of diluted colloidal silica slurry mixed with ceria abrasives on CMP characteristic | |
| CN107564916A (zh) | 一种3d nand存储器件的平坦化方法 | |
| US11735473B2 (en) | Methods for forming memory devices, and associated devices and systems | |
| CN102339741A (zh) | 填充有金属的沟槽结构及形成方法及化学机械研磨方法 | |
| CN110270924A (zh) | Cmp研磨方法 | |
| US9165880B2 (en) | Process control methods for CMP (chemical mechanical polishing) and other polishing methods used to form semiconductor devices | |
| CN107731834A (zh) | 一种用于3d nand的核心区层间绝缘氧化层cmp方法 | |
| CN207344357U (zh) | 一种半导体结构 | |
| CN102437023B (zh) | 一种多层金属-氧化物-金属电容的制作方法 | |
| CN101934493B (zh) | 超薄区熔硅抛光片的抛光工艺 | |
| CN100561681C (zh) | 改善绝缘介电层缺陷及形成双镶嵌结构的方法 | |
| Wang et al. | Surface action mechanism and design considerations for the mechanical integrity of Cu/Low K BEOL interconnect during chemical mechanical polishing process | |
| CN102044472B (zh) | 介质层的减薄方法 | |
| CN102394217A (zh) | 一种金属-氮化硅-金属电容的制作方法 | |
| CN102479680A (zh) | 半导体器件的制造方法 | |
| CN104742008B (zh) | 化学机械研磨方法及化学机械研磨装置 | |
| CN100468694C (zh) | 多晶硅自对准插塞的制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20181008 Address after: 230601 room 630, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui Applicant after: Changxin Storage Technology Co., Ltd. Address before: 230000 room 526, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui Applicant before: Ever power integrated circuit Co Ltd |
|
| TA01 | Transfer of patent application right |