KR100327949B1 - 반도체장치에서의다층배선구조및이의형성방법 - Google Patents
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Abstract
반도체장치의 다층배선구조에 있어서,
반도체기판상에 형성된 복수의 배선층과;
상기 배선층들의 사이를 매설하기 위한 플루오르-함유(doped)산화막과,
플라스마 CVD에 의하여 상기 플루오르-함유산화막상에 형성되면서, 평탄한 표면을 가지며 플루오르를 함유하지 않은 산화막과;
플루오르를 함유하지 않은 상기 산화막상에 형성된 SOG(Spin On Glass)막을 포함하는 것을 특징으로 하는 다충배선구조.
Description
본 발명은 반도체 장치에서의 다층배선구조 및 이의 형성방법에 관한 것으로서, 특히 층간절연막의 유전율이 저하되는 동시에 층간절연막이 평탄화되는 반도체 장치에서의 다층배선구조 및 이의 형성방법에 관한 것이다.
최근에, 반도체집적회로의 미세화와 함께 고집적화가 진행되면서, 배선피치의 세분화 및 다층배선화가 현저하게 진행되고 있다. 이러한 상황하에서, 로직계(losic) 반도체장치에서는, 신호의 전송지연의 단축이 필수적이기 때문에, 층간절연막의 유전율을 저하시킬 필요가 있다. 따라서, 고밀도 플라스마CVD(이후에는 HDP-CVD라 칭한다)장치를 사용하여 플루오르함유가스를 공급하여 유전율을 낮춤으로서 플루오르함유 실리콘산화막(이후에는 SiOF막이라 칭한다)을 형성하는 것에 관하여 검토되어야 한다. 저유전율막으로서의 이러한 HDP-CVD SiOF막을 사용하면, 종래의 TEOS(테트라에틸오르토실리케이트)의 반응가스를 사용하여 플라스마 여기CVD(이하, PE-CVD라 칭한다)법에 의하여 형성된 실리콘산화막에 의하여 매설하는 것이 어려웠던 0.25㎛이하의 배선간 스페이스에도 매설이 가능해진다. 이는HDP-CVD법에 의한 막의 퇴적시에, 기판에 바이아스(bias)을 인가하여 막을 형성하는 동시에 스퍼터에칭을 수행할 수 있기 때문이다. 이러한 방법은, 특히 배선상에 퇴적되는 실리콘산화막의 엣지부분이 선택적으로 에칭되기 때문에 막의 매설성(burying property)을 향상시킬 수 있다.
로직계반도체장치와 동형태로서 메모리계반도체장치, 특히 다이나믹랜덤 앳세스 메모리(DRAMs)에서는, 배선의 세분화 및 다층배선화가 진행되기 때문에, 특히 층간절연막의 매설성이 문제가 된다. 그러나, 고밀도 플라스마를 발생하는 HD-CVD장치와 같은 장치에서는 상술한 바와 같은 스퍼터 에칭효과가 커진다. 이는 막의 퇴적율을 상단히 저하시키며, 제조비용을 증가시키는 경향이 있다. 따라서, 평행평판형의 PE-CVD장치내로 플루오르계가스를 도입하여 SiOF막을 형성시켜 층간절연막의 매설성을 향상시키는 방법이 검토되고 있다.
통상적으로, 로직계반도체장치에서 SiOF막은 화학기계적연마(CMP)에 의해 용이하게 평탄화될 수 있다. 그러나, 다른 메모리계반도체장치중에서, 특히 DRAM에서는 메모리셀내의 MOS트랜지스터상에 커패시터를 형성하는 경우가 많다. 협소한 영역에 커패시터전극의 큰 표면적을 얻기위해서는, 커패시터전극이 수직방향으로 확장되는 경향이 있다. 이는 메모리셀과 이의 주변회로부간의 단차(step)를 증가시킨다. CMP에 의해 배선상의 층간절연막을 연마할 경우에, 이러한 단차를 감소시키는 것이 어렵게 된다. 이는 도 1a 및 1b를 참조하여 설명할 것이다. 도 1a 및 1b는 DRAM의 일부를 모식화한 단면도이다.
도 1a에서 보여주는 바와 같이, 제 1하지(undercoating) 절연막(101)을 반도체기판(100)상에 형성한다. 메모리셀내에는 커패시터를 피복하기 위하여 제 2하지절연막(102)을 형성한다. DRAM의 주변회로부내에 있는 제 1하지절연막(101)의 표면상에 배선층(103)을 형성한다. 또한, DRAM의 메모리셀내에 있는 제 2하지절연막(102)상에 배선층(103a)을 형성한다.
상술한 바와 같이 단차를 갖는 메모리셀과 주변회로부내에 형성된 배선층(103 및 103a)을 피복시키기 위하여 층간절연막(104)을 퇴적시킨다. 이러한 층간절연막(104)은 SiOF막이다.
이어서, 도 1b에서 보여주는 바와 같이, 층간절연막(104)을 CMP에 의하여 연마한다. 그러나, 주변회로부내의 배선층(103)과 메모리셀내의 배선층(103a)간에는 단차가 존재한다. 따라서, 메모리셀내의 배선층(103a)상에 형성된 층간절연막(104)을 연마하고 평탄화하는 경우조차도, 주변회로부내의 층간절연막(104)은 연마되지 않는다. 그 결과, 주변회로부내의 층간절연막(104)상에는 배선층의 패턴에 따라 요철이 잔존하게 된다. 이러한 요철은 반도체장치구조가 상술한 바와 같이 세분화되면서 현저하게 증가하게 된다.
상술한 층간절연막을 형성하는 방법이외에도, 층간절연막상에 평탄화막을 적층한 후에 백에칭하여 층간절연막의 표면을 평탄화하는 방법을 사용할 수도 있다. 평탄화막으로는 포토레지스트 또는 SOG(Spin on Glass)를 사용한다. 평탄화막으로서 포토레지스트를 사용하는 방법은 일본국 특허공개공보 5-226480에 상세히 기술되어 있다. 따라서, SOG평탄화막을 백에칭하는 방법은 도 2a 내지 2d를 참조하여 후술한다. 도 2a 내지 2d는 층간절연막의 형성공정순서를 보여주는 단면도이다.
도 2a에서 보여주는 바와 같이, 실리콘기판(201)상에 예를 들면 실리콘산화막에 의해 하지절연막(202)을 형성한다. 이어서, 하지절연막(202)상에 제 1배선층(203)을 형성하고, 제 1배선층(203)의 최상부상에 반사방지막(204)을 형성한다. 그런 다음, 전표면을 피복시키기 위하여 제 1보호절연막(205)을 퇴적시킨다.
이어서, 보호절연막(205)상에 SiOF막(206)을 퇴적시키고, 이러한 SiOF막(206)상에 SOG막(207)을 형성하여 SiOF막(206)의 표면을 평탄화한다.
도 2b에서 보여주는 바와 같이, SOG막(207)과 SiOF막(206)의 표면을 백에칭한다. 이러한 백에칭은 플루오르계가스를 사용하여 드라이에칭법에 의하여 행한다. 그런 후, 도 2c에서 보여주는 바와 같이, 백에칭된 SiOF막(206)상에 제 2보호절연막(208)을 퇴적시킨다. 이러한 제 2보호퇴적막(208)도 PE-CVD에 의해 형성된 실리콘산화막이다.
도 2d에서 보여주는 바와 같이, 제 2보호절연막(208)과 SiOF막(206)의 예정된 영역에 쓰루홀(209)을 형성한다. 마지막으로, 제 1배선층(203)과 전기적으로 접속되는 제 2배선층(210)을 형성한다.
상기 종래의 기술에서는, SOG막의 에칭과정을 수행하여 에칭백공정에서 SiOF막과 SOG막을 노출시킬 때, SiOF막의 표면으로부터 방출된 플루오르에 의하여 SOG막이 급속하게 에칭된다.
이는 SiOF막상에 SOG막을 형성한 후, 드라이에칭에 의하여 에칭백을 하는 공정에서, SiOF막의 단차를 평탄화하는 것을 어렵게 만든다. 그 결과, SiOF막상에 형성된 상층배선이 단선되거나 단락된다. 이외에도, 다음공정의 패턴형성화 포토리토그래피공정에서 양호한 결상성능(image forming performance)을 얻는 것을 어렵게 한다.
또한, SiOF막의 형성 후, 대기중의 수분이나 SOG막내의 수분이 SiOF막내로 들어가서 잔존하게 된다. 이는 SiOF막내에 함유된 수분량을 증가시킨다. 이러한 수분은 쓰루홀이 금속막으로 충전될 때, 쓰루홀의 측벽으로부터 빠져나오게 된다. 그 결과, 쓰루홀내의 배선저항이 높아지거나 배선이 단락된다. 더욱이, SiOF막내의 수분량의 증가는 막의 비유전율을 증가시켜 배선층간의 유전율을 낮추는 것을 어렵게 만든다.
따라서, 본 발명은 종래기술에서의 상술한 사정을 고려하여, 층간절연막으로서 SiOF막을 사용하여 층간절연막의 유전율을 저하시키면서 평탄화가 우수하고, 신뢰성이 높은 반도체장치에서의 다층배선구조, 및 이의 형성방법을 제공하는 것을 목적으로 하다.
도 1a 및 1b는 제 1 종래기술에서의 주요제조공정순서를 보여주기 위한 모식적 단면도,
도 2a 내지 2d는 제 2 종래기술에서의 주요제조공정순서를 보여주기 위한 모식적 단면도,
도 3a 내지 3e는 본발명의 제 1양태로서의 주요제조공정순서를 보여주기 위한 모식적 단면도,
도 4는 본발명의 제 1양태로서 SiOF막중의 플루오르농도조건을 설명하기 위한 그래프,
도 5a 내지 5c는 본발명의 제 2양태로서의 주요제조공정순서를 보여주기 위한 모식적 단면도,
도 6은 본발명의 제 3양태로서 하나의 주요제조공정을 보여주기 위한 모식적 단면도이다.
[도면의 주요부분에 대한 부호의 설명]
1 : 실리콘기판 2 : 하지절연막
3 : 제 1배리어층 4, 4a, 4b : 제 1배선층
5 : 반사방지막 6 : SiOF막
7, 7a : 중간절연막 8, 8a : SOG막
9 : 상층절연막 10 : 쓰루홀
11 : 제 2배리어층 12 : 금속플러그
13 : 제 2배선층 14 : 보호절연막
상기 목적을 달성하기 위하여, 본 발명의 제 1양태로서, 반도체기판상에 형성된 복수의 배선층과; 상기 배선층들의 사이를 매설하기 위한 플루오르-함유(doped)산화막과; 상기 플루오르-함유산화막상에 형성되면서, 표면이 평탄화하고 플루오르를 함유하지 않은 산화막을 포함하는 것을 특징으로 하는 다층배선구조를 제공한다.
본 발명의 제 2양태로서, 반도체기판상에 형성된 복수의 배선층과; 상기 배선층들의 사이를 매설하기 위한 플루오르-함유(doped)산화막과; 플라스마 CVD에 의하여 상기 플루오르-함유산화막상에 형성되면서, 표면이 평탄화하고 플루오르를 함유하지 않은 산화막과; 플루오르를 함유하지 않은 상기 산화막상에 형성된 SOG(Spin On Glass)막을 포함하는 것을 특징으로 하는 다층배선구조를 제공한다.
본 발명의 제 3양태로서, 상기 플루오르-함유산화막내의 플루오르농도는 10%를 초과하지 않은 것을 특징으로 하는 상기 제 1 또는 제 2양태에 따른 다층배선구조를 제공한다.
본 발명의 제 4양태로서, 반도체기판상에 형성된 절연막을 통하여 제 1배선층을 형성하는 공정과; 플루오르-함유산화막으로서 SiOF막을 형성하는 공정과; 플루오르를 함유하지 않은 산화막으로서 중간절연막을 형성하는 공정과; SOG도포용액을 상기 중간절연막의 전표면상에 도포하여 형성된 SOG막에 의하여 상기 중간절연막의 표면을 평탄화하는 공정과; 상기 SOG막과 상기 중간절연막의 각각의 표면을 플루오르계가스를 사용한 드라이에칭에 의하여 에칭백을 하는 공정과; 소정의 위치에 상기 제 1배선에 도달하는 쓰루홀을 형성하는 공정과; 상기 제 1배선층에 전기적으로 접속되는 제 2배선층을 형성하는 공정을 포함하는 것을 특징으로 하는 다층배선구조의 형성방법을 제공한다.
본 발명의 제 5양태로서, 상기 SiOF막과 상기 중간절연막은 동일한 막형성장치에서 연속적으로 퇴적되는 것을 특징으로 하는 상기 제 4양태에 따른 다층배선구조의 형성방법을 제공한다.
본 발명의 제 6양태로서, 상기 에칭백공정다음에 실리콘산화막을 전표면상에형성하는 것을 특징으로 하는 상기 제 4 또는 제 5양태에 따른 다층배선구조의 형성방법을 제공한다.
본 발명의 제 7양태로서, 상기 SiOF막을 상기 제 1배선층상에 형성하기 전에 실리콘산화막으로 상기 제 1배선층을 피복시키는 것을 특징으로 하는 상기 제 4 내지 제 6양태중의 어느 하나에 따른 다층배선구조의 형성방법을 제공한다.
본 발명의 제 8양태로서, 상기 SiOF막과 상기 중간절연막을 평행평판형의 PE-CVD장치 또는 고밀도 플라스마 여기 CVD장치를 사용하여 형성하는 것을 특징으로 하는 상기 제 4 내지 제 7양태중의 어느 하나에 따른 다층배선구조의 형성방법을 제공한다.
본 발명의 제 9양태로서, 상기 SiOF막을, 실란계가스 또는 테트라에틸오르토실리케이트(TEOS), 플루오르계가스 또는 트리에톡시플로오로실란(TEFS), 및 산소를 소스가스(source gas)로서 사용하여 형성하는 것을 특징으로 하는 상기 제 4 내지 제 8양태중의 어느 하나에 따른 다층배선구조의 형성방법을 제공한다.
본 발명의 제 10양태로서, 상기 플루오르계가스는 CF4, C2F6, NF3, 및 SiF4로 구성된 군으로부터 선택된 적어도 하나인 것을 특징으로 하는 상기 제 4 내지 제 9양태중의 어느 하나에 따른 다층배선구조의 형성방법을 제공한다.
본 발명의 제 11양태로서, 상기 에칭백공정에서, 배선층간에 형성된 영역에 매설된 상기 SOG막이 잔존하도록 드라이에칭을 행하는 것을 특징으로 하는 상기 제 4 내지 제 10양태중의 어느 하나에 따른 다층배선구조의 형성방법을 제공한다.
본 발명의 제 12양태로서, 상기 에칭백공정에서, 상기 제 1배선층상의 상기 SiOF막이 노출되기 전에 상기 드라이에칭을 종료시킨다음, 상기 중간절연막이 상기 SiOF막상에 잔존하도록 하는 것을 특징으로 하는 상기 제 4 내지 제 11양태중의 어느 하나에 따른 다층배선구조의 형성방법을 제공한다.
본 발명의 제 13양태로서, 상기 에칭백공정에서, 상기 SOG막표면과 상기 중간절연막표면상에서의 에칭속도가 서로 동일하게 되도록 설정하는 것을 특징으로 하는 상기 제 4 내지 제 12양태중의 어느 하나에 따른 다층배선구조의 형성방법을 제공한다.
상기 양태들로부터 명백한 바와 같이, 본 발명에서는 배선층에 SiOF막을 형성하고, 이러한 SiOF막상에 플루오르를 함유하지 않은 산화막, 즉 중간절연막을 형성하며, 이러한 중간절연막상에는 평탄화막 등으로서 SOG막을 형성한다.
이러한 중간절연막은 다음과 같은 중요한 기능을 갖는다. 첫 번째 기능은 SOG막과 같은 평탄화막을 사용하여 에칭백의 정밀도를 상당히 향상시킬 수 있다. 중간절연막내에 플루오르가 함유되어 있지 않기 때문에, 평탄화막과 증간절연막의 에칭속도는 에칭백공정에서 서로 동일하게 용이하게 조절할 수 있다.
두 번째 기능은 흡습성이 높은 SiOF막중에 수분이 침입하는 것을 방지한다. 이는 SiOF막의 유전율의 증가를 방지하고 수분에 의하여 야기되는 쓰루홀내의 배선의 부식을 제거한다.
상술한 본 발명에서, SiOF막상에 중간절연막을 통하여 SOG막을 형성하는 공정과, 드라이에칭에 의해 SOG막을 에칭백하는 공정에서, SiOF막상의 단차를 용이하게 평탄화할 수 있다. 그 결과, SiOF막상에 형성된 상층배선은 단선되거나 단락되지 않는다. 또한, 다음공정에서 패턴형성하는 포토리토그래피공정에서 양호한 결상성능(結像性能)을 용이하게 얻을 수 있게 한다.
또한, 쓰루홀내의 배선저항은 SiOF막내에 함유된 수분에 의해서도 증가하지 않으며, 배선은 단락되지도 않는다.
이 야기되지 않으며, SiOF막과 알루미늄이나 반사방지막으로서 TiN과의 밀착성을 향상시킨다. 이는 SiOF막의 박리문제를 제거한다.
그 결과, 층간절연막으로서 SiOF막을 갖는 반도체장치에서, 층간절연막의 유전율을 감소시키면서, 평탄성을 높이고, 신뢰성을 높이는 다층배선구조를 제공하게 된다. 또한, 다층배선구조의 형성을 용이하게 행한다.
본 발명의 상기 목적과 다른 목적, 특징 및 추가적인 장점들은 후술하는 상세한 설명과 첨부된 도면을 참조하면 당해분야의 숙련가에게는 명백해질 것이며, 여기서 본 발명의 사상을 담은 바람직한 양태는 예시적 실시예에 의하여 설명될 것이다.
본 발명의 7개의 바람직한 양태는 첨부한 도면을 참조하여 후술한다.
도 3a 내지 3e는 본발명의 제 1양태로서의 주요제조공정순서를 보여주기 위한 모식적 단면도이다. 이러한 제조공정을 통하여 본 발명의 다층배선구조를 설명할 것이다.
도 3a에서 보여주는 바와 같이, 종래의 기술에서 처럼 실리콘기판(1)상에 하지절연막(2)을 형성한다. 이어서, 하지절연막(2)상에 제 1배리어층(barrier layer:3), 제 1배선층(4) 및 반사방지막(5)을 적층하여 배선층을 형성한다. 전체표면을 피복시키기 위하여 300 내지 800 nm두께의 SiOF막(6)을 퇴적시킨다. 이러한 SiOF막은 다음과 같이 퇴적한다.
다시 말해, SiOF막(6)은 통상적인 평행평판 PE-CVD장치에 반응가스로서 TEOS 또는 SiH4계가스, 플루오르계가스(예컨대, C2F6, TEFS), 산소, 및 헬륨의 혼합가스를 공급하여 형성한다. TEOS 및 C2F6를 사용할 경우에는, SiOF막내의 플루오르농도는 막형성동안에 PE-CVD장치의 파우어(RF파우어), 기판온도, 가스혼합물유량 등에 의하여 2 내지 10at%로 조정한다. 이러한 SiOF막의 플루오르농도에 관해서는 도 4를 참조하여 후술할 것이다.
구체적인 막형성조건은, TEOS소스가스, C2F6, 산소, 및 헬륨가스의 유량이 각각 50 내지 200 SCCM, 300 내지 600 SCCM, 500 내지 2,000 SCCM, 및 500 내지 2,500 SCCM이고, RF파우어는 800 내지 1,000 W이며, 기판온도는 300 내지 400℃이다. TEOS 및 TEFS를 사용할 경우에는, TEOS소스가스, TEFS가스, 산소, 및 헬륨가스의 유량이 각각 50 내지 150 SCCM, 10 내지 100 SCCM, 500 내지 2,000 SCCM, 및 500 내지 2,500 SCCM이고, RF파우어는 400 내지 800 W이며, 기판온도는 300 내지 400℃이다.
이어서, 동일한 평행평판 PE-CVD장치에서, 반응가스로서 TEOS를 사용하여 SiOF막(6)상에 중간절연막(7)을 형성한다. 이러한 중간절연막(7)은 플루오르를 함유하지 않은 두께가 약 500nm인 실리콘산화막이다.
SiOF막(6)을 퇴적하면, 제 1배선층(4a)와 (4b)의 사이처럼 배선간스페이스가 협소한 부위에서 SiOF막(6)의 표면은 단차가 없으며, 거의 평탄하게 된다. 그러나, 제 1배선층(4)와 (4a)의 사이처럼 배선간스페이스가 넓은 부위이나 고립된 배선층의 근처에서는 배선층의 막두께와 실질적으로 동일한 정도의 단차가 생기게 된다.
또한, SiOF막(6)은 퇴적될 때, 첨가가스로서 C2F6에 의해 발생하는 플루오르 라디칼 또는 이온에 의하여 에칭이 동시에 진행된다는 것을 주목하여야 한다. 이러한 에칭은 배선층상의 견부(shoulder)상에서 급속히 진행되기 때문에, 약 0.25㎛의 배선간스페이스에서도 어떤 간격을 형성하지 않고 SiOF막(6)을 양호하게 매설하게 된다. 그러나, SiOF막(6)의 두께가 300nm미만일 경우에는, SiOF막(6)을 배선층사이에 매설할 수 없는 부위에서 단차견부는 충분하게 에칭되지 못한다. 그 결과, 배선층간에는 보이드(void)가 형성되어 SiOF막(6)이 매설되지 않는다. 만일 SiOF막(6)의 두께가 800nm를 초과할 경우에는, SiOF막(6)이 제 1배선층(4, 4a 및 4b)상에 전체적으로 잔존하게 된다. 이는 제 1배선층상에 막의 두께를 과대하게 증가시킨다. 상술한 바와 같이, SiOF막(6)의 두께는 300 내지 800nm범위가 바람직하다.
이러한 SiOF막(6)상에 중간절연막(7)을 형성할 때, 상술한 단차가 어느 정도로 감소되어 진다.
이어서, 도 3b에서 보여주는 바와 같이, 중간절연막(7)상에 약 200nm두께의 SOG막(8)을 형성하고 중간절연막의 표면을 완전히 평탄화시킨다. 이러한 SOG막(8)은 무기 SOG막 도포액의 회전도포에 이은 소결과정을 통하여 형성된다. 만일 SOG도포액의 도포과정을 한 번 수행하여 단차를 제거하지 못하면, 도포와 소결과정을 수회 수행하여 SOG막을 형성한다.
도 3c에서 보여주는 바와 같이, SOG막(8)과 중간절연막(7)의 표면을 드라이에칭에 의하여 에칭백하기 위하여 플루오르계가스(예컨대, CHF3, CF4, C2F6, NF3, 및 SiF4)를 사용한다. 특히, 에칭백은 C2F6가스 및 헬륨가스의 유량이 각각 10 내지 30 SCCM과, 약 100 SCCM이고, 가스압력이 200 내지 300 Pa이며, 에칭파우어가 350 내지 400 W인 조건하에서 수행한다. 이러한 조건하에서, 중간절연막(7)과 SOG막(8)의 에칭속도는 큰 차이가 없으며, 균일한 에칭백의 과정을 수행하여 도 3c에서 보여주는 바와 같은 완전히 평탄한 표면을 형성한다.
이러한 에칭백공정에서, 제 1배선층상에 얇은 SOG막부분은 처음으로 에칭되어 제거되면서 하부의 중간절연막(7)의 표면을 노출시킨다. 중간절연막(7)의 두께가 원하는 수치에 도달할 때까지 에칭백을 계속한다. 마지막으로, SOG막은 제 1배선층사이에서만 잔존하게 된다. 이러한 중간절연막(7)은 SOG막(8)을 사용하여 에칭백의 정밀도를 상당하게 향상시킨다. 중간절연막(7)과 SOG막(8)의 에칭속도를 동일하게 할 경우에는 평탄화정밀도도 상당히 향상된다.
이어서, 도 3d에서 보여주는 바와 같이, 전표면상에 상층절연막(9)을 퇴적시킨다. 이러한 상층절연막(9)은 두께가 약 200정도인 실리콘산화막이다. SOG막(8)상에 접촉하여 배선층을 형성할 경우, SOG막(8)내의 불순물이나 수분의 영향에 기인하여 배선층이 가끔식 부식되거나 박리된다. 상층절연막(9)는 이러한 역효과를 방지한다. 만일 이러한 시점에서 배선단차를 충분하게 제거하지 못하면, SOG막의 피복과정을 다시 수행하여 에칭백공정을 반복하여 표면을 추가로 평탄화시킨다.
그런 다음, 도 3e에서 보여주는 바와 같이, 알려진 포토리토그래피과 에칭기술을 수행하여, 제 1배선층(4, 4a, 및 4b)상에 있는 SiOF막(3), 중간절연막(7) 및 상층절연막(9)내에 쓰루홀(10)을 형성한다. 이어서, 티타늄계금속의 스퍼터링법이나 CVD법을 이용하여 제 2배리어층(11)을 형성한다. 텅스텐과 같은 금속을 약 450℃에서 저압CVD법으로 퇴적시킨 후, 텅스텐만이 쓰루홀(10)내에 잔존할 때까지 에칭백을 수행한다. 이러한 금속플러그상에 공지의 기술을 이용하여 제 2배선층(13)을 형성한다. 추가로 다층화하는 경우에는, 상술한 공정을 반복한다.
제 1양태에서, SiOF막은 평행평판 PE-CVD 장치를 이용하여 형성한다. 그러나, SiOF막의 형성방법은 이러한 방법으로 한정하지 않는다. 예를 들면, SiOF막은 ICP 또는 ECR과 같은 고밀도 플라스마소스를 이용한 HDP-CVD장치를 사용하여도 형성할 수 있다.
상술한 바와 같이, 상술한 양태에서 사용된 중간절연막(7)의 기능은 SOG막(8)을 사용한 에칭백의 정밀도를 상단히 향상시키는 것이다. 이는 중간절연(7)막이 플루오르를 함유하지 않아서, 에칭백공정에서 SOG막(8)과 중간절연막(7)의 에칭속도를 서로 동일하게 쉽게 일치시킬 수 있기 때문이다. 이러한 중간절연막의 다른 기능은 다량의 수분을 함유하는 SOG막으로부터 SiOF막으로 수분이 들어가는 것을 방지하는 것이다. 이러한 기능은 SiOF막의 비유전율의 상승을 방지하여 이러한 수분에 기인하여 쓰루홀내의 배선부식을 방지한다.
그러나, 상술한 바와 같이 SiOF막(6)의 수분흡수는 만일 플루오르농도가 증가하게 되면, 증가하게 된다. 만일 중간절연막(7)이 수분을 함유한다면, 이러한 수분은 흡수되어 SiOF막의 유전율을 증가시킨다. 따라서, 본 발명가들은 SiOF막내의 플루오르농도과 이러한 막의 수분흡수성에 관하여 검토하였다.
도 4는 SiOF막의 수분흡수성과 플루오르농도관계를 보여준다. 본 양태에서 설명한 방법으로 이러한 SiOF막을 형성하였다. 수분흡수성은 막을 형성한 후 대기중에 1일동안 방치한 후의 수분흡수량의 변화로 측정하였다.
도 4에서 알 수 있는 바와 같이, SiOF막내의 플루오르농도가 10 at%를 초과할 경우에, 막의 수분흡수성은 급격하게 증가한다. 이는, 중간절연막이 상기의 양태에서와 같이 상당한 수분을 함유하고 있을 경우, SiOF막내의 플루오르농도를 10 at%이하로 조정하는 것이 바람직하다는 것을 알려준다.
본 발명의 제 2양태에 관해서는 도 5a 내지 5c를 참조하여 하기에서 설명할 것이다. 도 5a 내지 5c는 제 2양태로서의 주요제조공정순서를 보여주기 위한 모식적 단면도이다. 도 5a 내지 5c에서도 동일한 부분에는 본 발명의 제 1양태에서와 같은 인용부호로 나타낸다.
도 5a에서 보여주는 바와 같이, 실리콘기판(1)상에 하지절연막(2)을 형성한다. 제 1양태에서와 같이, 제 1배리어층(3), 제 1배선층(4) 및 반사방지막(5)을 적층시켜 배선층을 형성한다. 또한, 전체표면을 피복시키기 위하여 약 400 nm두께의 SiOF막(6)을 퇴적시킨다. 이러한 SiOF막은 제 1양태에서 설명한 공정과 동일하게 퇴적한다. 그러나, 이러한 제 2양태에서는, SiOF막(6)내에 함유하는 플루오르농도가 10 at%를 초과할 수 있다.
이어서, SiOF막(6)상에 중간절연막(7a)을 퇴적한다. 이러한 중간절연막(7a)은 약 1,000nm두께의 실리콘산화막이다. 이러한 실리콘산화막(7a)은 SiOF막(6)을 형성한 평행평판 PE-CVD장치내 원래위치에서 연속하여 반응가스로서 SiH4및 N2O의 가스혼합물을 사용하여 형성한다. 이 방법에서, 중간절연막(7a)내에는 수분이나 히드록실기가 전혀 함유되지 않는다. 그러나, 중간절연막(7a)이 형성되는 커버리지는 중간절연막(7)의 경우보다 악화된다.
도 5b에서 보여주는 바와 같이, 중간절연막(7a)상에 약 500 nm두께의 SOG막(8a)을 형성하여 중간절연막(7a)의 표면을 완전하게 평탄화한다. 이러한 SOG막(8a)은 무기SOG막 도포액의 회전도포에 이은 소결공정으로 형성한다.
이어서, 도 5c에서 보여주는 바와 같이, CF4및 소량의 산소와의 혼합가스를 사용하여, SOG막(8a) 및 중간절연막(7a)의 표면을 드라이에칭에 의하여 에칭백을 행한다. 이러한 에칭백공정에서, 배선층(4, 4a, 및 4b)상에 있는 얇은 SOG막부분은 처음으로 에칭되어 제거되면서 하부의 중간절연막(7a)의 표면을 노출시킨다. 중간절연막(7a)의 두께가 원하는 수치가 될 때까지 에칭백을 계속하여, 완전히 SOG막(8a)을 제거한다. 이러한 에칭백공정에서, SOG막(8a)의 에칭속도는 중간절연막(7a)의 에칭속도보다 약간 높은 속도로 조정한다.
이어서, 도 3e를 참조하여 제 1양태에서 설명한 바와 같이, 쓰루홀, 제 2배리어층, 금속플러그, 및 제 2배선층을 형성한다.
두께가 약 500nm인 제 1배선층상의 SiOF막상에 SOG막을 형성하여 에칭백을 행한 다음 추가로 실리콘산화막을 형성하는 종래의 기술에 의해 층간절연막을 형성한 후, 쓰루홀을 텅스텐플러그로 충전시킨다. 그 결과, 직경이 0.6㎛인 쓰루홀은 거의 100%에 가까운 양품률로 형성될 수 있었지만, 그 이하의 직경인 쓰루홀은 불량품으로 되었다. 이러한 불량품은 직경이 작을 수록 높아진다. 이러한 이유는 다음과 같다. 즉, 쓰루홀의 형성후 텅스텐플러그를 형성할 때, 수분이 대기중이나 SOG막으로부터 SiOF막으로 진입하기 때문이다. 텅스텐을 위한 하지막으로서 스퍼터링에 의해 TiN/Ti막을 형성하거나, 이러한 TiN/Ti막상에 CVD에 의하여 텅스텐막을 형성할 경우에, SiOF막으로부터 상기 수분이 방출되어 T, TiN, 또는 텅스텐을 산화시키거나 막형성을 불가능하게 만든다.
한편, SiOF막과 중간절연막(7a)을 동일한 PE-CVD장치에서 연속적으로 형성한 후, SOG막을 형성한 다음, 에칭백을 행하여 SOG막을 완전히 제거하고, 제 1배선층상에 있는 층간절연막의 두께를 종래 기술에 의하여 형성된 막두께와 동일하게 한 다음, 쓰루홀을 텅스텐플러그로 충진시킨다. 그 결과, 직경이 0.4㎛인 쓰루홀조차도 거의 100%에 가까운 양품률로 형성될 수 있었다. 이러한 이유는 SiOF막이 성막후에도 대기나 SOG막과 접촉되지 않으면서 거의 수분을 함유하고 있지 않기 때문이다. 만일, 수분이 SiOF막중에 포함되어 있을 경우에는, 비유전율이 증가한다. 그러나, 본 발명의 방법에서는 비유전율이 수분에 의하여 증가하지 않는다. 그 결과, SiOF막의 비유전율은 유지되면서, 배선커패시턴스도 감소될 수 있다.
본 발명의 제 3양태에 관하여 도 6을 참조하여 하기에서 설명할 것이다. 도6은 본발명의 제 3양태로서 하나의 주요제조공정을 보여주기 위한 모식적 단면도이다. 도 6에서도 동일한 부분에는 본 발명의 제 2양태에서와 같은 인용부호로 나타낸다.
도 6에서 보여주는 바와 같이, 실리콘기판(1)상에 하지절연막(2)을 형성한다. 제 2양태에서와 같은 공정을 진행시켜, 제 1배리어층(3). 제 1배선층(4) 및 반사방지막(5)을 적층시켜 배선층을 형성한다.
이러한 배선층과 하지절연막(2)을 피복시키기 위하여 보호절연막(14)을 형성한다. 이러한 보호절연막(14)은 반응가스로서 SiH4및 N2O의 가스혼합물을 사용하여 PE-CVD법에 의하여 퇴적된 두께가 100nm이하인 실리콘산화막이다. 이어서, 두께가 약 300nm인 SiOF막(6)을 퇴적시켜 전표면을 피복시킨다. 제 2양태에서 설명한 바와 같이, 이러한 SiOF막(6)은 이러한 SiOF막(6)내에 함유된 플루오르농도가 10 at%를 초과하도록 형성한다.
이어서, SiOF막(6)상에 중간절연막(7a)을 퇴적한다. 이러한 중간절연막(7a)은 약 600nm두께의 실리콘산화막이다. 이러한 실리콘산화막(7a)은 제 2양태에서와 동일한 방법으로 형성한다. 제 2양태에서와 같이, 중간절연막(7a)내에는 수분이나 히드록실기가 전혀 함유되지 않는다. 그런 후, 배선층간의 층간절연막을 평탄화하여 제 2양태에서 설명한 공정과 동일하게 진행시켜 제 2배선층을 형성한다.
이러한 구조에서는, SiOF막내의 플루오르농도가 높더라도, 플루오르가 알루미늄과 같은 배선층과 반응하여 부식을 야기시키지 않는다. 또한, 알루미늄이나 반사방지막으로서의 TiN과의 밀착성이 악화되어 SiOF막이 박리되는 문제점이 발생하지 않는다.
이상 설명한 바와 같이, 본 발명에 따른 층간절연막으로서 SiOF막을 갖는 반도체장치에서는, 층간절연막의 유전율을 감소시키면서, 평탄성을 높이고, 신뢰성을 높이는 다층배선구조를 제공할 수 있으며, 또한, 다층배선구조의 형성을 용이하게 행할 수 있다.
Claims (15)
- 반도체장치의 다층배선구조에 있어서,반도체기판상에 형성된 복수의 배선층과;상기 배선층들의 사이를 매설하기 위한 플루오르-함유(doped)산화막과;플라스마 CVD에 의하여 상기 플루오르-함유산화막에 형성되면서, 평탄한 표면을 가지며 플루오르를 함유하지 않은 산화막과;플루오르를 함유하지 않은 상기 산화막상에 형성된 SOG(Spin On Glass)막을 포함하는 것을 특징으로 하는 다충배선구조.
- 제 1항에 있어서,상기 플루오르-함유산화막내의 플루오르농도는 10%를 초과하지 않은 것을 특징으로 하는 다층배선구조.
- 반도체장치의 다층배선구조를 형성하는 방법에 있어서,반도체기판상에 형성된 절연막을 통하여 제 1배선층을 형성하는 공정과;플루오르-함유산화막으로서 SiOF막을 형성하는 공정과;플루오르를 함유하지 않은 산화막으로서 중간절연막을 형성하는 공정과;SOG도포용액을 상기 중간절연막의 전표상에 도포하여 형성된 SOG막에 의하여 상기 중간절연막의 표면을 평탄화하는 공정과;상기 SOG막과 상기 중간절연막의 각각의 표면을 플루오르계가스를 사용한 드라이에칭에 의하여 에칭백을 하는 공정과;소정의 위치에 상기 제 1배선에 도달하는 쓰루홀을 형성하는 공정과;상기 제 1배선층에 전기적으로 접속되는 제 2배선층을 형성하는 공정을 포함하는 것을 특징으로 하는 방법.
- 제 3항에 있어서,상기 SiOF막과 상기 중간절연막은 동일한 막형성장치에서 연속적으로 퇴적되는 것을 특징으로 하는 방법.
- 제 3항에 있어서.상기 에칭백공정다음에 실리콘산하막을 전표면상에 형성하는 것을 특징으로 하는 방법.
- 제 3항에 있어서,상기 SiOF막과 상기 제 1배선층상에 형성하기 전에 실리콘산화막으로 상기 제 1배선층을 피복시키는 것을 특징으로 하는 방법.
- 제 3항에 있어서,상기 SiOF막과 상기 중간절연막을 평행평판형의 PE-CVD장치 또는 고밀도 플라스마 여기 CVD장치를 사용하여 형성하는 것을 특징으로 하는 방법.
- 제 6항에 있어서,상기 실리콘산화막을 평행평판형의 PE-CVD장치 또는 고밀도 플라스마 여기 CVD장치를 사용하여 형성하는 것을 특징으로 하는 방법.
- 제 3항에 있어서,상기 SiOF막을, 실리계가스 또는 테트라에틸오르토실리케이트(TEOS), 플루오르계가스 또는 트리에톡시플루오로실란(TEFS), 및 산소를 소스가스(source gas)로서 사용하여 형성하는 것을 특징으로 하는 방법.
- 제 3항에 있어서,상기 플루오르계가스는 CF4, C2F6, NF3, 및 SiF4로 구성된 군으로부터 선택된 적어도 하나인 것을 특징으로 하는 방법.
- 제 8항에 있어서,상기 플루오르계가스는 CF4, C2F6, NF3, 및 SiF4로 구성된 군으로부터 선택된 적어도 하나인 것을 특징으로 하는 방법.
- 제 3항에 있어서,상기 에칭백공정에서, 배선층간에 형성된 영역에 매설된 상기 SOG막이 잔존하도록 드라이에칭을 행하는 것을 특징으로 하는 방법.
- 제 3항에 있어서,상기 에칭백공정에서, 상기 제 1배선층상의 상기 SiOF막이 노출되기 전에 상기 드라이에칭을 종료시켜, 상기 중간절연막이 상기 SiOF막상에 잔존하도록 하는 것을 특징으로 하는 방법.
- 제 3항에 있어서,상기 에칭백공정에서, 상기 SOG막표면과 상기 중간절연막표면상에서의 에칭속도가 서로 동일하게 되도록 설정하는 것을 특징으로 하는 방법.
- 제 1항에 있어서,상기 플루오르를 함유하지 않은 산화막과 상기 SOG막은, 플루오르계가스에 의한 드라이에칭에 있어서, 에칭속도가 같은 것을 특징으로 하는 다층배선구조.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100417687B1 (ko) * | 2002-05-07 | 2004-02-11 | 아남반도체 주식회사 | 반도체 소자의 금속전 절연막 형성 방법 |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6077764A (en) * | 1997-04-21 | 2000-06-20 | Applied Materials, Inc. | Process for depositing high deposition rate halogen-doped silicon oxide layer |
US6432808B1 (en) * | 1999-12-03 | 2002-08-13 | Xilinx, Inc. | Method of improved bondability when using fluorinated silicon glass |
KR100339433B1 (ko) | 1999-12-30 | 2002-05-31 | 박종섭 | 반도체소자의 금속층 및 그 형성방법 |
US6645873B2 (en) * | 2000-06-21 | 2003-11-11 | Asm Japan K.K. | Method for manufacturing a semiconductor device |
JP4011870B2 (ja) * | 2001-08-09 | 2007-11-21 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
KR20030039286A (ko) * | 2001-11-12 | 2003-05-17 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
KR100443148B1 (ko) * | 2001-12-21 | 2004-08-04 | 동부전자 주식회사 | 반도체소자의 제조방법 |
JP4387654B2 (ja) * | 2002-10-10 | 2009-12-16 | パナソニック株式会社 | 半導体装置およびその製造方法 |
KR100557577B1 (ko) * | 2002-12-07 | 2006-03-03 | 주식회사 하이닉스반도체 | 반도체소자의 형성 방법 |
US7232766B2 (en) | 2003-03-14 | 2007-06-19 | Lam Research Corporation | System and method for surface reduction, passivation, corrosion prevention and activation of copper surface |
US7217649B2 (en) * | 2003-03-14 | 2007-05-15 | Lam Research Corporation | System and method for stress free conductor removal |
US7009281B2 (en) * | 2003-03-14 | 2006-03-07 | Lam Corporation | Small volume process chamber with hot inner surfaces |
US6939796B2 (en) * | 2003-03-14 | 2005-09-06 | Lam Research Corporation | System, method and apparatus for improved global dual-damascene planarization |
US7078344B2 (en) * | 2003-03-14 | 2006-07-18 | Lam Research Corporation | Stress free etch processing in combination with a dynamic liquid meniscus |
KR100650835B1 (ko) * | 2004-10-29 | 2006-11-27 | 에스티마이크로일렉트로닉스 엔.브이. | 반도체 소자의 소자분리막 형성방법 |
US8952458B2 (en) * | 2011-04-14 | 2015-02-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gate dielectric layer having interfacial layer and high-K dielectric over the interfacial layer |
WO2013152031A1 (en) * | 2012-04-04 | 2013-10-10 | Kla-Tencor Corporation | Protective fluorine-doped silicon oxide film for optical components |
KR101569932B1 (ko) | 2013-06-18 | 2015-11-17 | 이성현 | 목욕용 안전 회전의자 |
CN103788736B (zh) * | 2014-01-14 | 2016-04-20 | 深圳先进技术研究院 | 绝缘层用组合物及在硅晶圆的硅通孔上制备绝缘层的方法 |
CN103956331B (zh) * | 2014-04-29 | 2016-09-28 | 复旦大学 | 一种用于多孔互连介质表面封孔的薄膜及其制备方法 |
CN115662903B (zh) * | 2022-11-14 | 2023-05-26 | 合肥晶合集成电路股份有限公司 | 半导体器件的制作方法以及半导体器件 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0700087A2 (en) * | 1994-09-01 | 1996-03-06 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4920071A (en) * | 1985-03-15 | 1990-04-24 | Fairchild Camera And Instrument Corporation | High temperature interconnect system for an integrated circuit |
US4807016A (en) * | 1985-07-15 | 1989-02-21 | Texas Instruments Incorporated | Dry etch of phosphosilicate glass with selectivity to undoped oxide |
GB8907898D0 (en) * | 1989-04-07 | 1989-05-24 | Inmos Ltd | Semiconductor devices and fabrication thereof |
US5225372A (en) * | 1990-12-24 | 1993-07-06 | Motorola, Inc. | Method of making a semiconductor device having an improved metallization structure |
US5279976A (en) * | 1991-05-03 | 1994-01-18 | Motorola, Inc. | Method for fabricating a semiconductor device having a shallow doped region |
US5426076A (en) * | 1991-07-16 | 1995-06-20 | Intel Corporation | Dielectric deposition and cleaning process for improved gap filling and device planarization |
JP2737478B2 (ja) * | 1991-09-30 | 1998-04-08 | 日本電気株式会社 | 半導体装置の表面保護膜の形成方法 |
JPH05226480A (ja) | 1991-12-04 | 1993-09-03 | Nec Corp | 半導体装置の製造方法 |
US5393708A (en) * | 1992-10-08 | 1995-02-28 | Industrial Technology Research Institute | Inter-metal-dielectric planarization process |
US5444016A (en) * | 1993-06-25 | 1995-08-22 | Abrokwah; Jonathan K. | Method of making ohmic contacts to a complementary III-V semiconductor device |
US5442235A (en) * | 1993-12-23 | 1995-08-15 | Motorola Inc. | Semiconductor device having an improved metal interconnect structure |
US5567658A (en) * | 1994-09-01 | 1996-10-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for minimizing peeling at the surface of spin-on glasses |
US5607773A (en) * | 1994-12-20 | 1997-03-04 | Texas Instruments Incorporated | Method of forming a multilevel dielectric |
JPH0982799A (ja) * | 1995-09-13 | 1997-03-28 | Hitachi Ltd | 配線基板およびその製造方法 |
US6001728A (en) * | 1996-03-15 | 1999-12-14 | Applied Materials, Inc. | Method and apparatus for improving film stability of halogen-doped silicon oxide films |
US5710454A (en) * | 1996-04-29 | 1998-01-20 | Vanguard International Semiconductor Corporation | Tungsten silicide polycide gate electrode formed through stacked amorphous silicon (SAS) multi-layer structure. |
US5763010A (en) * | 1996-05-08 | 1998-06-09 | Applied Materials, Inc. | Thermal post-deposition treatment of halogen-doped films to improve film stability and reduce halogen migration to interconnect layers |
US5817571A (en) * | 1996-06-10 | 1998-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multilayer interlevel dielectrics using phosphorus-doped glass |
US5773360A (en) * | 1996-10-18 | 1998-06-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reduction of surface contamination in post-CMP cleaning |
US5693547A (en) * | 1996-10-22 | 1997-12-02 | Advanced Micro Devices, Inc. | Method of making vertical MOSFET with sub-trench source contact |
US5888905A (en) * | 1997-11-06 | 1999-03-30 | Texas Instruments Incorporated | Integrated circuit insulator and method |
-
1997
- 1997-04-25 JP JP09109291A patent/JP3109449B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-22 CN CN98101625A patent/CN1198015A/zh active Pending
- 1998-04-23 US US09/066,115 patent/US6287956B2/en not_active Expired - Fee Related
- 1998-04-24 KR KR1019980014762A patent/KR100327949B1/ko not_active IP Right Cessation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0700087A2 (en) * | 1994-09-01 | 1996-03-06 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100417687B1 (ko) * | 2002-05-07 | 2004-02-11 | 아남반도체 주식회사 | 반도체 소자의 금속전 절연막 형성 방법 |
Also Published As
Publication number | Publication date |
---|---|
US20010003060A1 (en) | 2001-06-07 |
JPH10303298A (ja) | 1998-11-13 |
CN1198015A (zh) | 1998-11-04 |
US6287956B2 (en) | 2001-09-11 |
JP3109449B2 (ja) | 2000-11-13 |
KR19980081721A (ko) | 1998-11-25 |
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