CN107293548B - 自对准多重图案化的半导体元件及其工艺 - Google Patents

自对准多重图案化的半导体元件及其工艺 Download PDF

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Abstract

一种自合并轮廓(self‑merging profile，SMP)方法以制造半导体元件以及使用SMP方法所制造的元件。在例示性实施例中，提供一种半导体元件。例示性半导体元件包括(a)多条导线、(b)多个导电接垫、(c)多个虚拟尾部以及(d)多个闭环。各导电接垫与导线中之一、虚拟尾部中之一以及闭环中之一连接。在例示性实施例中，所形成的虚拟尾部与闭环为用于制造导线与导电接垫的工艺残留物。

Description

自对准多重图案化的半导体元件及其工艺
技术领域
本发明是涉及一种半导体元件及其工艺，且特别涉及一种利用减少掩模数量的半导体元件及其工艺。
背景技术
半导体元件微小化的演进持续强调半导体元件的结构集成度的重要性。相似地，特别是随着制造越来越小的半导体元件的复杂度增加，半导体元件工艺的演进持续着重于工艺成本与速率效率的重要性。制造商需要高良率、低成本以及可靠的半导体元件。
在半导体中，像是非易失性存储元件，字线用于施加电压至存储单元，以编程、擦除或是以其他方式启动存储单元。一般来说，每条字线终止于一字线接垫上。所述字线接垫可提供连接至用以施加电压至所述字线的字线驱动器。为了有效率地且可靠地控制存储单元，将每条字线连接至单一接垫且每个接垫连接至单一字线是相当重要的。因此，当制造芯片时，必须分配足够的空间以提供字线接垫的放置以及单一字线至每个字线接垫的连接。
因此，本领域中仍需要改善方法以有效率地制造半导体元件。
发明内容
本发明的各种实施例提供半导体元件及其制造方法。特别是，本发明的例示性实施例提供使用自合并轮廓(self-merging profile，SMP)的自对准多重图案化方法来制造具有字线排列的非易失性存储元件。举例来说，本发明的一些实施例提供使用SMP掩模自对准四重图案化(self-aligned quadruple patterning，SAQP)方法来制造具有字线排列的非易失性存储元件。在例示性实施例中，SMP自对准四重图案化方法需要使用比一般SAQP方法用以制造非易失性存储元件的字线主要区域较少的掩模。在例示性实施例中，SMP SAQP方法使用最多三个掩模以制造非易失性存储元件的字线主要区域。
本发明提供一种方案的半导体元件。在例示性实施例中，半导体元件包括(a)多条导线、(b)多个导电接垫、(c)多个虚拟尾部(dummy tails)以及(c)多个闭环(closedloops)。各导电接垫与导线中之一、虚拟尾部中之一以及闭环中之一连接。
本发明提供另一种方案的制造半导体元件的方法。在例示性实施例中，所述方法提供空白芯片包括(a)基底、(b)膜叠层、(c)第二核心，以及(d)第一核心。所述第二核心位于所述第一核心与所述膜叠层之间。所述膜叠层位于所述第二核心与所述基底之间。所述方法还包括图案化所述第一核心以形成第一排列以及在所述第二核心上与所述第一排列上定义第一组间隙壁。第一组间隙壁包括第一间隙壁以及相邻的第二间隙壁。所述方法还包括通过所述第一组间隙壁刻蚀所述第二核心以形成第二排列。通过所述第一间隙壁与所述第二间隙壁刻蚀所述第二核心所形成的部分第二排列形成在所述第二排列中的双重排列构件。
在另一例示性实施例中，提供一种制造半导体元件的方法。所述方法通过包括不超过3个掩模的自合并轮廓图案化方法形成多条导线、多个导电接垫、多个虚拟尾部以及多个闭环。
附图说明
在此，本发明中的一般术语将参照以下附图来说明，所述附图不一定按照比例来绘制，其中：
图1绘示为使用一般SAQP方法制造非易失性存储元件的字线主要区域。
图2绘示为本发明的一实施例使用SMP SAQP方法制造非易失性存储元件的字线主要区域。
图3为流程图，以绘示本发明一实施例使用SMP SAQP方法来完成非易失性存储元件的工艺的各种流程与程序。
图4A、5A、6A、7A、8A、10A、11A、12A、13A、14A、15以及16绘示为本发明一实施例在SMP SAQP方法的各种步骤中的非易失性存储元件的部分俯视图。
图4B、5B、6B、7B、8B、9A、9B、9C、10B、11B、12B、13B、14B、17A、17B、17C以及17D绘示为本发明一实施例在SMP SAQP方法的各种步骤中的非易失性存储元件的各种剖视图。
图4C、5C、6C、7C、8C、10C、11C、12C以及13C分别绘示为本发明一实施例的图4A、5A、6A、7A、8A、10A、11A、12A以及13A的俯视图的放大俯视图。
【符号说明】
5、5A、5B、5C、5D：字线
10、10A、10B、10C、10D：字线接垫
14：虚拟线
15、15A、15B、15C、15D：虚拟尾部
20、20A、20B、20C、20D：闭环
40：虚拟区块
50：串选择线/地选择线
100：字线主要区域
140：第一组间隙壁
145：第二组间隙壁
150：第一掩模
154：第二掩模
158：第三掩模
160：第一核心
165：第一排列
170：第二核心
175：第二排列
176：已修整的第二排列
180：字线膜叠层
190：基底
202、204、206、208、210、212、214、216：步骤
a、b、c、d：距离
e、e’、f、g、g’、h、i、j、k、l、m：尺寸
X1、X2、Y1、Y2：线
具体实施方式
在下文中本发明将参照附图进行更完整地详细说明，但并未呈现本发明的所有实施例。实际上，本发明可以许多不同形式来实施而不应被解释为限制到下文中所阐述的实施例。相反地，所提供的实施例使得本发明将满足适用的法律需求。下文中，相似的标号表示相似的构件。
本发明的各种实施例提供使用SMP自对准多重图案化方法来制造具有导线排列与周边区的半导体元件。在各种实施例中，周边区可包括多个导电接垫，使得每条导线与一个导电接垫直接电性接触。在例示性实施例中，半导体元件可以是非易失性存储元件。举例来说，半导体元件可以是与非(NAND)闪存元件、或非(NOR)闪存元件、可编程逻辑器件(PLD)以和/或类似元件。所述导线排列例如可以是字线排列，而所述周边区例如可以是字线主要区域。使用制造字线排列与字线主要区域的SMP SAQP方法所制造的非易失记忆半导体元件的例示性实施例在此处将用以当作使用SMP自对准多重图案化方法来制造半导体元件的导线排列与周边区的例子。
图1绘示为使用一般SAQP方法制造非易失性存储元件的字线主要区域。具体来说，字线主要区域包括多条字线5(例如是5A、5B、5C、5D)以及对应的字线接垫10(例如是10A、10B、10C、10D)。字线主要区域还包括串选择线与地选择线(SSL/GSL)50，其通常用以选择特定的存储单元来进行编程、擦除、读取和/或其他类似步骤。
用以制造字线区域的一般SAQP方法，如图1所绘示，包括使用4个掩模(例如是光掩模)。具体来说，第一掩模用以定义字线排列图案(例如是字线排列(poly line array，PLA)掩模)。然后，第二掩模用以放大所述字线布线空间，使得字线接垫10(例如是字线头部(poly line head，PLH)掩模)的放置具有足够的空间。接着，第三掩模用以定义字线接垫10(例如是字线接垫(poly line pad，PLP)掩模)。最后，第四掩模用以定义切口以确保每个字线接垫(例如是字线切断(poly line cut，PLC)掩模)(例如是10A)与只有一条字线(例如是5A)直接电性连接，而不是与任何其他字线直接电性连接。在此，直接电性连接是指通过一导体将两个构件放置为彼此电性连接。因此，一般SAQP方法需要使用4个掩模以提供如图1所绘示的字线主要区域。
举例来说，SAQP方法包括对空白芯片形成第一掩模层(例如是通过光刻工艺使用PLA掩模)。然后，刻蚀空白芯片的第一核心以在第一核心中形成第一排列。之后，移除第一掩模层。间隙壁沿着第一排列的边缘沉积，然后移除第一排列。举例来说，间隙壁材料沉积在空白芯片以及第一排列的暴露部位上。然后，刻蚀所述间隙壁材料以提供沿着第一排列的近似垂直边缘的间隙壁。接着可使用干式或湿式剥离法以移除第一排列的剩余部分。第二掩模层(例如是通过光刻工艺使用PLH掩模)接着形成在空白芯片上以增加所形成的字线之间的距离，使得所形成的字线之间具有足够的空间以放置字线接垫。之后，可通过间隙壁与第二掩模层刻蚀第二核心，以定义第二排列。然后，可移除间隙壁与第二掩模层。接着，第二组间隙壁可沿着第二排列的边缘形成。之后，移除第二排列。对空白芯片使用第三掩模层(例如是通过光刻工艺使用PLP掩模)。通过使用第三掩模层与第二组间隙壁当作刻蚀掩模，进行另一刻蚀，以在空白芯片上形成字线排列与字线接垫。之后，移除第三掩模层与第二组间隙壁。接着，在空白芯片上形成第四掩模层(例如是通过光刻工艺使用PLC掩模)用以定义切口以确保相邻的字线接垫不会彼此直接电性连接。通过使用第四掩模层进行刻蚀工艺以刻蚀底层材料以确保相邻的字线接垫不会彼此直接电性连接。之后，移除第四掩模层。
图2绘示为使用SMP自对准多重图案化方法制造非易失性存储元件的字线主要区域的一实施例。具体来说，使用SMP SAQP方法来制造字线主要区域100。字线主要区域100包括多条字线5(例如是5A、5B、5C、5D)以及对应的字线接垫10(例如是10A、10B、10C、10D)。应注意的是，在图1中，两条相邻字线(例如是5C与5D)在任何时候为彼此平行或反平行。然而，如图2所示，两条相邻字线(例如是5A与5B)在字线的长度的第一部分为平行，而在字线的长度的第二部分为彼此垂直和/或不平行。在例示性实施例中，相比于一些其他字线，使用SMPSAQP方法制造字线主要区域100的至少一些字线具有更多转弯(turns)。举例来说，如图2所示，相比于字线5A，字线5B具有额外的转弯。每条字线(例如是5A)刚好与一个字线接垫(例如是10A)直接电性连接。每个字线接垫(例如是10A)不会与任何其他字线接垫(例如是10B)直接电性连接。字线主要区域100也包括SSL/GSL 50。
另外，字线主要区域100包括多个虚拟尾部15(例如是15A、15B、15C、15D)以及多个闭环20(例如是20A、20B、20C、20D)。每个虚拟尾部(例如是15A)与每个闭环(例如是20A)刚好对应一个字线接垫(例如是10A)。虚拟尾部15与闭环20为用于制造字线主要区域100的减少掩模数量SAQP工艺的残留物。字线主要区域100还包括虚拟区块40。虚拟区块40可被配置例如是用以减少刻蚀工艺期间对字线接垫10与SSL/GSL 50的损伤。在一些实施例中，第一闭环(例如是20A)与相邻的第二闭环(例如是20B)位于对应的字线接垫(例如是10A与10B)之间。
如上所述，非易失性存储元件的字线主要区域为本发明一例示性实施例。举例来说，在各种实施例中，字线主要区域100为半导体元件的周边区的一种示例。多条字线5(例如是5A、5B、5C、5D)为半导体元件的一种用以电性连接的例示性导线。举例来说，在各种实施例中，导线可不具有字线的功能。字线接垫10(例如是10A、10B、10C、10D)为半导体元件的一种例示性导电接垫，其可用以连接对应的导线以及配置在导电接垫上的导电通孔。经由导电通孔可在不同导体层(例如是金属层)之间建立电性连接。
在各种实施例中，字线主要区域100通过使用最多3个掩模的SMP SAQP工艺来制造。举例来说，第一掩模可被用以定义字线排列图案(例如是字线排列(PLA)掩模)。第二掩模可被用以定义字线接垫图案(例如是字线接垫(PLP)掩模)。第三掩模可被用以定义字线末端切口区域，使得虚拟线14(参照图14)被切断以形成虚拟尾部15。因此，制造字线主要区域100的SMP SAQP方法不包括用以放大字线布线空间，使得字线接垫10(例如是字线头部(PLH)掩模)的放置具有足够的空间。因此，SMP SAQP方法比一般用以制造字线主要区域的SAQP方法需要较少掩模。
图3提供一种流程图，以绘示本发明例示性实施例可完成非易失性存储元件的工艺的各种流程与程序。为了利于字线主要区域100的制造，提供空白芯片。例示性空白芯片的各种剖面如图4B所示。举例来说，空白芯片可包括基底190、字线膜叠层180、第二核心170以及第一核心160。基底190可以是硅基底和/或类似基底。基底190例如可以是晶圆。举例来说，字线膜叠层180可包括位于控制栅极层上的一个或更多个硬掩模(例如是氧化层)、位于控制栅极层下的浮置栅极层、位于浮置栅极层与控制栅极层之间的内介电层或位于浮置栅极层下的穿隧介电层(例如是氧化层)。在各种实施例中，字线膜叠层可由多晶硅、氧化物、硅和/或其他用以制造所述元件的材料所构成。第一核心160、第二核心170或上述两个核心可包括多晶硅、先进图案化膜、氧化物、氮化硅与硅中的至少一个。
从图3的步骤202开始，第一掩模用以定义第一核心160中的第一排列165。第一掩模150例如可以是用于空白芯片上。举例来说，光刻胶材料层可形成在空白芯片上且预烘烤以除去多余的光刻胶溶剂。接着，将光刻胶层暴露在光图案上，以移除光刻胶层经暴露的区域，借此形成第一掩模150。第一掩模150例如可以是配置在第一核心160上，如图4A、图4B以及图4C所示。如图4A所示的线Y1、Y2以及X1呈现对应于如图4B所示的Y1、Y2以及X1剖面的部分空白芯片。图4A的框形区域呈现图4C的放大俯视图所示的部分空白芯片。所述掩模可定义第一排列165的特征(如图5A、图5B以及图5C所示)。湿法或干法刻蚀工艺可被用以移除未被第一掩模150所保护的部分第一核心160。然后，移除第一掩模150。举例来说，光刻胶层的剩余部分可被移除或灰化，使得第一掩模150被移除并暴露出第一排列165。因此，第一核心160可被图案化以从其中形成第一排列165。
图5A、5B以及5C为第一掩模150已从第一排列165上被移除的空白芯片的俯视图与各种剖面。在例示性实施例中，距离a为30纳米至50纳米，距离b为50纳米至100纳米，距离c为大于50纳米，而距离d为大于150纳米。
回到图3，在步骤204中定义第一组间隙壁140。举例来说，可通过第一排列165来定义第一组间隙壁140。间隙壁材料像是氧化物、低温氧化物(LTO)、硅、氮化硅和/或类似材料，例如可以沉积在空白芯片上。间隙壁材料层例如可以是沉积在第二核心170被暴露的表面上以及第一排列165的侧壁以及被暴露的表面上。接着，可刻蚀间隙壁材料并移除水平表面上的间隙壁材料，使得第一组间隙壁140形成在第二核心170上以及第一排列165的图案化的第一核心160的侧壁上。图6A、图6B以及图6C绘示间隙壁材料已沉积在被暴露的第二核心170以及第一排列165上并刻蚀以提供间隙壁140之后的空白芯片的例示俯视图与剖面。接着，使用干式或湿式剥除法以移除第一排列165的剩余部分。图7A、图7B以及图7C绘示第一排列165被剥除之后第一组间隙壁140的俯视图与剖面。在例示性实施例中，间隙壁之一的宽度，如尺寸e所示可以是20纳米至40纳米，尺寸f所指的空间宽度可小于20纳米，而尺寸g可大于30纳米。
继续参照图3，在步骤206中，通过第一组间隙壁140在第二核心170中定义第二排列175。例如可以是进行干法或湿法刻蚀法以移除未被第一组间隙壁140所保护的部分第二核心170。接着，可移除第一组间隙壁140。举例来说，可利用硬掩模移除工艺来移除第一组间隙壁140。图8A、图8B以及图8C呈现移除第一组间隙壁140之后的第二排列175。在例示性实施例中，尺寸h可以是50纳米至100纳米。
需注意的是，第二排列175包括比第一组间隙壁140少的构件。具体来说，通过尺寸f(例如是小于20纳米)分隔的间隙壁140可被定义为第二排列的单一构件。图9A、图9B以及图9C提供3个不同工艺点所定义的第二排列175的剖面。在工艺的开始，如图9A所示，第一组间隙壁140中的两个间隙壁被小于20纳米的距离分隔。当刻蚀进行时，位于两个间隙壁之间的部分第二核心170完整保留且不被移除，如图9B所示。一般来说，使用SMP的方法不必受限于相邻间隙壁之间小于20纳米的情况。反之，SMP方法适用于相邻间隙壁的任意间距，使得刻蚀气体不会穿透相邻间隙壁之间的空间。因此，在刻蚀期间中位于两个间隙壁之间的第二核心170完整保留。SMP方法可参照图9A与图9B以及此两图的相关说明。图9C呈现包括两个双重排列构件的一部分第二排列175。双重排列构件为通过SMP所形成的排列构件，其中两个或更多个间隙壁定义一个排列构件。举例来说，双重排列构件可通过刻蚀第二核心170以在第二排列175形成。在一实施例中，每个双重排列构件被小于20纳米的距离所分隔的两个间隙壁140所定义。此外，双重排列构件可比单一间隙壁所定义的单一排列构件更宽。举例来说，在一实施例中，单一排列构件可具有20纳米至40纳米宽度(例如是尺寸e)，而双重排列构件可具有50纳米至100纳米宽度(例如是尺寸h)。
继续参照图3，在步骤208中，可修整第二排列175。举例来说，可进行刻蚀工艺或其他修整工艺以修整第二排列175至合适的临界尺寸(critical dimensions，CD)。具体来说，第二排列175可被修整以在相邻字线之间提供适当间距。图10A、图10B以及图10C绘示已修整的第二排列176的俯视图与剖面。在例示性实施例中，尺寸j可以是10纳米至20纳米，尺寸i可以是40纳米至80纳米。在例示性实施例中，尺寸g’可大于30纳米。
继续参照图2的步骤210，通过已修整的第二排列176来定义第二组间隙壁145。间隙壁材料像是氧化物、低温氧化物(LTO)、硅、氮化硅和/或类似材料，例如可以沉积在空白芯片上。间隙壁材料层例如可以是沉积在字线膜叠层180被暴露的表面上以及已修整的第二排列176的侧壁以及被暴露的表面上。接着，可刻蚀间隙壁材料并移除水平表面上的间隙壁材料，使得第二组间隙壁145形成在字线膜叠层180上以及第二排列175的图案化的第二核心170的侧壁上。图11A、图11B以及图11C绘示间隙壁材料已沉积在被暴露的字线膜叠层180以及已修整的第二排列176上并刻蚀以提供间隙壁145之后的空白芯片的例示俯视图与剖面。接着，可使用干式或湿式剥除法以移除已修整的第二排列176的剩余部分。图12A、图12B以及图12C绘示已修整的第二排列176被剥除之后第二组间隙壁145的俯视图与剖面。在例示性实施例中，间隙壁145之一的宽度，如尺寸e’所示可以是10纳米至20纳米。
在步骤212中，如图3所示，可使用第二掩模154。第二掩模可被配置以定义字线接垫10、虚拟区块40、SSL/GSL 50和/或字线主要区域100的其他特征。举例来说，光刻胶材料层可形成在被暴露的字线膜叠层180和/或第二组间隙壁145上，并预烘烤以除去多余的光刻胶溶剂。接着，将光刻胶层暴露在光图案上，以移除光刻胶层经暴露的区域，藉此形成第二掩模154。第二掩模154例如可以是配置在字线膜叠层180和/或第二组间隙壁145上，如图13A、图13B以及图13B所示。在一实施例中，尺寸k可大于20纳米，尺寸1可大于20纳米，而尺寸m可大于10纳米。
继续参照图3，在步骤214中，刻蚀字线膜叠层180以定义多条字线5、多个字线接垫10、多条虚拟线14、多个闭环20、一个或更多个虚拟区块40、一个或更多个SSL/GSL 50和/或类似构件。举例来说，湿式或干式刻蚀工艺可用以移除未被第二掩模154和/或第二组间隙壁145保护的部分字线膜叠层180。接着，移除第二掩模154。例如，光刻胶层的剩余部分可被移除或灰化，使得第二掩模154被移除。第二组间隙壁145也被移除。举例来说，可利用硬掩模移除工艺来移除第二组间隙壁145。图14A以及图14B呈现移除第二掩模154与第二组间隙壁145之后的字线主要区域100的俯视图与各种剖面。如图14A与图14B所示，多条字线5、多个字线接垫10、多条虚拟线14以及多个闭环20构成为配置在基底190上的字线膜叠层180的同一层。
回到图3，在步骤216中，第三掩模158被用以切断虚拟线14以形成虚拟尾部15。举例来说，第三掩模158用于多条字线5、多个字线接垫10、多个闭环20、SSL/GSL 50、至少一部分的虚拟区块40、一部分的虚拟线14和/或类似构件上。第三掩模158可被配置以切断每条虚拟线14以形成两个不同的虚拟尾部15，所述两个虚拟尾部15彼此不直接电性连接。举例来说，光刻胶材料层可形成在字线膜叠层180所定义的构件与被暴露的基底190上，并预烘烤以除去多余的光刻胶溶剂。接着，将光刻胶层暴露在光图案上，以移除光刻胶层经暴露的区域，藉此形成第三掩模158。第三掩模158例如可以是沉积在字线膜叠层180所定义的构件和/或被暴露的基底190上，如图15所示。之后，进行刻蚀以切断每条虚拟线14以形成彼此不直接电性连接的两个虚拟尾部15。举例来说，湿式或干式刻蚀工艺可用以移除未被第三掩模158保护的部分字线膜叠层180。接着，移除第三掩模158。例如，光刻胶层的剩余部分可被剥除或灰化，使得第三掩模158被移除。图16提供第三掩模158被移除之后的字线主要区域100的俯视图。
图17A、图17B、图17C以及图17D呈现在4个不同时间点上应用第三掩模158进行所述刻蚀以切断虚拟线14以形成虚拟尾部并移除第三掩模158的剖面图。图17A、图17B、图17C以及图17D的剖面图对应于图15与图16的线X2。图17A呈现在应用第三掩模158之前的线X2的剖面图。图17B呈现在应用第三掩模158之后的线X2的剖面图。图17C呈现在进行所述刻蚀并切断虚拟线14之后的线X2的剖面图。图17D呈现在移除第三掩模158之后的线X2的剖面图。
在各种实施例中，化学机械研磨(CMP)步骤在SMP自对准多重图案化工艺中在多个阶段点中被完成。举例来说，在移除第二掩模154与第二组间隙壁145之后，使用第三掩模158之前，可***CMP步骤。在另一示例中，在移除第三掩模158之后，CMP步骤可被完成。需理解各种其他工艺可在此工艺中、之前或是之后所述步骤更进一步地定义字线主要区域100的构件，和/或电性连接和/或机械连接字线主要区域100的构件至非易失性存储元件的其他构件。
需注意的是，通过SMP SAQP工艺以制造字线主要区域100的工艺不需要掩模以放大所述字线布线空间，使得字线接垫10(例如是字线头部(PLH)掩模)的放置具有足够的空间。应更进一步地注意虚拟尾部15与闭环20为SMP SAQP工艺中自然产生的残留物。在SMPSAQP工艺中一个或更多个自合并轮廓可被用以形成字线主要区域100的形状。如上述，此方法的教示可用于各种非易失性记忆工艺的应用，其中自对准多重图案化方法可用以定义排列(例如是字线排列)、周边(例如是字线接垫)以及排列与周边之间的连接。
本领域技术人员将了解，本发明许多修改以及其他实施例具有上述描述与相关附图中所呈现的教示优点。因此，应了解，本发明并不限于所公开的特定实施例，而且修改以及其他实施例包含在所权利要求保护范围之内。尽管本文中所采用特定术语，但其仅以一般性及描述性含义使用，而非用于限制本发明。

Claims (15)

1.一种半导体元件，包括：
多条导线；
多个导电接垫；
多个虚拟尾部；以及
多个闭环，其中所述闭环包括第一闭环以及与第一闭环相邻的第二闭环；
其中各所述导电接垫与所述导线中之一、所述虚拟尾部中之一以及所述闭环中之一连接，且所述第一闭环与第二闭环位于对应的导电接垫之间。
2.如权利要求1所述的半导体元件，其中所述导线包括第一导线与第二导线，其中所述第一导线与所述第二导线的第一部分平行，且其中所述第一导线与所述第二导线第二部分不平行。
3.如权利要求1所述的半导体元件，其中所述导线、所述导电接垫、所述虚拟尾部以及所述闭环构成为配置在基底上的膜叠层的同一层。
4.如权利要求3所述的半导体元件，其中所述膜叠层包括硬掩模、控制栅极层、浮置栅极层、位于所述控制栅极层与所述浮置栅极层之间的内介电层与隧穿介电层中的至少一个。
5.如权利要求1所述的半导体元件，其中所述半导体元件为非易失性存储元件，所述导线为多条字线，所述导电接垫为多个字线接垫。
6.一种半导体元件的制造方法，所述方法包括提供空白芯片的步骤，所述空白芯片包括：
基底、
膜叠层、
第二核心，以及
第一核心，其中所述第二核心位于所述第一核心与所述膜叠层之间且所述膜叠层位于所述第二核心与所述基底之间；
图案化所述第一核心以形成第一排列；
在所述第二核心上与所述第一排列的图案化的第一核心的侧壁上形成第一组间隙壁；以及
通过所述第一组间隙壁刻蚀所述第二核心以形成第二排列，其中通过刻蚀所述第二核心所形成的一部分所述第二排列在所述第二排列中形成双重排列构件，该双重排列构件是指用两相邻的间隙壁共同作为掩模而在第二核心中刻蚀出的结构。
7.如权利要求6所述的半导体元件的制造方法，其中所述第一组间隙壁包括第一间隙壁与相邻的第二间隙壁，而所述双重排列构件通过所述第一间隙壁与所述第二间隙壁刻蚀所述第二核心所形成。
8.如权利要求7所述的半导体元件的制造方法，其中所述第一间隙壁与所述第二间隙壁间隔小于20纳米。
9.如权利要求6所述的半导体元件的制造方法，还包括步骤：
在所述膜叠层上与所述第二排列的图案化的第二核心的侧壁上形成第二组间隙壁；
在所述膜叠层上形成第二掩模，所述第二掩模定义至少一导电接垫；以及
通过所述第二组间隙壁与所述第二掩模，在所述膜叠层中形成第三排列，所述第三排列包括多个导电接垫与多条导线，其中所述导电接垫包括第一导电接垫与第二导电接垫，所述第一导电接垫与所述第二导电接垫通过虚拟线直接电性接触。
10.如权利要求9所述的半导体元件的制造方法，还包括步骤：在所述膜叠层上形成第三掩模，所述第三掩模配置为切断所述虚拟线以形成两个虚拟尾部。
11.如权利要求9所述的半导体元件的制造方法，其中所述导线包括与所述第一导电接垫直接电性连接的第一导线以及与所述第二导电接垫直接电性连接的第二导线，其中所述第一导线与所述第二导线为相邻导线。
12.一种半导体元件的制造方法，所述方法包括提供空白芯片的步骤，所述空白芯片包括：
基底、
膜叠层、
第二核心，以及
第一核心，其中所述第二核心位于所述第一核心与所述膜叠层之间且所述膜叠层位在所述第二核心与所述基底之间；
图案化所述第一核心以形成一第一排列；
在所述第二核心上与所述第一排列的图案化的第一核心的侧壁上形成第一组间隙壁；
通过所述第一组间隙壁刻蚀所述第二核心以形成一第二排列；
在所述膜叠层上与所述第二排列的图案化的第二核心的侧壁上形成第二组间隙壁；
在所述膜叠层上形成第二掩模，所述第二掩模定义至少一导电接垫；
通过所述第二组间隙壁与所述第二掩模，刻蚀所述膜叠层以形成一第三排列，所述第三排列包括多条导线、多个导电接垫、多条虚拟线以及多个闭环；以及
在所述膜叠层上形成第三掩模，所述第三掩模配置为切断各所述虚拟线以形成两个虚拟尾部。
13.如权利要求12所述的半导体元件的制造方法，其中所述第二排列包括至少一双重排列构件，该双重排列构件是指用两相邻的间隙壁共同作为掩模而在第二核心中刻蚀出的结构。
14.如权利要求13所述的半导体元件的制造方法，其中所述导线包括第一导线与第二导线，且所述导电接垫包括第一导电接垫与第二导电接垫，
其中所述第一导线与所述第一导电接垫直接电性连接，且所述第二导线与所述第二导电接垫直接电性连接，
其中所述第一导线与所述第二导线为相邻导线。
15.如权利要求13所述的半导体元件的制造方法，其中所述导电接垫中的每个导电接垫直接电性连接所述闭环中的一个闭环与一个虚拟尾部。
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