CN107274922A - 非易失性存储器设备、包括其的存储器***及其操作方法 - Google Patents

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Abstract

一种非易失性存储器设备包括第一存储器结构。第一存储器结构包括可经由第一信道连接到外部存储器控制器的第一至第N存储器裸片。M是等于或大于2的自然数。第一至第N存储器裸片的至少一者被配置为用作在数据写入操作被对于第一至第N存储器裸片之一执行的同时执行裸片上端接(ODT)操作的第一代表性裸片。

Description

非易失性存储器设备、包括其的存储器***及其操作方法
相关申请的交叉引用
本申请要求2016年3月31日在韩国知识产权局(KIPO)递交的韩国专利申请10-2016-0039139号的优先权，这里通过引用将该韩国专利申请的全部内容合并于此。
技术领域
示例实施例一般地涉及半导体存储器设备，更具体而言涉及非易失性存储器设备、包括非易失性存储器设备的存储器***和操作非易失性存储器设备的方法。
背景技术
半导体存储器设备可包括用于向外部发送和/或从外部接收信号的输入/输出(input/output，I/O)缓冲器。因为反射由于阻抗失配而发生并且引起被发送/接收的信号中的噪声，半导体存储器设备可包括裸片上端接(on-die termination，ODT)电路，该电路提供具有用于阻抗匹配的端接电阻组件的信号传输线。ODT操作可利用端接电阻器减少(和/或防止)信号被反射以便改善信号完整性。研究者正在就高效控制ODT操作的技术开展各种研究项目。
发明内容
本公开的至少一个示例实施例提供了一种能够高效地执行ODT操作的非易失性存储器设备。
本公开的至少一个示例实施例提供了一种包括该非易失性存储器设备的存储器***和一种操作该非易失性存储器设备的方法。
根据示例实施例，一种非易失性存储器设备包括第一存储器结构。第一存储器结构包括被配置为经由第一信道连接到外部存储器控制器的第一至第N存储器裸片，其中N是等于或大于2的自然数。第一至第N存储器裸片的至少一者被配置为用作在数据写入操作被对于第一至第N存储器裸片之一执行的同时执行裸片上端接(ODT)操作的第一代表性裸片。
根据示例实施例，一种存储器***包括存储器控制器和被配置为受存储器控制器控制的第一非易失性存储器设备。第一非易失性存储器设备包括第一存储器结构。第一存储器结构包括经由第一信道连接到存储器控制器的第一至第N存储器裸片，其中N是等于或大于2的自然数。第一存储器结构中的第一至第N存储器裸片的至少一者被配置为用作在第一数据写入操作被对于第一存储器结构中的第一至第N存储器裸片之一执行的同时执行裸片上端接(ODT)操作的第一代表性裸片。
根据示例实施例，提供了一种操作非易失性存储器设备的方法。该非易失性存储器设备包括第一存储器结构，该第一存储器结构包括被配置为经由第一信道连接到外部存储器控制器的第一至第N存储器裸片，其中N是等于或大于2的自然数。该方法包括对于第一至第N存储器裸片之一执行数据写入操作或数据读取操作，并且在数据写入操作或数据读取操作被执行的同时执行裸片上端接(ODT)操作。执行ODT操作包括使用第一至第N存储器裸片的至少一者作为第一代表性裸片来在数据写入操作或数据读取操作被执行的同时执行ODT操作。
根据示例实施例，一种存储器***包括存储器控制器和包括第一存储器结构的第一非易失性存储器设备。第一存储器结构包括经由第一信道连接到存储器控制器的第一至第N存储器裸片，其中N是等于或大于2的自然数。第一存储器结构中的第一至第N存储器裸片的一者被配置为用作在第一数据操作被对于第一至第N存储器裸片中的另一者执行的同时执行裸片上端接(ODT)操作的第一代表性裸片。第一数据操作包括第一数据写入操作和第一数据读取操作之一。
在根据一些示例实施例的非易失性存储器设备中，代表性裸片可基于与数据写入操作或数据读取操作直接关联的命令执行ODT操作。从而，额外的ODT控制信号和/或用于使能或禁用ODT模式的额外命令可不必要，非易失性存储器设备可高效地执行ODT操作，而不增加访问非易失性存储器设备所需要的时间，因此非易失性存储器设备可具有相对增强或改善的性能。在根据其他示例实施例的非易失性存储器设备中，代表性裸片可基于ODT控制信号和与数据写入操作或数据读取操作直接关联的命令执行ODT操作。从而，用于使能或禁用ODT模式的额外命令可不必要，并且用于接收ODT控制信号的布线或信号线可具有相对简单的结构，因为ODT控制信号被多个存储器裸片共享。
附图说明
根据以下结合附图给出的详细描述，将更清楚地理解例示性的非限制性示例实施例。
图1是根据示例实施例图示出存储器***的框图。
图2是根据示例实施例图示出非易失性存储器设备的框图。
图3是根据示例实施例图示出非易失性存储器设备中包括的存储器裸片的框图。
图4A和4B是根据示例实施例图示出非易失性存储器设备中包括的存储单元阵列的示例的图。
图5A、5B和5C是根据示例实施例图示出非易失性存储器设备中包括的ODT电路的示例的电路图。
图6A和6B是用于描述图2的非易失性存储器设备的操作的时序图。
图7是根据示例实施例图示出非易失性存储器设备的框图。
图8A和8B是用于描述图7的非易失性存储器设备的操作的时序图。
图9和图10是根据示例实施例的非易失性存储器设备的截面图。
图11是根据示例实施例图示出非易失性存储器设备的框图。
图12A和12B是用于描述图11的非易失性存储器设备的操作的时序图。
图13是根据示例实施例图示出非易失性存储器设备的框图。
图14A和14B是用于描述图13的非易失性存储器设备的操作的时序图。
图15是根据示例实施例图示出非易失性存储器设备的框图。
图16A和16B是用于描述图15的非易失性存储器设备的操作的时序图。
图17是根据示例实施例图示出非易失性存储器设备的框图。
图18A和18B是用于描述图17的非易失性存储器设备的操作的时序图。
图19A、19B、20A和20B是根据示例实施例的非易失性存储器设备的截面图。
图21是根据示例实施例图示出非易失性存储器设备的框图。
图22A和22B是用于描述图21的非易失性存储器设备的操作的时序图。
图23是根据示例实施例图示出非易失性存储器设备的框图。
图24A和24B是用于描述图23的非易失性存储器设备的操作的时序图。
图25是根据示例实施例图示出非易失性存储器设备的框图。
图26和图27是根据示例实施例图示出存储器***的框图。
图28是根据示例实施例图示出操作非易失性存储器设备的方法的流程图。
图29和图30是图示出执行图28中的ODT操作的示例的流程图。
具体实施方式
将参考其中示出示例实施例的附图来更充分描述各种示例实施例。然而，本公开可以以许多不同的形式实现，而不应当被解释为限于本文记载的实施例。在本申请的全文中，相似的参考标号指代相似的元件。
图1是根据示例实施例图示出存储器***的框图。
参考图1，存储器***10包括存储器控制器20和非易失性存储器设备100。存储器***10还可包括将存储器控制器20与非易失性存储器设备100电连接的多条信号线30。
非易失性存储器设备100被存储器控制器20控制。例如，基于来自主机(未图示)的请求，存储器控制器20可将数据存储(例如，写入或编程)到非易失性存储器设备100中，或者可从非易失性存储器设备100取回(例如，读取或感测)数据。
多条信号线30可包括控制信号线和数据输入/输出(I/O)线。存储器控制器20可经由控制信号线向非易失性存储器设备100发送控制信号CONT，并且可经由数据I/O线与非易失性存储器设备100交换数据DQ。例如，控制信号CONT可包括芯片使能信号(/CE)、写入使能信号(/WE)、读取使能信号(/RE)、命令锁存使能信号(CLE)、地址锁存使能信号(ALE)等等。
虽然在图1中没有图示，但多条信号线30还可包括用于传输数据选通信号(DQS)信号的DQS线。
在一些示例实施例中，信号线30的至少一部分或全部可被称为信道。本文使用的术语“信道”可表示包括数据I/O线、用于传输命令信号的命令线和用于传输地址信号的地址线在内的信号线。
图2是根据示例实施例图示出非易失性存储器设备的框图。
参考图2，根据示例实施例的非易失性存储器设备包括第一存储器结构200a，该第一存储器结构200a包括第一至第N存储器裸片210a,210b,...,210n，其中N是等于或大于2的自然数。第一至第N存储器裸片210a,210b,...,210n也用参考字符MD1,MD2,...MDN来指示。
第一至第N存储器裸片210a～210n经由第一信道CH1连接到存储器控制器21a。换言之，经由(或通过)单个共同信道CH1，第一至第N存储器裸片210a～210n可从存储器控制器21a接收命令信号和地址信号并且可与存储器控制器21a交换数据。存储器控制器21a可位于(或被布置在)非易失性存储器设备的外部。换言之，存储器控制器21a可以是外部存储器控制器。
第一至第N存储器裸片210a～210n的每一者可包括第一至第N存储单元阵列220a,220b,...,220n中的相应一者和第一至第N裸片上端接(ODT)电路280a,280b,...,280n中的相应一者。例如，第一存储器裸片210a可包括第一存储单元阵列220a和第一ODT电路280a。
第一至第N存储器裸片210a～210n的至少一者被配置为用作(和/或被预定为)第一代表性裸片。在对第一至第N存储器裸片210a～210n之一执行数据写入操作或数据读取操作的同时，第一代表性裸片执行ODT操作。
第一代表性裸片可在非易失性存储器设备开始执行数据写入操作或数据读取操作之前确定。换言之，在接收到数据写入命令或数据读取命令之前，可能已经确定了第一代表性裸片。例如，在非易失性存储器设备和/或包括非易失性存储器设备的***(例如，存储器***或电子***)被加电时，或者在数据写入操作或数据读取操作之前由用户设置，或者在非易失性存储器设备的制造过程中，第一代表性裸片可被配置为被使用(和/或被预定)。
在一些示例实施例中，可基于硬件配置来设置第一代表性裸片。例如，存储器控制器21a或外部主机(未图示)可包括熔丝盒，该熔丝盒包括多条熔丝(例如，电熔丝或反熔丝)。可基于在熔丝盒中的熔丝中的至少一者被编程之后由熔丝盒生成的控制信号来设置第一代表性裸片。在其他示例实施例中，可基于软件配置来设置第一代表性裸片。例如，存储器控制器21a或外部主机可生成设置信号(或设置代码)，例如UIB信号、设置特征(SetFeature)信号，等等。可基于设置信号的值来设置第一代表性裸片。在另一些其他示例实施例中，可基于硬件配置和软件配置两者来设置第一代表性裸片。
在一些示例实施例中，可改变第一代表性裸片。例如，可基于硬件配置和软件配置的至少一者来改变、更改或修改第一代表性裸片。
在一些示例实施例中，第一至第N存储器裸片210a～210n可共同从存储器控制器21a接收第一芯片使能信号/CEN。换言之，在图2的示例中，单个芯片使能信号/CEN可被第一存储器结构200a中包括的存储器裸片210a～210n共享。第一存储器结构200a可以是单存储器结构。
图3是根据示例实施例图示出非易失性存储器设备中包括的存储器裸片的框图。
参考图3，存储器裸片210可包括存储单元阵列220、行解码器230、页缓冲器240、I/O电路250、控制电路260、电压生成器270、ODT电路280和I/O焊盘(pad)290。存储器裸片210中包括的这些元件可被集成在半导体基底上。存储器裸片210可具有与单个非易失性存储器基本相同的配置。
存储单元阵列220可包括多个存储单元。多个存储单元的每一者可连接到多条字线的相应一者和多条位线的相应一者。例如，多个存储单元可以是非易失性存储单元，并且可被布置在二维(2-D)阵列结构或三维(3-D)垂直阵列结构中。3-D垂直阵列结构可包括这样的垂直NAND串：这些垂直NAND串是垂直朝向的，以使得至少一个存储单元位于另一存储单元上方。该至少一个存储单元可包括电荷捕获层。在此通过引用将以下专利文献全部并入，这些专利文献描述了包括3-D垂直阵列结构的存储单元的配置，其中三维存储器阵列被配置为多个层次，在层次之间共享字线和/或位线，这些专利文献为：美国专利7,679,133号；8,553,466号；8,654,587号；8,559,235号和美国专利公布2011/0233648号。
行解码器230可连接到多条字线，并且可响应于行地址而选择多条字线中的至少一者。
页缓冲器240可连接到多条位线，并且可存储要被编程到存储单元阵列220中的写入数据或者从存储单元阵列220感测出的读取数据。换言之，页缓冲器240可根据存储器裸片210的操作模式而作为写入驱动器或读出放大器操作。
I/O电路250可将经由I/O焊盘290从存储器裸片210的外部(或者从外部存储器控制器)接收的写入数据，经由页缓冲器240提供到存储单元阵列220。I/O电路250可将经由页缓冲器240从存储单元阵列220输出的读取数据，经由I/O焊盘290提供到存储器裸片210的外部。I/O电路250可将经由I/O焊盘290从存储器裸片210的外部接收的命令信号、地址信号、控制信号等等提供到控制电路260。
控制电路260可控制行解码器230、页缓冲器240、I/O电路250和电压生成器270来对存储单元阵列220执行数据写入操作、数据读取操作和/或数据擦除操作。电压生成器270可基于电源电压生成操作电压。
ODT电路280可连接到I/O电路250和I/O焊盘290。当ODT电路280被使能时，可以执行ODT操作用于阻抗匹配，基于阻抗匹配可减小存储器裸片210和外部存储器控制器之间的接口处的信号反射，从而可改善信号完整性。
虽然图3图示了单个ODT电路280和单个I/O焊盘290，但存储器裸片210可包括多个ODT电路和多个I/O焊盘。
图4A和4B是根据示例实施例图示出非易失性存储器设备中包括的存储单元阵列的示例的图。
参考图4A，存储单元阵列221可包括串选择晶体管SST、存储单元MC和地选择晶体管GST。串选择晶体管SST可连接到位线BL(1),...,BL(m)和串选择线SSL。地选择晶体管GST可连接到共源线CSL和地选择线GSL。存储单元MC可布置在串选择晶体管SST和地选择晶体管GST之间，并且可连接到字线WL(1),WL(2),WL(3),...,WL(n-1),WL(n)。
存储单元阵列221可被包括在NAND闪存设备中。存储单元阵列221可以以页222为单位执行数据读取和写入操作并且以块223为单位执行数据擦除操作。
参考图4B，存储单元阵列225可包括在第一方向D1延伸并且沿着第二和第三方向D2和D3布置的多个串226。每个串可包括串选择晶体管SSTV、存储单元MC和地选择晶体管GSTV。地选择晶体管GSTV可连接到地选择线GSL11,GSL12,...,GSLi1,GSLi2和共源线CSL。串选择晶体管SSTV可连接到串选择线SSL11,SSL12,...,SSLi1,SSLi2和位线BL(1),...,BL(m)。存储单元MC可布置在地选择晶体管GSTV和串选择晶体管SSTV之间，并且可连接到字线WL(1),WL(2),...,WL(n-1),WL(n)。
存储单元阵列225可被包括在垂直NAND闪存设备中。存储单元阵列225可以以页为单位执行数据读取和写入操作并且以块为单位执行数据擦除操作。
虽然基于NAND闪存设备来描述示例实施例，但根据示例实施例的非易失性存储器设备可以是任何非易失性存储器设备。
图5A、5B和5C是根据示例实施例图示出非易失性存储器设备中包括的ODT电路的示例的电路图。
参考图5A，ODT电路281可包括第一开关SW1、第一端接电阻器R1、第二开关SW2和第二端接电阻器R2。
第一开关SW1和第一端接电阻器R1可串联连接在第一电源电压VDDQ和节点N之间，并且可以是上拉单元的组件。第二开关SW2和第二端接电阻器R2可串联连接在第二电源电压VSSQ和节点N之间，并且可以是下拉单元的组件。节点N可连接到I/O焊盘290，并且可连接到输入缓冲器IB的输入端和输出缓冲器OB的输出端。输入缓冲器IB和输出缓冲器OB可被包括在图3的I/O电路250中。
第一和第二开关SW1和SW2可响应于控制信号OC被接通或关断。例如，第一和第二开关SW1和SW2的每一者可包括至少一个晶体管。第一和第二端接电阻器R1和R2可分别基于第一和第二开关SW1和SW2的操作的结果被选择性地连接到节点N。例如，当第一开关SW1被接通时，第一端接电阻器R1可电连接到节点N。
在一些示例实施例中，控制信号OC可包括数据写入命令(例如，图6A中的WC)或数据读取命令(例如，图6B中的RC1)。在其他示例实施例中，控制信号OC可包括ODT控制信号(例如，图11中的ODT1)。
参考图5B，ODT电路283可包括第三开关SW3和第三端接电阻器R3。图5B中的第三开关SW3和第三端接电阻器R3可分别与图5A中的第一开关SW1和第一端接电阻器R1基本相同。
参考图5C，ODT电路285可包括第四开关SW4和第四端接电阻器R4。图5C中的第四开关SW4和第四端接电阻器R4可分别与图5B中的第二开关SW2和第二端接电阻器R2基本相同。
在图5A、5B和5C的示例中，输入缓冲器IB可将通过I/O焊盘290接收的输入信号与参考电压相比较，并且可将比较的结果提供给内部电路(例如，图3中的页缓冲器240)。假定第二电源电压VSSQ是地电压(例如，VSSQ＝0V)，则在图5A的示例中，参考电压可具有大约VDDQ/2的电压，在图5B的示例中可具有VDDQ与VDDQ/2之间的电平，并且在图5C的示例中可具有VDDQ/2与VSSQ之间的电平。图5A的示例可被称为中心抽头端接(center-tappedtermination，CTT)配置，并且图5B和5C的示例可被称为伪开漏极(pseudo-open drain，POD)配置。
图6A和6B是用于描述图2的非易失性存储器设备的操作的时序图。图6A图示了数据写入操作的示例，并且图6B图示了数据读取操作的示例。在图6A和6B中，第N存储器裸片210n可以是目标裸片，从而对第N存储器裸片210n执行数据写入操作或数据读取操作，并且第一存储器裸片210a可以是第一代表性裸片。
参考图2和图6A，为了执行数据写入操作和ODT操作，第一芯片使能信号/CEN被激活(例如，从高电平转变到低电平)，命令锁存使能信号CLE被激活(例如，从低电平转变到高电平)，然后经由第一信道CH1从存储器控制器21a接收数据写入命令WC。例如，数据写入命令WC可具有“80h”的值。第一存储器裸片210a基于激活的芯片使能信号/CEN_AT_MD1和数据写入命令WC进入用于执行ODT操作的ODT模式(例如，图6A中的①)。例如，第一存储器裸片210a可执行ODT操作或者为ODT操作建立设置。当对数据写入命令WC的接收完成时，命令锁存使能信号CLE被解除激活(例如，从高电平转变到低电平)。
在命令锁存使能信号CLE被解除激活之后，地址锁存使能信号ALE被激活(例如，从低电平转变到高电平)，然后经由第一信道CH1从存储器控制器21a接收写入地址WA1、WA2、WA3、WA4和WA5。第N存储器裸片210n基于激活的芯片使能信号/CEN_AT_MDN、数据写入命令WC和写入地址WA1～WA5准备执行数据写入操作。当对写入地址WA1～WA5的接收完成时，地址锁存使能信号ALE被解除激活(例如，从高电平转变到低电平)，并且第一芯片使能信号/CEN被解除激活(例如，从低电平转变到高电平)。
在地址锁存使能信号ALE被解除激活之后，第一芯片使能信号/CEN再次被激活，然后经由第一信道CH1从存储器控制器21a接收写入数据WD。写入数据WD基于激活的芯片使能信号/CEN_AT_MDN和写入地址WA1～WA5被存储到第N存储器裸片210n中(例如，图6A中的②)。第一存储器裸片210a基于激活的芯片使能信号/CEN_AT_MD1执行ODT操作。例如，第一ODT电路280a中包括的端接电阻器(例如，图5A中的R1和R2、图5B中的R3、或者图5C中的R4)可电连接到第一存储器裸片210a的I/O焊盘。当对写入数据WD的存储完成时，第一芯片使能信号/CEN被解除激活。
此后，第一芯片使能信号/CEN再次被激活，命令锁存使能信号CLE再次被激活，然后经由第一信道CH1从存储器控制器21a接收数据写入完成命令WCC。例如，数据写入完成命令WCC可具有“10h”的值。第一存储器裸片210a基于激活的芯片使能信号/CEN_AT_MD1和数据写入完成命令WCC退出ODT模式(例如，图6A中的③)。当对数据写入完成命令WCC的接收完成时，命令锁存使能信号CLE和第一芯片使能信号/CEN被解除激活。
在一些示例实施例中，在接收数据写入完成命令WCC的同时，第一存储器裸片210a还可基于激活的芯片使能信号/CEN_AT_MD1执行ODT操作。
参考图2和图6B，为了执行数据读取操作和ODT操作，第一芯片使能信号/CEN被激活，然后经由第一信道CH1从存储器控制器21a顺序接收第一数据读取命令RC1、读取地址RA1、RA2、RA3、RA4和RA5以及第二数据读取命令RC2。例如，第一数据读取命令RC1可具有“00h”或“05h”的值，并且第二数据读取命令RC2可具有“30h”或“E0h”的值。第N存储器裸片210n基于激活的芯片使能信号/CEN_AT_MDN、数据读取命令RC1和RC2和读取地址RA1～RA5准备执行数据读取操作。第一存储器裸片210a基于激活的芯片使能信号/CEN_AT_MD1和第一数据读取命令RC1进入ODT模式来执行ODT操作(例如，图6B中的④)。当对第二数据读取命令RC2的接收完成时，第一芯片使能信号/CEN被解除激活。
此后，第一芯片使能信号/CEN再次被激活，然后基于激活的芯片使能信号/CEN_AT_MDN和读取地址RA1～RA5从第N存储器裸片210n输出读取数据RD(例如，图6B中的⑤)。读取数据RD经由第一信道CH1被提供给存储器控制器21a。第一存储器裸片210a基于激活的芯片使能信号/CEN_AT_MD1执行ODT操作。当对读取数据RD的输出完成时，第一芯片使能信号/CEN被解除激活。
此后，第一芯片使能信号/CEN再次被激活，然后经由第一信道CH1从存储器控制器21a接收重置命令RSC。例如，重置命令RSC可具有“9Bh”的值。第一存储器裸片210a基于激活的芯片使能信号/CEN_AT_MD1和重置命令RSC退出ODT模式(例如，图6B中的⑥)。当对重置命令RSC的接收完成时，第一芯片使能信号/CEN被解除激活。
在一些示例实施例中，在接收重置命令RSC的同时，第一存储器裸片210a还可基于激活的芯片使能信号/CEN_AT_MD1执行ODT操作。
虽然在图6B中没有图示，但命令锁存使能信号CLE可在接收命令信号(例如，RC1、RC2和RSC)的同时被激活，并且地址锁存使能信号ALE可在接收地址信号(例如，RA1～RA5)的同时被激活。
图7是根据示例实施例图示出非易失性存储器设备的框图。
图7的非易失性存储器设备可与图2的非易失性存储器设备基本相同，只不过图7中对于芯片使能信号的配置不同于图2中对于芯片使能信号/CEN的配置。
参考图7，第一至第N存储器裸片210a～210n的每一者可从存储器控制器21b接收第一至第N芯片使能信号/CE1,/CE2,...,/CEN的相应一者。例如，第一存储器裸片210a可从存储器控制器21b接收第一芯片使能信号/CE1。换言之，在图7的示例中，应用到存储器裸片210a～210n的芯片使能信号/CE1～/CEN可以是彼此分离或分开的，并且芯片使能信号/CE1～/CEN的数目可与存储器裸片210a～210n的数目基本相同。
图8A和8B是用于描述图7的非易失性存储器设备的操作的时序图。图8A图示了数据写入操作的示例，并且图8B图示了数据读取操作的示例。
图8A和8B的操作可分别与图6A和6B的操作基本相同，只不过在图8A和8B中应用到第一存储器裸片210a的芯片使能信号/CE1与应用到第N存储器裸片210n的芯片使能信号/CEN是分开的。例如，图8A中的信号/CEN的时序可与图6A中的信号/CEN_AT_MDN的时序基本相同。图8A中的信号/CE1的时序可与图6A中的信号/CEN_AT_MD1的时序基本相同，只不过在命令锁存使能信号CLE被解除激活之后(不是在地址锁存使能信号ALE被解除激活之后)图8A中的信号/CE1被解除激活。图8B中的信号/CE1和/CEN的时序可分别与图8A中的信号/CE1和/CEN的时序基本相同。
在图6A和8A的示例中，从接收到数据写入命令WC的时间点到接收到数据写入完成命令WCC的时间点，ODT模式可被使能。在图6B和8B的示例中，从接收到第一数据读取命令RC1的时间点到接收到重置命令RSC的时间点，ODT模式可被使能。
在参考图2和图7描述的非易失性存储器设备中，额外的ODT控制信号和/或用于使能或禁用ODT模式的额外命令可不必要。从而，非易失性存储器设备可高效地执行ODT操作，而不增加访问非易失性存储器设备所需要的时间，从而非易失性存储器设备可具有相对增强或改善的性能。
图9和图10是根据示例实施例的非易失性存储器设备的截面图。
参考图2、图7和图9，根据示例实施例的非易失性存储器设备可实现为多堆叠芯片封装50a。
多堆叠芯片封装50a可包括基板52和布置在基板52上的第一存储器结构200a。第一存储器结构200a可包括顺序堆叠在彼此之上的第一至第N存储器裸片210a～210n。
图9中的第一至第N存储器裸片210a～210n的每一者可包括多个I/O焊盘IOPAD。例如，多个I/O焊盘IOPAD可包括数据I/O焊盘、命令焊盘、地址焊盘等等。
在一些示例实施例中，第一至第N存储器裸片210a～210n可堆叠在基板52上，使得其上可布置多个I/O焊盘IOPAD的表面朝上。在一些示例实施例中，对于第一至第N存储器裸片210a～210n的每一者，多个I/O焊盘IOPAD可被布置在每个存储器裸片的一侧附近。这样，第一至第N存储器裸片210a～210n可被梯状地堆叠，即堆叠成阶梯状，使得每个存储器裸片的多个I/O焊盘IOPAD可被暴露(例如，多个I/O焊盘IOPAD可暴露于每个阶梯的边缘)。在这种堆叠状态中，第一至第N存储器裸片210a～210n可通过多个I/O焊盘IOPAD和多条焊线BW电连接到彼此和基板52。
在一些示例实施例中，图2和图7中的第一信道CH1可由多个I/O焊盘IOPAD和多条焊线BW形成。
堆叠的存储器裸片210a～210n和焊线BW可由密封件56固定，并且粘合件57可介于存储器裸片210a～210n之间。导电凸块54可布置在基板52的底表面上，用于电连接到外部设备。
参考图2、图7和图10，根据示例实施例的非易失性存储器设备可实现为多堆叠芯片封装50b。
多堆叠芯片封装50b可包括基板52和布置在基板52上的第一存储器结构200a。第一存储器结构200a可包括顺序堆叠在彼此之上的第一至第N存储器裸片210a～210n。
图10中的第一至第N存储器裸片210a～210n的每一者可包括穿过每个存储器裸片布置的多个硅通孔(through silicon vias，TSV)58。例如，单个TSV可穿过单个存储器裸片中包括的半导体基底的一部分或全部来布置。例如，多个TSV 58可包括数据I/O TSV、命令TSV、地址TSV，等等。
在一些示例实施例中，对于第一至第N存储器裸片210a～210n的每一者，多个TSV58可被布置在每个存储器裸片中的相同位置。这样，第一至第N存储器裸片210a～210n可堆叠成使得每个存储器裸片的多个TSV 58可完全重叠(例如，在存储器裸片210a～210n中多个TSV 58的布置可完美匹配)。在这种堆叠状态中，第一至第N存储器裸片210a～210n可通过多个TSV 58和导电材料59电连接到彼此和基板52。
在一些示例实施例中，图2和图7中的第一信道CH1可由多个TSV 58和导电材料59形成。
图10中的密封件56和导电凸块54可分别与图9中的密封件56和导电凸块54基本相同。
图11是根据示例实施例图示出非易失性存储器设备的框图。
图11的非易失性存储器设备可与图2的非易失性存储器设备基本相同，只不过图11的非易失性存储器设备还包括对于ODT控制信号的配置。
参考图11，根据示例实施例的非易失性存储器设备包括第一存储器结构200b，该第一存储器结构200b包括第一至第N存储器裸片210a',210b',...,210n'。第一至第N存储器裸片210a'～210n'可共同从存储器控制器21c接收第一芯片使能信号/CEN和第一ODT控制信号ODT1。换言之，在图11的示例中，单个芯片使能信号/CEN和单个ODT控制信号ODT1可被第一存储器结构200b中包括的存储器裸片210a'～210n'共享。第一存储器结构200b可以是单存储器结构。
图12A和12B是用于描述图11的非易失性存储器设备的操作的时序图。图12A图示了数据写入操作的示例，并且图12B图示了数据读取操作的示例。
图12A和12B的操作可分别与图6A和6B的操作基本相同，只不过在图12A和12B中还包括第一ODT控制信号ODT1。在图12A和12B的示例中，在第一ODT控制信号ODT1被激活期间，ODT模式可被使能。
在参考图11描述的非易失性存储器设备中，用于使能或禁用ODT模式的额外命令可不必要。此外，第一ODT控制信号ODT1可被多个存储器裸片共享，从而用于接收第一ODT控制信号ODT1的布线或信号线在图11的非易失性存储器设备可具有相对简单的结构。
虽然图11图示了存储器裸片210a'～210n'共同接收单个ODT控制信号ODT1的示例，但如参考图7所述，应用到存储器裸片210a'～210n'的芯片使能信号可以是彼此分离或分开的。
虽然图6A、6B、8A、8B、12A和12B图示了第N存储器裸片是目标裸片并且第一存储器裸片是第一代表性裸片的示例，但目标裸片可以是第K存储器裸片并且第一代表性裸片可以是第L存储器裸片，其中K和L的每一者是等于或大于1并且等于或小于N的自然数。其中第一代表性裸片与目标裸片实质上相同的ODT操作可被称为自端接操作，而其中第一代表性裸片与目标裸片不同的ODT操作可被称为他端接操作。
图13是根据示例实施例图示出非易失性存储器设备的框图。
图13的非易失性存储器设备可与图2的非易失性存储器设备基本相同，只不过图13的非易失性存储器设备还包括额外的存储器结构。
参考图13，根据示例实施例的非易失性存储器设备包括第一存储器结构200a和第二存储器结构300a。第一存储器结构200a包括第一至第N存储器裸片210a～210n，并且第二存储器结构300a包括第N+1至第2N存储器裸片310a,310b,...,310n。
第一至第N存储器裸片210a～210n和第N+1至第2N存储器裸片310a～310n经由第一信道CH1连接到存储器控制器22a。换言之，经由单个共同信道CH1，第一至第2N存储器裸片210a～210n和310a～310n可从存储器控制器22a接收命令信号和地址信号并且可与存储器控制器22a交换数据。
第一至第N存储器裸片210a～210n的每一者可包括第一至第N存储单元阵列220a～220n的相应一者和第一至第N ODT电路280a～280n的相应一者。类似地，第N+1至第2N存储器裸片310a～310n的每一者可包括第N+1至第2N存储单元阵列320a,320b,...,320n的相应一者和第一至第N ODT电路380a,380b,...,380n的相应一者。
第一至第N存储器裸片210a～210n的至少一者被配置为用作(和/或被预定为)第一代表性裸片。第N+1至第2N存储器裸片310a～310n的至少一者被配置为用作(和/或被预定为)第二代表性裸片。在对第一至第2N存储器裸片210a～210n和310a～310n之一执行数据写入操作或数据读取操作的同时，第一和第二代表性裸片执行ODT操作。
在一些示例实施例中，第一至第N存储器裸片210a～210n可共同从存储器控制器22a接收第一芯片使能信号/CEN。第N+1至第2N存储器裸片310a～310n可共同从存储器控制器22a接收第二芯片使能信号/CE2N。
图14A和14B是用于描述图13的非易失性存储器设备的操作的时序图。图14A图示了数据写入操作的示例，并且图14B图示了数据读取操作的示例。在图14A和14B中，第N存储器裸片210n可以是目标裸片，第一存储器裸片210a可以是第一代表性裸片，并且第N+1存储器裸片310a可以是第二代表性裸片。
图14A和14B的操作可分别与图6A和6B的操作基本相同，只不过在图14A和14B中还包括第二芯片使能信号/CE2N。例如，在图14A和14B中应用到第N+1存储器裸片310a的芯片使能信号/CE2N_AT_MD(N+1)的时序可与图8A和8B中的信号/CE1的时序基本相同。
图15是根据示例实施例图示出非易失性存储器设备的框图。
图15的非易失性存储器设备可与图13的非易失性存储器设备基本相同，只不过图15中对于芯片使能信号的配置不同于图13中对于芯片使能信号/CEN和/CE2N的配置。
参考图15，第一至第N存储器裸片210a～210n的每一者可从存储器控制器22b接收第一至第N芯片使能信号/CE1～/CEN的相应一者。第N+1至第2N存储器裸片310a～310n的每一者可从存储器控制器22b接收第一至第N芯片使能信号/CE1～/CEN的相应一者。第一和第N+1存储器裸片210a和310a可共同接收第一芯片使能信号/CE1，第二和第N+2存储器裸片210b和310b可共同接收第二芯片使能信号/CE2，并且第N和第2N存储器裸片210n和310n可共同接收第N芯片使能信号/CEN。换言之，在图15的示例中，单个芯片使能信号(例如，/CE1)可被布置或形成在存储器结构200a和300a中的相同位置或层中的存储器裸片(例如，210a和310a)共享。
图16A和16B是用于描述图15的非易失性存储器设备的操作的时序图。图16A图示了数据写入操作的示例，并且图16B图示了数据读取操作的示例。
图16A和16B的操作可分别与图14A和14B的操作基本相同，只不过在图16A和16B中应用到第一和第N+1存储器裸片210a和310a的芯片使能信号/CE1与应用到第N存储器裸片210n的芯片使能信号/CEN是分开的。例如，在图16A和16B中应用到第一存储器裸片210a的芯片使能信号/CE1_AT_MD1的时序和应用到第N+1存储器裸片310a的芯片使能信号/CE1_AT_MD(N+1)的时序可与图14A和14B中的信号/CE2N_AT_MD(N+1)的时序基本相同。
图17是根据示例实施例图示出非易失性存储器设备的框图。
图17的非易失性存储器设备可与图13的非易失性存储器设备基本相同，只不过图17中对于芯片使能信号的配置不同于图13中对于芯片使能信号/CEN和/CE2N的配置。
参考图17，第一至第N存储器裸片210a～210n的每一者可从存储器控制器22c接收第一至第N芯片使能信号/CE1～/CEN的相应一者。第N+1至第2N存储器裸片310a～310n的每一者可从存储器控制器22c接收第N+1至第2N芯片使能信号/CE(N+1),/CE(N+2),...,/CE2N的相应一者。换言之，在图17的示例中，应用到存储器裸片210a～210n和310a～310n的所有芯片使能信号/CE1～/CEN和/CE(N+1)～/CE2N可以是彼此分离或分开的。
图18A和18B是用于描述图17的非易失性存储器设备的操作的时序图。图18A图示了数据写入操作的示例，并且图18B图示了数据读取操作的示例。
图18A和18B的操作可分别与图14A和14B的操作基本相同，只不过在图18A和18B中应用到第一存储器裸片210a的芯片使能信号/CE1、应用到第N存储器裸片210n的芯片使能信号/CEN和应用到第N+1存储器裸片310a的芯片使能信号/CE(N+1)是彼此分开的。例如，图18A和18B中的信号/CEN的时序可与图14A和14B中的信号/CEN_AT_MDN的时序基本相同，并且图18A和18B中的信号/CE1和/CE(N+1)的时序可与图14A和14B中的信号/CE2N_AT_MD(N+1)的时序基本相同。
在参考图13、图15和图17描述的非易失性存储器设备中，额外的ODT控制信号和/或用于使能或禁用ODT模式的额外命令可不必要。从而，非易失性存储器设备可高效地执行ODT操作，而不增加访问非易失性存储器设备所需要的时间，从而非易失性存储器设备可具有相对增强或改善的性能。
图19A、19B、20A和20B是根据示例实施例的非易失性存储器设备的截面图。
参考图13、图15、图17和图19A，根据示例实施例的非易失性存储器设备可实现为多堆叠芯片封装60a。
多堆叠芯片封装60a可包括基板62，以及布置在基板62上的第一存储器结构200a和第二存储器结构300a。多堆叠芯片封装60a还可包括多个I/O焊盘IOPAD1和IOPAD2、多条焊线BW1和BW2、密封件66、粘合件67和导电凸块64。第一存储器结构200a和第二存储器结构300a的每一者可具有上文参考图9描述的结构(例如，梯状堆叠结构)。图13、图15和图17中的第一信道CH1可由多个I/O焊盘IOPAD1和IOPAD2和多条焊线BW1和BW2形成。
参考图13、图15、图17和图19B，根据示例实施例的非易失性存储器设备可实现为多堆叠芯片封装60b。
图19B的多堆叠芯片封装60a可与图19A的多堆叠芯片封装60a基本相同，只不过图19B中的第二存储器结构300a堆叠在图19B中的第一存储器结构200a上。
参考图13、图15、图17和图20A，根据示例实施例的非易失性存储器设备可实现为多堆叠芯片封装60c。
多堆叠芯片封装60c可包括基板62，和布置在基板62上的第一存储器结构200a和第二存储器结构300a。多堆叠芯片封装60c还可包括多个TSV68a和68b、导电材料69、密封件66和导电凸块64。第一存储器结构200a和第二存储器结构300a的每一者可具有上文参考图10描述的结构(例如，堆叠结构)。图13、图15和图17中的第一信道CH1可由多个TSV 68a和68b、导电材料69和基板62中将TSV 68a与TSV 68b电连接的布线W形成。
参考图13、图15、图17和图20B，根据示例实施例的非易失性存储器设备可实现为多堆叠芯片封装60d。
图20B的多堆叠芯片封装60d可与图20A的多堆叠芯片封装60c基本相同，只不过图20B中的第二存储器结构300a堆叠在图20B中的第一存储器结构200a上。
图21是根据示例实施例图示出非易失性存储器设备的框图。
图21的非易失性存储器设备可与图13的非易失性存储器设备基本相同，只不过图21的非易失性存储器设备还包括对于ODT控制信号的配置。
参考图21，根据示例实施例的非易失性存储器设备包括第一存储器结构200b和第二存储器结构300b。第一存储器结构200b包括第一至第N存储器裸片210a'～210n'，并且第二存储器结构300b包括第N+1至第2N存储器裸片310a',310b',...,310n'。第一至第N存储器裸片210a'～210n'可共同从存储器控制器22d接收第一芯片使能信号/CEN，并且第N+1至第2N存储器裸片310a'～310n'可共同从存储器控制器22d接收第二芯片使能信号/CE2N。此外，第一至第2N存储器裸片210a'～210n'和310a'～310n'可共同从存储器控制器22d接收第一ODT控制信号ODT1。换言之，在图21的示例中，单个ODT控制信号ODT1可被所有存储器裸片210a'～210n'和310a'～310n'共享。
图22A和22B是用于描述图21的非易失性存储器设备的操作的时序图。图22A图示了数据写入操作的示例，并且图22B图示了数据读取操作的示例。
图22A和22B的操作可分别与图14A和14B的操作基本相同，只不过在图22A和22B中还包括第一ODT控制信号ODT1。图22A和22B中的第一ODT控制信号ODT1的时序可与图12A和12B中的第一ODT控制信号ODT1的时序基本相同。
图23是根据示例实施例图示出非易失性存储器设备的框图。
图23的非易失性存储器设备可与图13的非易失性存储器设备基本相同，只不过图23的非易失性存储器设备还包括对于ODT控制信号的配置。
参考图23，根据示例实施例的非易失性存储器设备包括第一存储器结构200b和第二存储器结构300b。第一存储器结构200b包括第一至第N存储器裸片210a'～210n'，并且第二存储器结构300b包括第N+1至第2N存储器裸片310a'～310n'。第一至第N存储器裸片210a'～210n'可共同从存储器控制器22e接收第一芯片使能信号/CEN和第一ODT控制信号ODT1。第N+1至第2N存储器裸片310a'～310n'可共同从存储器控制器22e接收第二芯片使能信号/CE2N和第二ODT控制信号ODT2。换言之，在图23的示例中，单个芯片使能信号(例如，/CEN)和单个ODT控制信号(例如，ODT1)可被单个存储器结构(例如，存储器结构200b)中包括的存储器裸片(例如，210a'～210n')共享。此外，应用到存储器结构200b和300b的ODT控制信号ODT1和ODT2可彼此分离或分开，并且ODT控制信号ODT1和ODT2的数目可与存储器结构200b和300b的数目基本相同。
图24A和24B是用于描述图23的非易失性存储器设备的操作的时序图。图24A图示了数据写入操作的示例，并且图24B图示了数据读取操作的示例。
图24A和24B的操作可分别与图14A和14B的操作基本相同，只不过在图24A和24B中还包括第一和第二ODT控制信号ODT1和ODT2。图24A和24B中的第一和第二ODT控制信号ODT1和ODT2的时序的每一者可与图12A和12B中的第一ODT控制信号ODT1的时序基本相同。
在参考图22和图24描述的非易失性存储器设备中，用于使能或禁用ODT模式的额外命令可不必要。此外，ODT控制信号ODT1和ODT2的每一者可被多个存储器裸片共享，从而在图22和图24的非易失性存储器设备中，用于接收ODT控制信号ODT1和ODT2的布线或信号线可具有相对简单的结构。
虽然图22和图24图示了单存储器结构中包括的存储器裸片共同接收单个ODT芯片使能信号的示例，但如参考图15和图17所述，应用到单存储器结构中包括的存储器裸片的芯片使能信号可以是彼此分离或分开的。
虽然图14A、14B、16A、16B、18A、18B、22A、22B、24A和24B图示了第N存储器裸片是目标裸片、第一存储器裸片是第一代表性裸片并且第N+1存储器裸片是第二代表性裸片的示例，但目标裸片可以是第P存储器裸片，第一代表性裸片可以是第I存储器裸片，并且第二代表性裸片可以是第J存储器裸片，其中P是等于或大于1并且等于或小于2N的自然数，I是等于或大于1并且等于或小于N的自然数，并且J是等于或大于N+1并且等于或小于2N的自然数。此外，在一些示例实施例中，多于两个存储器裸片可被配置为用作(和/或被预定为)第一代表性裸片和/或第二代表性裸片。
图25是根据示例实施例图示出非易失性存储器设备的框图。
参考图25，根据示例实施例的非易失性存储器设备包括多个存储器结构200、300和400。存储器结构200包括多个存储器裸片MD1,MD2,...,MDN，存储器结构300包括多个存储器裸片MD(N+1),MD(N+2),...,MD2N，并且存储器结构400包括多个存储器裸片MDA,MDB,...,MDX。存储器裸片MD1～MDN、MD(N+1)～MD2N和MDA～MDX的每一者可接收芯片使能信号并且还可接收ODT控制信号。单个芯片使能信号和/或单个ODT控制信号可被多个存储器裸片共享，或者分开的芯片使能信号和/或分开的ODT控制信号可被提供给多个存储器裸片。存储器结构200、300和400的每一者可实现为多堆叠芯片封装，使得存储器裸片(例如，200中的MD1～MDN)顺序堆叠在彼此之上。
图26和图27是根据示例实施例图示出存储器***的框图。
参考图26，存储器***10a包括存储器控制器20a和多个非易失性存储器设备100a,100b,...,100m。存储器***10a还可包括将存储器控制器20a与非易失性存储器设备100a～100m电连接的多条信号线30a。
非易失性存储器设备100a～100m的每一者被存储器控制器20a控制。多条信号线30a可包括用于传输控制信号CONT1,CONT2,...,CONTm的控制信号线和用于交换数据DQ的数据I/O线。数据I/O线可形成单个信道。
非易失性存储器设备100a～100m的每一者可以是根据示例实施例的非易失性存储器设备。在一些示例实施例中，非易失性存储器设备100a～100m的每一者可基于图2、图7和图11的示例、图13、图15、图17、图21和图23的示例或者图25的示例来实现。在一些示例实施例中，非易失性存储器设备100a～100m的每一者可实现为多堆叠芯片封装。
参考图27，存储器***10b包括存储器控制器20b和多个非易失性存储器设备100a～100m。存储器***10b还可包括将存储器控制器20b与非易失性存储器设备100a～100m电连接的多条信号线30b。
非易失性存储器设备100a～100m的每一者被存储器控制器20b控制。多条信号线30b可包括用于传输控制信号CONT1～CONTm的控制信号线和用于交换数据DQ1,DQ2,...,DQm的数据I/O线。数据I/O线可形成多个信道。
在图26的示例中，非易失性存储器设备100a～100m可经由单个信道连接到存储器控制器20a。在图27的示例中，非易失性存储器设备100a～100m的每一者可经由单个信道连接到存储器控制器20b。非易失性存储器设备100a～100m的相应一者中包括的单存储器结构的每个代表性裸片可在数据写入操作或数据读取操作期间执行ODT操作。在根据示例实施例的存储器***中，额外的ODT控制信号和/或用于使能或禁用ODT模式的额外命令可不必要，或者即使额外的ODT控制信号是必要的，ODT控制信号可被多个存储器裸片共享。从而，非易失性存储器设备100a～100m和包括非易失性存储器设备100a～100m的存储器***10a和10b可具有相对增强或改善的性能。
图28是根据示例实施例图示出操作非易失性存储器设备的方法的流程图。
参考图2和图28，非易失性存储器设备包括第一存储器结构200a，该第一存储器结构200a包括第一至第N存储器裸片210a～210n。第一至第N存储器裸片210a～210n经由第一信道CH1连接到外部存储器控制器。在操作非易失性存储器设备的方法中，对第一至第N存储器裸片210a～210n之一执行数据写入操作或数据读取操作(操作S100)。在执行数据写入操作或数据读取操作的同时，ODT操作被第一代表性裸片执行(操作S200)。第一至第N存储器裸片210a～210n的至少一者被配置为用作(和/或被预定为)第一代表性裸片。
图29和图30是图示出执行图28中的ODT操作的示例的流程图。
参考图2、图6A、6B、图28和图29，在操作S200中，可经由第一信道CH1接收数据写入命令WC或数据读取命令RC1(操作S210)。第一代表性裸片(例如，第一存储器裸片210a)可基于数据写入命令WC或数据读取命令RC1(操作S220)进入ODT模式。在写入数据WD被存储到非易失性存储器设备中或读取数据RD从非易失性存储器设备输出的同时，第一代表性裸片可执行ODT操作。当写入数据WD的存储或读取数据RD的输出完成时，经由第一信道CH1接收数据写入完成命令WCC或重置命令RSC(操作S230)。第一代表性裸片可基于数据写入完成命令WCC或重置命令RSC退出ODT模式(操作S240)。
参考图2、图12A、12B、图28和图30，在操作S200中，可经由第一信道CH1接收数据写入命令WC或数据读取命令RC1(操作S215)。可接收第一ODT控制信号ODT1(操作S225)。当第一ODT控制信号ODT1被激活时，第一代表性裸片可进入ODT模式(操作S235)。在写入数据WD被存储到非易失性存储器设备中或读取数据RD从非易失性存储器设备输出的同时，第一代表性裸片可执行ODT操作。当写入数据WD的存储或读取数据RD的输出完成时，并且当第一ODT控制信号ODT1被解除激活时，第一代表性裸片可退出ODT模式(操作S245)。此后，可经由第一信道CH1接收数据写入完成命令WCC或重置命令RSC(操作S255)。
本公开可应用到包括非易失性存储器设备的各种设备和***。例如，本公开可应用到诸如以下***：移动电话、智能电话、个人数字助理(personal digital assistant，PDA)、便携式多媒体播放器(portable multimedia player，PMP)、数码相机、便携式摄像机、个人计算机(personal computer，PC)、服务器计算机、工作站、膝上型计算机、数字TV、机顶盒、便携式游戏机、导航***，等等。
以上是对示例实施例的说明，而不应被解释为对其的限定。虽然已描述了一些示例实施例，但本领域技术人员将容易明白，在不实质性地脱离发明构思的新颖教导和特征的情况下，可能对示例实施例进行许多修改。从而，所有这种修改都打算被包括在如权利要求限定的本公开的范围之内。因此，将要理解的是，以上是对各种示例实施例的说明，而不应当被解释为限于公开的具体示例实施例，并且对公开的示例实施例的修改以及其他示例实施例打算被包括在所附权利要求的范围内。

Claims (32)

1.一种非易失性存储器设备，包括：
第一存储器结构，其包括被配置为经由第一信道连接到外部存储器控制器的第一至第N存储器裸片，其中N是等于或大于2的自然数，
所述第一至第N存储器裸片的至少一者被配置为用作第一代表性裸片，在数据写入操作被对于所述第一至第N存储器裸片之一执行的同时，所述第一代表性裸片执行裸片上端接(ODT)操作。
2.如权利要求1所述的非易失性存储器设备，其中，所述第一代表性裸片被配置为，如果数据写入命令被经由所述第一信道从所述外部存储器控制器接收到，则进入ODT模式以执行所述ODT操作。
3.如权利要求2所述的非易失性存储器设备，其中
所述第一至第N存储器裸片被配置为共同从所述外部存储器控制器接收第一芯片使能信号，并且
所述第一存储器结构被配置为如果第一芯片使能信号被激活则执行所述数据写入操作和所述ODT操作。
4.如权利要求2所述的非易失性存储器设备，其中
所述第一至第N存储器裸片的每一者被配置为从所述外部存储器控制器接收第一至第N芯片使能信号的相应一者，
所述第一存储器结构被配置为，如果第K芯片使能信号被激活，则对第K存储器裸片执行所述数据写入操作，
K是等于或大于1并且等于或小于N的自然数，
所述第一存储器结构被配置为，如果第L芯片使能信号被激活，则执行所述ODT操作，
L是等于或大于1并且等于或小于N的自然数，
第L存储器裸片是所述第一至第N存储器裸片中被配置为用作所述第一代表性裸片的所述至少一者，并且
所述第L存储器裸片被配置为基于激活的第L芯片使能信号执行所述ODT操作。
5.如权利要求2所述的非易失性存储器设备，其中，所述第一代表性裸片被配置为，在所述数据写入操作被基于所述数据写入命令执行之后，在数据写入完成命令被经由所述第一信道从所述外部存储器控制器接收到时，退出所述ODT模式。
6.如权利要求1所述的非易失性存储器设备，其中
所述第一至第N存储器裸片被配置为共同从所述外部存储器控制器接收第一ODT控制信号，并且
所述第一代表性裸片被配置为，当数据写入命令被经由所述第一信道从所述外部存储器控制器接收到时，并且当所述第一ODT控制信号被激活时，进入ODT模式并且执行所述ODT操作。
7.如权利要求1所述的非易失性存储器设备，其中，所述第一至第N存储器裸片顺序堆叠在彼此之上。
8.如权利要求7所述的非易失性存储器设备，其中
所述第一至第N存储器裸片的每一者包括布置在每个存储器裸片的一侧附近的输入/输出(I/O)焊盘，
所述第一至第N存储器裸片堆叠成阶梯状，使得每个存储器芯片的I/O焊盘被暴露，并且
所述第一至第N存储器裸片经由所述I/O焊盘电连接到彼此。
9.如权利要求7所述的非易失性存储器设备，其中
所述第一至第N存储器裸片的每一者包括硅通孔(TSV)，并且
所述第一至第N存储器裸片经由所述TSV电连接到彼此。
10.如权利要求1所述的非易失性存储器设备，其中，所述第一代表性裸片被配置为，在数据读取操作被对于所述第一至第N存储器裸片之一执行的同时，执行所述ODT操作。
11.如权利要求1所述的非易失性存储器设备，还包括：
第二存储器结构，其包括经由所述第一信道连接到所述外部存储器控制器的第N+1至第2N存储器裸片，其中
所述第N+1至第2N存储器裸片的至少一者被配置为用作第二代表性裸片，所述第二代表性裸片在所述数据写入操作被执行的同时执行ODT操作。
12.如权利要求11所述的非易失性存储器设备，其中，所述第一代表性裸片和所述第二代表性裸片被配置为，如果数据写入命令被经由所述第一信道从所述外部控制器接收到，则进入ODT模式以执行所述ODT操作。
13.如权利要求12所述的非易失性存储器设备，其中
所述第一至第N存储器裸片被配置为共同从所述外部存储器控制器接收第一芯片使能信号，
所述第N+1至第2N存储器裸片被配置为共同从所述外部存储器控制器接收第二芯片使能信号，
当所述第一芯片使能信号和所述第二芯片使能信号被激活时，所述第一至第N存储器裸片之一和所述第N+1至第2N存储器裸片之一中的目标裸片被配置为执行所述数据写入操作，并且所述第一代表性裸片和所述第二代表性裸片被配置为执行所述ODT操作。
14.如权利要求12所述的非易失性存储器设备，其中
所述第一至第N存储器裸片的每一者被配置为从所述外部存储器控制器接收第一至第N芯片使能信号的相应一者，
所述第N+1至第2N存储器裸片的每一者被配置为从所述外部存储器控制器接收所述第一至第N芯片使能信号的相应一者，
所述第一存储器结构被配置为，如果第K芯片使能信号被激活，则对第K存储器裸片执行所述数据写入操作，
K是等于或大于1并且等于或小于N的自然数，
所述第一存储器结构和所述第二存储器结构被配置为，如果第I芯片使能信号和第(J-N)芯片使能信号被激活，则执行所述ODT操作，
I是等于或大于1并且等于或小于N的自然数，
J是等于或大于N+1并且等于或小于2N的自然数，
第I存储器裸片是所述第一至第N存储器裸片中被配置为用作所述第一代表性裸片的至少一者，并且第J存储器裸片是所述第N+1至第2N存储器裸片中被配置为用作所述第二代表性裸片的至少一者，并且
所述第I存储器裸片和所述第J存储器裸片被配置为分别基于激活的第I芯片使能信号和第J-N芯片使能信号执行所述ODT操作。
15.如权利要求12所述的非易失性存储器设备，其中
所述第一至第N存储器裸片的每一者从所述外部存储器控制器接收第一至第N芯片使能信号的相应一者，
所述第N+1至第2N存储器裸片的每一者从所述外部存储器控制器接收第N+1至第2N芯片使能信号的相应一者，
第K芯片使能信号被激活以对于第K存储器裸片执行所述数据写入操作，其中K是等于或大于1并且等于或小于N的自然数，
第I芯片使能信号和第J芯片使能信号被激活以执行所述ODT操作，其中I是等于或大于1并且等于或小于N的自然数，且其中J是等于或大于N+1并且等于或小于2N的自然数，
第I存储器裸片被配置为用作所述第一代表性裸片，且第J存储器裸片被配置为用作所述第二代表性裸片，且所述第I和第J存储器裸片分别基于激活的第I芯片使能信号和第J芯片使能信号执行所述ODT操作。
16.如权利要求11所述的非易失性存储器设备，其中
所述第一至第2N存储器裸片被配置为共同从所述外部存储器控制器接收第一ODT控制信号，并且
所述第一代表性裸片和所述第二代表性裸片被配置为，当数据写入命令被经由所述第一信道从所述外部存储器控制器接收到，并且当所述第一ODT控制信号被激活时，进入ODT模式以执行所述ODT操作。
17.如权利要求11所述的非易失性存储器设备，其中
所述第一至第N存储器裸片被配置为共同从所述外部存储器控制器接收第一ODT控制信号，
所述第N+1至第2N存储器裸片被配置为共同从所述外部存储器控制器接收第二ODT控制信号，并且
所述第一代表性裸片和所述第二代表性裸片被配置为，当数据写入命令被经由所述第一信道从所述外部存储器控制器接收到时，并且当所述第一ODT控制信号和所述第二ODT控制信号被激活时，进入ODT模式以执行所述ODT操作。
18.如权利要求11所述的非易失性存储器设备，其中
所述第一至第N存储器裸片顺序堆叠在彼此之上，并且
所述第N+1至第2N存储器裸片顺序堆叠在彼此之上。
19.如权利要求18所述的非易失性存储器设备，其中，所述第二存储器结构堆叠在所述第一存储器结构上。
20.一种存储器***，包括：
存储器控制器；以及
第一非易失性存储器设备，被配置为受所述存储器控制器控制，所述第一非易失性存储器设备包括第一存储器结构，所述第一存储器结构包括经由第一信道连接到所述存储器控制器的第一至第N存储器裸片，N是等于或大于2的自然数，
所述第一存储器结构中的所述第一至第N存储器裸片的至少一者被配置为用作第一代表性裸片，该第一代表性管芯在第一数据写入操作被对于所述第一至第N存储器裸片之一执行的同时，所述第一代表性裸片执行裸片上端接(ODT)操作。
21.如权利要求20所述的存储器***，还包括：
第二非易失性存储器设备，被配置为受所述存储器控制器控制，所述第二非易失性存储器设备包括第二存储器结构，所述第二存储器结构包括经由所述第一信道连接到所述存储器控制器的第一至第M存储器裸片，M是等于或大于2的自然数，
所述第二存储器结构中的所述第一至第M存储器裸片的至少一者被配置为用作第二代表性裸片，所述第二代表性裸片在所述第一数据写入操作被执行的同时执行所述ODT操作。
22.如权利要求21所述的存储器***，其中
所述第一非易失性存储器设备还包括第三存储器结构，
所述第三存储器结构包括经由所述第一信道连接到所述存储器控制器的第N+1至第2N存储器裸片，
所述第二非易失性存储器设备还包括第四存储器结构，
所述第四存储器结构包括经由所述第一信道连接到所述存储器控制器的第M+1至第2M存储器裸片，
所述第三存储器结构中的所述第N+1至第2N存储器裸片的至少一者被配置为用作第三代表性裸片，
所述第四存储器结构中的所述第M+1至第2M存储器裸片的至少一者被配置为用作***表性裸片，并且
所述第三代表性裸片和所述***表性裸片被配置为在所述第一数据写入操作被执行的同时执行所述ODT操作。
23.如权利要求20所述的存储器***，还包括：
第二非易失性存储器设备，被配置为受所述存储器控制器控制，其中
所述第二非易失性存储器设备包括第二存储器结构，
所述第二存储器结构包括经由第二信道连接到所述存储器控制器的第一至第M存储器裸片，
M是等于或大于2的自然数，
所述第二存储器结构中的所述第一至第M存储器裸片的至少一者被配置为用作第二代表性裸片，在所述第二数据写入操作被对于所述第二存储器结构中的所述第一至第M存储器裸片之一执行的同时，所述第二代表性裸片执行所述ODT操作。
24.一种操作非易失性存储器设备的方法，所述非易失性存储器设备包括第一存储器结构，所述第一存储器结构包括被配置为经由第一信道连接到外部存储器控制器的第一至第N存储器裸片，其中N是等于或大于2的自然数，所述方法包括：
对于所述第一至第N存储器裸片之一执行数据写入操作或数据读取操作；并且
在所述数据写入操作或所述数据读取操作被执行的同时执行裸片上端接(ODT)操作，所述执行ODT操作包括使用所述第一至第N存储器裸片的至少一者作为第一代表性裸片来在所述数据写入操作或所述数据读取操作被执行的同时执行所述ODT操作。
25.如权利要求24所述的方法，其中，所述执行ODT操作包括：
经由所述第一信道从所述外部存储器控制器接收数据写入命令或数据读取命令；
所述第一代表性裸片进入ODT模式以执行所述ODT操作；
经由所述第一信道从所述外部存储器控制器接收数据写入完成命令或重置命令；并且
所述第一代表性裸片退出所述ODT模式。
26.如权利要求25所述的方法，其中
所述执行ODT操作还包括由所述第一至第N存储器裸片共同从所述外部存储器控制器接收第一ODT控制信号，并且
在所述数据写入命令或所述数据读取命令被经由所述第一信道从所述外部存储器控制器接收到并且所述第一ODT控制信号被激活时，所述第一代表性裸片进入所述ODT模式。
27.如权利要求24所述的方法，其中
所述非易失性存储器设备还包括第二存储器结构，所述第二存储器结构包括经由所述第一信道连接到所述外部存储器控制器的第N+1至第2N存储器裸片，并且
所述执行ODT操作还包括使用所述第N+1至第2N存储器裸片的至少一者作为第二代表性裸片来在所述数据写入操作或所述数据读取操作被执行的同时执行所述ODT操作。
28.一种存储器***，包括：
存储器控制器；以及
第一非易失性存储器设备，其包括第一存储器结构，所述第一存储器结构包括经由第一信道连接到所述存储器控制器的第一至第N存储器裸片，N是等于或大于2的自然数，
所述第一存储器结构中的所述第一至第N存储器裸片中的一者对应于第一代表性裸片，所述第一代表性裸片被配置为在第一数据操作被对于所述第一至第N存储器裸片中的另一者执行的同时执行裸片上端接(ODT)操作，所述第一数据操作包括第一数据写入操作和第一数据读取操作之一。
29.如权利要求28所述的存储器***，其中
所述第一至第N存储器裸片被配置为共同从所述存储器控制器接收第一芯片使能信号，并且
所述第一存储器结构被配置为如果第一芯片使能信号被激活则执行所述第一数据写入操作和所述ODT操作。
30.如权利要求28所述的存储器***，其中
所述第一至第N存储器裸片顺序堆叠在彼此之上，
所述第一至第N存储器裸片包括输入/输出(I/O)焊盘和硅通孔(TSV)之一，并且
所述第一至第N存储器裸片经由所述I/O焊盘或TSV电连接到彼此。
31.如权利要求28所述的存储器***，其中，所述第一数据操作包括所述第一数据读取操作。
32.如权利要求28所述的存储器***，还包括：
第二非易失性存储器设备，其包括连接到所述存储器控制器的第二存储器结构，其中
所述第二存储器结构包括经由所述第一信道连接到所述存储器控制器的第一至第M存储器裸片，
M是等于或大于2的自然数，并且
所述第二存储器结构中的所述第一至第M存储器裸片的一者被配置为用作第二代表性裸片，所述第二代表性裸片在所述第一数据操作被执行的同时执行所述ODT操作。
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