KR100734320B1 - 신호 라인을 공유하는 메모리 장치들의 온-다이 터미네이션제어 방법 - Google Patents

신호 라인을 공유하는 메모리 장치들의 온-다이 터미네이션제어 방법 Download PDF

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Abstract

본 발명은 신호 라인을 공유하는 메모리 장치들의 온-다이 터미네이션 제어 방법에 대하여 개시된다. 온-다이 터미네이션 제어 방법은, 메모리 장치들 각각의 온-다이 터미네이션 제어 인에이블 신호와 어드레스/커맨드 또는 데이터 터미네이션 정보를 해당되는 메모리 장치들의 모드 레지스터들에 셋팅하는 단계와, 온-다이 터미네이션 제어 인에이블 신호, 어드레스/커맨드 또는 데이터 터미네이션 정보 및 터미네이션 어드레스들에 응답하여 메모리 장치들 내 신호 라인의 온-다이 터미네이션 저항들의 저항값을 조절하는 단계를 포함한다. 메모리 장치들 중 어느 하나만 활성화되는 경우 활성화되는 메모리 장치의 온-다이 터미네이션 저항들을 제1 저항값으로 설정하고, 메모리 장치들 모두가 활성화되는 경우 메모리 장치들의 온-다이 터미네이션 저항들을 제2 저항값으로 설정한다.
온-다이 터미네이션, 메모리 장치, 데이터 라인 공유, 모드 레지스터, 온-다이 터미네이션 제어 인에이블 신호

Description

신호 라인을 공유하는 메모리 장치들의 온-다이 터미네이션 제어 방법{On-die termination control method for memory device sharing signal lines}
도 1은 종래의 반도체 시스템을 설명하는 도면이다.
도 2는 도 1의 반도체 시스템의 동작을 설명하는 타이밍 다이어그램이다.
도 3은 본 발명의 일실시예에 따른 ODT 제어 방법을 위한 확장 모드 레지스터 셋팅 방법을 설명하는 도면이다.
도 4는 본 발명의 ODT 저항값 설정 방법을 설명하는 도면이다.
도 5는 본 발명의 ODT 제어 방법을 설명하는 플로우챠트이다.
도 6은 도 5에서 메모리 장치들 둘다가 액티브 모드일 때 ODT 제어 방법을 설명하는 타이밍 다이어그램이다.
도 7은 도 5의 기입-투-기입 레이턴시를 조절하는 방법을 설명하는 타이밍 다이어그램이다.
본 발명은 반도체 시스템에 관한 것으로, 특히 어드레스 라인, 커맨드 라인 또는 데이터 라인을 공유하는 메모리 장치들의 온-다이 터미네이션 저항 제어 방법 에 관한 것이다.
일반적으로, 반도체 시스템의 수신단 또는 송신단에는 전송 라인의 임피던스와 동일한 저항값을 가지는 터미네이션 저항이 연결된다. 터미네이션 저항은 수신단 또는 송신단의 임피던스와 전송 라인 임피던스를 매칭시켜, 전송 라인을 통하여 전달되는 신호들의 반사를 억제한다.
도 1은 종래의 반도체 시스템을 설명하는 도면이다. 도 1을 참조하면, 콘트롤러(100)는 제1 및 제2 메모리 장치들(200,300), 예컨대 DRAM들과 연결된다. 콘트롤러(100)는 클럭 신호(CLK), 제1 및 제2 칩 선택 신호들(CS0, CS1), 커맨드 신호(CMD), 데이터 입출력 신호(DQ) 및 데이터 스트로브 신호(DQS)를 출력한다. 제1 DRAM(200)은 클럭 신호(CLK), 제1 칩 선택 신호(CS0), 커맨드 신호(CMD), 데이터 입출력 신호(DQ) 및 데이터 스트로브 신호(DQS)를 입력한다. 제2 DRAM(300)은 클럭 신호(CLK), 제2 칩 선택 신호(CS1), 커맨드 신호(CMD), 데이터 입출력 신호(DQ) 및 데이터 스트로브 신호(DQS)를 입력한다.
콘트롤러(100)는 DQ 라인(400)에 연결되는 제1 온-다이 터미네이션부(On-Die Termination:ODT, 110)를 포함한다. 제1 ODT부(110)는 전원 전압(VDD)과 DQ 라인 사이에 연결되는 제1 저항(R)으로 구성된다. 제1 저항(R0)은, 예컨대 60Ω의 저항값을 갖는다.
제1 DRAM(200)은 DQ 라인(400)에 연결되는 제2 ODT부(210)를 포함한다. 제2 ODT부(210)는 전원 전압(VDD)과 DQ 라인(400) 사이에 연결되는 제2 저항(R1)과 제1 스위치(SW1)를 포함한다. 제2 저항(R2)은, 예컨대 60Ω의 저항값을 갖는다. 제1 스 위치(SW1)는 제1 ODT 신호(ODT0)에 응답하여 온된다. 제1 ODT 신호(ODT0)는 제1 DRAM(200)으로 인가되는 기입 명령에 의해 발생된다.
제2 DRAM(300)은 DQ 라인(400)에 연결되는 제3 ODT부(310)를 포함한다. 제3 ODT부(310)는 전원 전압(VDD)과 DQ 라인(400) 사이에 연결되는 제3 저항(R2)과 제2 스위치(SW2)를 포함한다. 제3 저항(R2)은, 예컨대 60Ω의 저항값을 갖는다. 제2 스위치(SW2)는 제2 ODT 신호(ODT1)에 응답하여 온된다. 제2 ODT 신호(ODT1)는 제2 DRAM(300)으로 인가되는 기입 명령에 의해 발생된다.
도 2는 도 1의 반도체 시스템의 동작을 설명하는 타이밍 다이어그램이다. 도 2를 참조하면, 클럭 신호(CLK)가 순차적으로 입력된다. C0 클럭에서, 제1 DRAM(200)으로 제공되는 제1 칩 선택 신호(CS0)와 제1 기입 명령(WR0)이 발생된다. C2 클럭에서, 제2 DRAM(300)으로 제공되는 제2 칩 선택 신호(CS2)와 제2 기입 명령(WR1)이 발생된다. 이 후, 데이터 스트로브 신호(DQS)의 에지에 맞추어, 버스트 길이(Burst Length:BL) 4에 해당하는 제1군의 데이터들(FDIN0-FDIN3)과 제2군의 데이터들(SDIN0-SDIN3)이 데이터 입출력 신호(DQ)로 입력된다. 제1군의 데이터들(FDIN0-FDIN3)은 제1 DRAM(200)에 기입되고, 제2군의 데이터들(SDIN0-SDIN3)은 제2 DRAM(300)에 기입된다.
제1 기입 명령(WR0)에 응답하여 제1 ODT 신호(ODT0)가 C1 클럭에서 C4 클럭 동안 활성화된다. 제1 ODT 신호(ODT0)가 활성화되면, 제1 DRAM(200)의 제2 ODT부(210)의 제1 스위치(SW1)가 온된다. 이에 따라, DQ 라인(400)은 제1 저항(R0) 60Ω과 제2 저항(R1) 60Ω이 임피던스 매칭되어, 제1군의 데이터들(FDIN0-FDIN3)이 신호 반사없이 제1 DRAM(200)의 데이터 입출력 신호(DQ)로 입력되는 것이 기대된다.
제2 기입 명령(WR1)에 응답하여 제2 ODT 신호(ODT1)가 C3 클럭에서 C6 클럭 동안 활성화된다. 제2 ODT 신호(ODT1)가 활성화되면, 제2 DRAM(300)의 제2 ODT부(310)의 제2 스위치(SW2)가 온된다. 이에 따라, DQ 라인(400)은 제1 저항(R0) 60Ω과 제3 저항(R2) 60Ω이 임피던스 매칭되어, 제2군의 데이터들(SDIN0-SDIN3)이 신호 반사없이 제2 DRAM(300)의 데이터 입출력 신호(DQ)로 입력되는 것이 기대된다.
그런데, 제1 ODT 신호(ODT0)와 제2 ODT 신호(ODT1) 둘다가 활성화되는 구간, 즉 C3 클럭에서 C4 클럭 사이의 구간에서, 제1 및 제2 DRAM들(200, 300) 측의 DQ 라인(400)은 제2 저항(R1)과 제3 저항(R2)이 병렬 연결되어 30Ω의 임피던스를 갖는다. DQ 라인(400)은 콘트롤러(100) 측의 제1 저항(R0) 60Ω과 제1 및 제2 DRAM들(200, 300) 측의 병렬 저항 30Ω이 임피던스 미스매칭된다. 이에 따라, DQ 라인(400)으로 전달되는 제1군의 데이터들 중 FDIN2-FDIN3과 제2군의 데이터들 중 SDIN0 각각은 신호 반사에 의해 제1 DRAM(200)과 제2 DRAM(300)으로 안정적으로 기입되지 못하는 문제점이 발생한다.
본 발명의 목적은 데이터 라인을 공유하는 적어도 2개 이상의 메모리 장치들을 포함하는 반도체 시스템에서 메모리 장치들의 ODT 제어 방법을 제공하는 데 있다.
본 발명의 다른 목적은 상기 메모리 장치들의 모드 레지스터와 터미네이션 어드레스를 이용한 ODT 제어 방법을 제공하는 데 있다.
본 발명의 또다른 목적은 상기 메모리 장치의 기입-투-기입 레이턴시를 이용한 ODT 제어 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 메모리 장치들의 ODT 제어 방법은, 신호 라인을 공유하는 적어도 2개 이상의 메모리 장치들을 포함하는 반도체 시스템에 있어서, 메모리 장치들 중 어느 하나만 활성화되는 경우 활성화되는 메모리 장치 내 신호 라인의 온-다이 터미네이션 저항들을 제1 저항값으로 설정하는 단계와, 메모리 장치들 모두가 활성화되는 경우 메모리 장치들 내 신호 라인의 온-다이 터미네이션 저항들을 제2 저항값으로 설정하는 단계를 포함한다.
본 발명의 실시예들에 따라, 온-다이 터미네이션 제어 방법은 메모리 장치의 기입 명령시 사용되지 않는 칼럼 어드레스들에 의해 제1 저항값과 제2 저항값이 결정될 수 있다.
본 발명의 실시예들에 따라, 온-다이 터미네이션 제어 방법은 메모리 장치의 독출 명령시 사용되지 않는 칼럼 어드레스들에 의해 제1 저항값과 제2 저항값이 결정될 수 있다.
본 발명의 실시예들에 따라, 온-다이 터미네이션 제어 방법은 제2 저항값이 제1 저항값의 반 정도일 수 있다.
본 발명의 실시예들에 따라, 신호 라인은 어드레스 라인, 커맨드 라인 또는 데이터 라인일 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 다른 일면에 따른 메모리 장치들의 ODT 제어 방법은, 신호 라인을 공유하는 적어도 2개 이상의 메모리 장치들을 포함하는 반도체 시스템에 있어서, 메모리 장치들 각각의 온-다이 터미네이션 제어 인에이블 신호와 신호 라인의 터미네이션 정보를 해당되는 메모리 장치들의 모드 레지스터들에 셋팅하는 단계와, 온-다이 터미네이션 제어 인에이블 신호, 터미네이션 정보 및 터미네이션 어드레스들에 응답하여 메모리 장치들 내 상기 신호 라인의 온-다이 터미네이션 저항들의 저항값을 조절하는 단계를 포함하고, 메모리 장치들의 온-다이 터미네이션 저항들의 저항값을 조절하는 단계는, 메모리 장치들 중 어느 하나만 활성화되는 경우 활성화되는 메모리 장치의 온-다이 터미네이션 저항들을 제1 저항값으로 설정하는 단계와, 메모리 장치들 모두가 활성화되는 경우 메모리 장치들의 온-다이 터미네이션 저항들을 제2 저항값으로 설정하는 단계를 더 포함한다.
본 발명의 실시예들에 따라, 온-다이 터미네이션 제어 방법은 메모리 장치들 각각의 어드레스 또는 커멘드 터미네이션 정보를 상기 모드 레지스터에 셋팅하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따라, 터미네이션 어드레스들은 메모리 장치들의 독출 또는 기입 명령시 사용되지 않는 칼럼 어드레스들일 수 있다.
상기 또다른 목적을 달성하기 위하여, 본 발명의 또다른 일면에 따른 메모리 장치들의 온-다이 터미네이션 제어 방법은, 신호 라인을 공유하고, 콘트롤러와 연 결되는 적어도 2개 이상의 메모리 장치들을 포함하는 반도체 시스템에 있어서, 콘트롤러로부터 제1 메모리 장치로 인가되는 제1 기입 명령에 의해 제1 메모리 장치의 제1 온-다이 터미네이션 신호를 활성화시키는 단계와, 제1 온-다이 터미네이션 신호에 응답하여 제1 메모리 장치의 제1 온-다이 터미네이션 저항을 신호 라인과 연결시키는 단계와, 콘트롤러로부터 제2 메모리 장치로 인가되는 제2 기입 명령에 의해 제2 메모리 장치의 제2 온-다이 터미네이션 신호를 활성화시키는 단계와, 제2 온-다이 터미네이션 신호에 응답하여 제2 메모리 장치의 제2 온-다이 터미네이션 저항을 신호 라인과 연결시키는 단계를 포함하고, 제1 기입 명령과 상기 제2 기입 명령 사이에 기입-투-기입 레이턴시가 존재한다.
본 발명의 실시예들에 따라, 제1 온-다이 터미네이션 저항과 제2 온-다이 터미네이션 저항은 동일한 저항값을 갖을 수 있다.
본 발명의 실시예들에 따라, 기입-투-기입 레이턴시는 제1 온-다이 터미네이션 신호의 활성화 구간과 제2 온-다이 터미네이션 신호의 활성화 구간이 겹치지 않도록 설정될 수 있다.
따라서, 본 발명의 ODT 제어 방법은, 신호 라인을 공유하는 메모리 장치들이 액티브 모드인지 또는 파워 다운 모드인지에 따라 모드 레지스터와 터미네이션 어드레스를 이용하여 신호 라인의 임피던스를 매칭시킨다. 또한, 기입-투-기입 레이턴시를 이용하여 메모리 장치들 각각의 온-다이 터미네이션 신호들이 활성화되는 구간이 겹치지 않도록 하여 신호 라인의 임피던스 부정합을 방지한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 ODT 제어 방법을 위한 확장 모드 레지스터(Extended Mode Register: EMRS) 셋팅 방법을 설명하는 도면이다. 도 3을 참조하면, EMRS는 메모리 장치의 ODT를 제어하기 위한 데이터를 저장한다. 데이터 터미네이션을 위하여, RA1 및 RA2 어드레스들이 사용된다. 어드레스 또는 커맨드 터미네이션을 위하여, RA3, RA4 어드레스들이 사용된다. ODT 제어 인에이블 여부를 나타내기 위하여, RA5 어드레스가 사용된다.
RA2, RA1 어드레스들이 "00"으로 설정되면 데이터 터미네이션은 수행되지 않는다. RA2, RA1 어드레스들이 "01"로 설정되면, ODT 제어 인에이블 신호(OCE)가 "0"이면 데이터 터미네이션은 60Ω으로, 그리고 ODT 제어 인에이블 신호(OCE)가 "1"이면 데이터 터미네이션은 60Ω 또는 120Ω으로 설정된다. RA2, RA1 어드레스들이 "10"로 설정되면, ODT 제어 인에이블 신호(OCE)가 "0"이면 데이터 터미네이션은 120Ω으로, 그리고 ODT 제어 인에이블 신호(OCE)가 "1"이면 데이터 터미네이션은 120Ω 또는 240Ω으로 설정된다.
RA4, RA3 어드레스들이 "00"으로 설정되면 어드레스 또는 커맨드 터미네이션은 수행되지 않는다. RA4, RA3 어드레스들이 "01"로 설정되면 어드레스 또는 커맨 드 터미네이션은 60Ω으로, RA4, RA3 어드레스들이 "10"로 설정되면 어드레스 또는 커맨드 터미네이션은 120Ω으로, 그리고 RA4, RA3 어드레스들이 "11"로 설정되면 어드레스 또는 커맨드 터미네이션은 240Ω으로 설정된다.
RA5 어드레스가 "0"이면 ODT 제어는 디세이블되고, "1"이면 ODT 제어는 인에이블된다.
도 4는 본 발명의 ODT 저항값 설정 방법을 설명하는 도면이다. 도 4를 참조하면, 터미네이션 어드레스들에 따라 60Ω, 120Ω, 240Ω으로 각각 설정된다. 터미네이션 어드레스들 TA1, TA2, TA3은, 기입 명령시 사용되지 않는 칼럼 어드레스를 이용한다. 통상적으로, DRAM에서 사용되는 칼럼 어드레스 수는 로우 어드레스 수 보다 적다.
도 5는 본 발명의 ODT 제어 방법을 설명하는 플로우챠트이다. 도 5를 참조하면, ODT 제어 방법은, 도 1과 같은 반도체 시스템에서, 메모리 장치가 1개 또는 2개인 경우(400)에 따라 구별된다.
메모리 장치가 1개인 경우, 반도체 시스템의 파워-업 동안, 도 3과 같이 확장 모드 레지스터를 셋팅한다(510). RA 어드레스 "0", RA4/RA3 어드레스 "0/1", 그리고 RA2/RA1 어드레스 "0/1"에 따라, 메모리 장치 1개의 ODT가 조절된다. 이에 따라, ODT 제어 인에이블 신호(OCE)와 기입 명령 그리고 터미네이션 어드레스에 상관없이(512), 어드레스 또는 커맨드 터미네이션은 60Ω으로 설정되고, 데이터 터미네이션은 60Ω으로 설정된다.
메모리 장치가 2개인 경우, 반도체 시스템의 파워-업 동안, 도 3과 같이 확 장 모드 레지스터를 셋팅한다(520). RA 어드레스 "1", RA4/RA3 어드레스 "0/1", 그리고 RA2/RA1 어드레스 "0/1"에 따라, 2개의 메모리 장치가 조절된다. 2개의 메모리 장치 각각은 해당되는 클럭 인에이블 신호(CKE)의 활성화 여부에 따라 액티브 모드와 파워 다운 모드로 동작된다. 메모리 장치 둘다의 클럭 인에이블 신호(CKE)가 "1"로 활성화되면(522), 즉, 메모리 장치 둘다 액티브 모드이면, 기입 명령시 ODT 제어 인에이블 신호(OCE) "1"과 TA1 터미네이션 어드레스에 의해 어드레스 또는 커맨드 터미네이션과 데이터 터미네이션은 120Ω으로 설정된다(524).
524 단계는, 도 6과 같이, 제1 메모리 장치(200, 도 1)의 제1 클럭 인에이블 신호(CKE0)와 제2 메모리 장치(300, 도 1)의 제2 클럭 인에이블 신호(CKE1)가 인에이블된 상태를 의미한다. 제1 칩 선택 신호(CS0)와 함께 수신되는 기입 명령(WR0)과 ODT 제어 인에이블 신호(OCE)에 의해 제1 ODT 제어 신호(ODT0)와 제2 ODT 제어 신호(ODT1)가 활성화된다. 이 때, TA1 터미네이션 어드레스(미도시)에 의해 제1 및 제2 메모리 칩(200, 300)의 DQ 라인의 ODT 저항값 각각은 120Ω으로 설정된다.
이에 따라, 제1 및 제2 DRAM들(200, 300) 측 DQ 라인(400)의 저항값은, 120Ω ODT 저항이 병렬 연결되어 60Ω이 된다. DQ 라인(400)은 콘트롤러(100) 측의 제1 저항(R0) 60Ω과 제1 및 제2 DRAM들(200, 300) 측의 병렬 저항 60Ω이 임피던스 매칭된다. DQ 라인(400)으로 전달되는 제1군의 데이터들(FDIN0-FDIN3)과 제2군의 데이터들(SDIN0-SDIN3) 각각은 신호 반사 없이 제1 DRAM(200)과 제2 DRAM(300)으로 안정적으로 기입된다.
한편, 제1 및 제2 ODT 제어 신호들(ODT0, ODT1)은, 제2 칩 선택 신호(CS1)와 함께 수신되는 기입 명령(WR1)에 대응되는 기입 레이턴시(WL) 후에 버스트 길이(BL)의 반에 해당하는 클럭(CLK) 사이클 후에 디세이블된다.
도 5를 다시 참조하면, 2개의 메모리 장치들 중 어느 하나의 클럭 인에이블 신호(CKE) 만이 "1"로 활성화되면(522), 즉, 하나는 액티브 모드이고, 나머지 하나는 파워 다운 모드이면, 반도체 시스템은 이후에 설명될 기입-투-기입(W2W) 레이턴시를 조절한다(526). 다른 방법으로, 반도체 시스템은 기입 명령시 ODT 제어 인에이블 신호(OCE) "1"과 TA0 터미네이션 어드레스에 의해 어드레스 또는 커맨드 터미네이션과 데이터 터미네이션이 60Ω으로 설정된다.
도 7은 도 5의 기입-투-기입 레이턴시를 조절하는 방법(526)을 설명하는 타이밍 다이어그램이다. 도 6을 참조하면, 종래의 도 2에서 설명된 제1 ODT 신호(ODT0)와 제2 ODT 신호(ODT1)가 동시에 활성화되는 구간을 피하기 위하여, 제1 기입 명령(WR0)이 입력되는 C0 클럭으로부터 적어도 4 클럭 후에, 즉 C4 클럭에서 제2 기입 명령(WR1)이 입력된다. 제1 기입 명령(WR0)에 의한 제1 ODT 신호(ODT0)의 활성화 구간과 제2 기입 명령(WR1)에 의한 제2 ODT 신호(ODT1)의 활성화 구간이 겹치지 않는다. 제1 ODT 신호(ODT0) 활성화 구간 동안에, DQ 라인(400, 도 2)으로 전달되는 제1군의 데이터들(FDIN0-FDIN3)이 신호 반사 없이 제1 DRAM(200)의 데이터 입출력 신호(DQ)로 입력된다. 제2 ODT 신호(ODT1)의 활성화 구간 동안에, DQ 라인(400, 도 2)으로 전달되는 제2군의 데이터들(SDIN0-SDIN3)이 신호 반사 없이 제1 DRAM(200)의 데이터 입출력 신호(DQ)로 입력된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 예컨대, 본 발명의 실시예들은 메모리 장치들의 기입 명령과 연관하여 설명하고 있으나, 메모리 장치의 독출 명령에도 동일하게 적용할 수 있다. 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 ODT 제어 방법은, 어드레스 라인, 커맨드 라인 또는 데이터 라인을 공유하는 메모리 장치들이 액티브 모드인지 또는 파워 다운 모드인지에 따라 모드 레지스터와 터미네이션 어드레스를 이용하여 공유된 라인의 임피던스를 매칭시킨다. 또한, 기입-투-기입 레이턴시를 이용하여 메모리 장치들 각각의 온-다이 터미네이션 신호들이 활성화되는 구간이 겹치지 않도록 하여 공유된 라인의 임피던스 부정합을 방지한다.

Claims (14)

  1. 신호 라인들을 공유하는 적어도 2개 이상의 메모리 장치들을 포함하는 반도체 시스템에 있어서, 상기 메모리 장치들의 온-다이 터미네이션 제어 방법은
    상기 메모리 장치들 중 어느 하나만 활성화되는 경우, 활성화되는 상기 메모리 장치 내 상기 신호 라인의 온-다이 터미네이션 저항들을 제1 저항값으로 설정하는 단계; 및
    상기 메모리 장치들 모두가 활성화되는 경우, 상기 메모리 장치들 내 상기 신호 라인의 온-다이 터미네이션 저항들을 제2 저항값으로 설정하는 단계를 구비하는 것을 특징으로 하는 온-다이 터미네이션 제어 방법.
  2. 제1항에 있어서, 상기 온-다이 터미네이션 제어 방법은
    상기 메모리 장치의 기입 명령시 사용되지 않는 칼럼 어드레스들에 의해 상기 제1 저항값과 상기 제2 저항값이 결정되는 것을 특징으로 하는 온-다이 터미네이션 제어 방법.
  3. 제1항에 있어서, 상기 온-다이 터미네이션 제어 방법은
    상기 메모리 장치의 독출 명령시 사용되지 않는 칼럼 어드레스들에 의해 상기 제1 저항값과 상기 제2 저항값이 결정되는 것을 특징으로 하는 온-다이 터미네이션 제어 방법.
  4. 제1항에 있어서, 상기 온-다이 터미네이션 제어 방법은
    상기 제2 저항값이 상기 제1 저항값의 반 정도인 것을 특징으로 하는 온-다이 터미네이션 제어 방법.
  5. 제1항에 있어서, 상기 신호 라인들은
    어드레스 라인, 커맨드 라인 또는 데이터 라인인 것을 특징으로 하는 온-다이 터미네이션 제어 방법
  6. 신호 라인을 공유하는 적어도 2개 이상의 메모리 장치들을 포함하는 반도체 시스템에 있어서, 상기 메모리 장치들의 온-다이 터미네이션 제어 방법은
    상기 메모리 장치들 각각의 온-다이 터미네이션 제어 인에이블 신호와 상기 신호 라인의 터미네이션 정보를 해당되는 메모리 장치들의 모드 레지스터들에 셋팅하는 단계; 및
    상기 온-다이 터미네이션 제어 인에이블 신호, 상기 터미네이션 정보 및 터미네이션 어드레스들에 응답하여 상기 메모리 장치들 내 상기 신호 라인의 온-다이 터미네이션 저항들의 저항값을 조절하는 단계를 구비하고,
    메모리 장치들의 온-다이 터미네이션 저항들의 저항값을 조절하는 단계는
    상기 메모리 장치들 중 어느 하나만 활성화되는 경우, 활성화되는 상기 메모리 장치의 상기 온-다이 터미네이션 저항들을 제1 저항값으로 설정하는 단계; 및
    상기 메모리 장치들 모두가 활성화되는 경우, 상기 메모리 장치들의 상기 온-다이 터미네이션 저항들을 제2 저항값으로 설정하는 단계를 더 구비하는 것을 특징으로 하는 온-다이 터미네이션 제어 방법.
  7. 제6항에 있어서, 상기 온-다이 터미네이션 제어 방법은
    상기 메모리 장치들 각각의 어드레스 또는 커멘드 터미네이션 정보를 상기 모드 레지스터에 셋팅하는 단계를 더 구비하는 것을 특징으로 하는 온-다이 터미네이션 제어 방법.
  8. 제6항에 있어서, 상기 터미네이션 어드레스들은
    상기 메모리 장치들의 독출 또는 기입 명령시 사용되지 않는 칼럼 어드레스들인 것을 특징으로 하는 온-다이 터미네이션 제어 방법.
  9. 제6항에 있어서, 상기 온-다이 터미네이션 제어 방법은
    상기 제2 저항값이 상기 제1 저항값의 반 정도인 것을 특징으로 하는 온-다이 터미네이션 제어 방법.
  10. 제6항에 있어서, 상기 신호 라인들은
    어드레스 라인, 커맨드 라인 또는 데이터 라인인 것을 특징으로 하는 온-다이 터미네이션 제어 방법
  11. 신호 라인을 공유하고, 콘트롤러와 연결되는 적어도 2개 이상의 메모리 장치들을 포함하는 반도체 시스템에 있어서, 상기 메모리 장치들의 온-다이 터미네이션 제어 방법은
    상기 콘트롤러로부터 제1 메모리 장치로 인가되는 제1 기입 명령에 의해 상기 제1 메모리 장치의 제1 온-다이 터미네이션 신호를 활성화시키는 단계;
    상기 제1 온-다이 터미네이션 신호에 응답하여 상기 제1 메모리 장치의 상기 신호 라인의 제1 온-다이 터미네이션 저항을 상기 신호 라인과 연결시키는 단계;
    상기 콘트롤러로부터 제2 메모리 장치로 인가되는 제2 기입 명령에 의해 상기 제2 메모리 장치의 제2 온-다이 터미네이션 신호를 활성화시키는 단계; 및
    상기 제2 온-다이 터미네이션 신호에 응답하여 상기 제2 메모리 장치의 상기 신호 라인의 제2 온-다이 터미네이션 저항을 상기 신호 라인과 연결시키는 단계를 구비하고,
    상기 제1 기입 명령과 상기 제2 기입 명령 사이에 기입-투-기입 레이턴시가 존재하는 것을 특징으로 하는 온-다이 터미네이션 제어 방법.
  12. 제11항에 있어서,
    상기 제1 온-다이 터미네이션 저항과 상기 제2 온-다이 터미네이션 저항이 동일한 저항값을 갖는 것을 특징으로 하는 온-다이 터미네이션 제어 방법.
  13. 제11항에 있어서, 상기 기입-투-기입 레이턴시는
    상기 제1 온-다이 터미네이션 신호의 활성화 구간과 상기 제2 온-다이 터미네이션 신호의 활성화 구간이 겹치지 않도록 설정되는 것을 특징으로 하는 온-다이 터미네이션 제어 방법.
  14. 제11항에 있어서, 상기 신호 라인들은
    어드레스 라인, 커맨드 라인 또는 데이터 라인인 것을 특징으로 하는 온-다이 터미네이션 제어 방법
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8928349B2 (en) 2012-07-25 2015-01-06 Samsung Electronics Co., Ltd. On-die termination circuit, semiconductor memory device and memory system
KR20180024836A (ko) * 2016-08-31 2018-03-08 에스케이하이닉스 주식회사 반도체 시스템
KR20190058281A (ko) * 2017-11-21 2019-05-29 삼성전자주식회사 커맨드 버스 트레이닝 모드를 지원하는 메모리 장치 및 그 동작 방법
US10720197B2 (en) 2017-11-21 2020-07-21 Samsung Electronics Co., Ltd. Memory device for supporting command bus training mode and method of operating the same

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5019573B2 (ja) * 2006-10-18 2012-09-05 キヤノン株式会社 メモリ制御回路とメモリシステム、及びそのメモリ制御方法、及び集積回路
US7672179B1 (en) 2006-12-15 2010-03-02 Nvidia Corporation System and method for driving a memory circuit using a pull-up resistance for inhibiting a voltage decay on a transmission line
US8041865B2 (en) * 2008-08-04 2011-10-18 Qimonda Ag Bus termination system and method
US7843213B1 (en) * 2009-05-21 2010-11-30 Nanya Technology Corp. Signal termination scheme for high speed memory modules
EP2483890A4 (en) * 2009-10-01 2013-04-03 Rambus Inc METHODS AND SYSTEMS FOR REDUCING POWER AND TERMINATION NOISE
US8688955B2 (en) * 2010-08-13 2014-04-01 Micron Technology, Inc. Line termination methods and apparatus
US10355001B2 (en) * 2012-02-15 2019-07-16 Micron Technology, Inc. Memories and methods to provide configuration information to controllers
US9412423B2 (en) * 2012-03-15 2016-08-09 Samsung Electronics Co., Ltd. Memory modules including plural memory devices arranged in rows and module resistor units
KR20140069650A (ko) * 2012-11-29 2014-06-10 에스케이하이닉스 주식회사 집적회로 및 집적회로의 동작방법
US9130557B2 (en) * 2012-12-03 2015-09-08 Samsung Electronics Co., Ltd. Operating method of input/output interface
USRE49506E1 (en) 2012-12-03 2023-04-25 Samsung Electronics Co., Ltd. High/low speed mode selection for output driver circuits of a memory interface
US9094068B2 (en) 2013-10-11 2015-07-28 Entropic Communications, Llc Transmit noise and impedance change mitigation in wired communication system
WO2015129795A1 (ja) * 2014-02-27 2015-09-03 株式会社クボタ 電子機器、作業機及び終端抵抗の管理システム
KR102275812B1 (ko) 2015-09-04 2021-07-14 삼성전자주식회사 센터 패드 타입의 스택드 칩 구조에서 신호 완결성 이슈를 개선할 수 있는 온다이 터미네이션 스키마를 갖는 반도체 메모리 장치
US9654106B1 (en) * 2015-12-21 2017-05-16 Schneider Electric USA, Inc. Dynamic digital input filtering
KR20170112289A (ko) * 2016-03-31 2017-10-12 삼성전자주식회사 비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 비휘발성 메모리 장치의 구동 방법
US10340022B2 (en) * 2017-05-16 2019-07-02 Samsung Electronics Co., Ltd. Nonvolatile memory including on-die-termination circuit and storage device including the nonvolatile memory
KR102471160B1 (ko) * 2017-05-16 2022-11-25 삼성전자주식회사 온-다이-터미네이션 회로를 포함하는 비휘발성 메모리 및 상기 비휘발성 메모리를 포함하는 스토리지 장치
KR102553266B1 (ko) * 2017-11-03 2023-07-07 삼성전자 주식회사 온-다이-터미네이션 회로를 포함하는 메모리 장치
US11404097B2 (en) 2018-12-11 2022-08-02 SK Hynix Inc. Memory system and operating method of the memory system
KR20200124045A (ko) 2019-04-23 2020-11-02 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20200126678A (ko) 2019-04-30 2020-11-09 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20200137548A (ko) 2019-05-30 2020-12-09 에스케이하이닉스 주식회사 메모리 장치 및 이의 테스트 동작 방법
US11139010B2 (en) 2018-12-11 2021-10-05 SK Hynix Inc. Memory system and operating method of the memory system
KR20200126666A (ko) * 2019-04-30 2020-11-09 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20200078994A (ko) * 2018-12-24 2020-07-02 에스케이하이닉스 주식회사 터미네이션을 수행하는 반도체 장치 및 이를 포함하는 반도체 시스템
US11081191B2 (en) 2019-06-18 2021-08-03 Western Digital Technologies, Inc. Dynamic switching for improved power utilization
TWI756810B (zh) * 2020-09-02 2022-03-01 瑞昱半導體股份有限公司 晶片與相關的晶片系統
CN117198370A (zh) * 2022-05-30 2023-12-08 长鑫存储技术有限公司 一种终结阻抗参数的产生方法和测试***

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6657906B2 (en) * 2001-11-28 2003-12-02 Micron Technology, Inc. Active termination circuit and method for controlling the impedance of external integrated circuit terminals
KR20040068719A (ko) * 2003-01-27 2004-08-02 삼성전자주식회사 전력 소비를 감소시키는 종단 회로.
KR20050001167A (ko) * 2003-06-27 2005-01-06 삼성전자주식회사 반도체 메모리 소자의 종단장치
KR20050090256A (ko) * 2004-03-08 2005-09-13 삼성전자주식회사 데이터 버스 및 커맨드/어드레스 버스를 통해 전송되는신호의 충실도를 향상시킬 수 있는 메모리 모듈 및 이를포함하는 메모리 시스템
KR20060031109A (ko) * 2004-10-07 2006-04-12 삼성전자주식회사 멀티 랭크 메모리 시스템 및 이를 위한 메모리 랭크별 온다이 터미네이션 저항 조절 방법
KR20060079001A (ko) * 2004-12-31 2006-07-05 학교법인 포항공과대학교 다중 종단 저항들을 갖는 멀티 드롭 버스 구조의 메모리시스템

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100502408B1 (ko) * 2002-06-21 2005-07-19 삼성전자주식회사 액티브 터미네이션을 내장한 메모리 장치의 파워-업시퀀스를 제어하는 메모리 시스템과 그 파워-업 및 초기화방법
US6930904B2 (en) * 2002-11-22 2005-08-16 Sun Microsystems, Inc. Circuit topology for high-speed memory access
KR100545704B1 (ko) 2003-11-21 2006-01-24 주식회사 하이닉스반도체 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로
KR100604843B1 (ko) * 2004-03-26 2006-07-31 삼성전자주식회사 온-다이 종단 회로를 구비한 메모리 모듈 및 그 제어 방법
KR100596781B1 (ko) 2004-04-28 2006-07-04 주식회사 하이닉스반도체 온 다이 터미네이션의 종단 전압 조절 장치
KR100640629B1 (ko) * 2005-01-12 2006-10-31 삼성전자주식회사 동기식 반도체 메모리 장치의 지연 동기 루프 회로 및동기식 반도체 메모리 장치의 데이터 핀에 연결된 부하의정보를 생성하는 방법
US7259585B2 (en) * 2005-09-28 2007-08-21 International Business Machines Corporation Selective on-die termination for improved power management and thermal distribution
US20080197877A1 (en) * 2007-02-16 2008-08-21 Intel Corporation Per byte lane dynamic on-die termination

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6657906B2 (en) * 2001-11-28 2003-12-02 Micron Technology, Inc. Active termination circuit and method for controlling the impedance of external integrated circuit terminals
KR20040068719A (ko) * 2003-01-27 2004-08-02 삼성전자주식회사 전력 소비를 감소시키는 종단 회로.
KR20050001167A (ko) * 2003-06-27 2005-01-06 삼성전자주식회사 반도체 메모리 소자의 종단장치
KR20050090256A (ko) * 2004-03-08 2005-09-13 삼성전자주식회사 데이터 버스 및 커맨드/어드레스 버스를 통해 전송되는신호의 충실도를 향상시킬 수 있는 메모리 모듈 및 이를포함하는 메모리 시스템
KR20060031109A (ko) * 2004-10-07 2006-04-12 삼성전자주식회사 멀티 랭크 메모리 시스템 및 이를 위한 메모리 랭크별 온다이 터미네이션 저항 조절 방법
KR20060079001A (ko) * 2004-12-31 2006-07-05 학교법인 포항공과대학교 다중 종단 저항들을 갖는 멀티 드롭 버스 구조의 메모리시스템

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8928349B2 (en) 2012-07-25 2015-01-06 Samsung Electronics Co., Ltd. On-die termination circuit, semiconductor memory device and memory system
KR20180024836A (ko) * 2016-08-31 2018-03-08 에스케이하이닉스 주식회사 반도체 시스템
KR102578171B1 (ko) 2016-08-31 2023-09-14 에스케이하이닉스 주식회사 반도체 시스템
KR20190058281A (ko) * 2017-11-21 2019-05-29 삼성전자주식회사 커맨드 버스 트레이닝 모드를 지원하는 메모리 장치 및 그 동작 방법
KR102110572B1 (ko) * 2017-11-21 2020-05-12 삼성전자주식회사 커맨드 버스 트레이닝 모드를 지원하는 메모리 장치 및 그 동작 방법
US10720197B2 (en) 2017-11-21 2020-07-21 Samsung Electronics Co., Ltd. Memory device for supporting command bus training mode and method of operating the same
US11195566B2 (en) 2017-11-21 2021-12-07 Samsung Electronics Co., Ltd. Memory device and method for supporting command bus training mode based on one data signal
US11715504B2 (en) 2017-11-21 2023-08-01 Samsung Electronics Co., Ltd. Memory device for supporting command bus training mode and method of operating the same

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US20080030221A1 (en) 2008-02-07
US7554353B2 (en) 2009-06-30

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