KR20200078294A - 신호를 송수신 하기 위한 장치, 그것의 동작 방법, 메모리 장치 및 그것의 동작 방법 - Google Patents

신호를 송수신 하기 위한 장치, 그것의 동작 방법, 메모리 장치 및 그것의 동작 방법 Download PDF

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하경수
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Abstract

본 개시에 따르면, 신호 송수신 장치는, 제1 신호를 송신 또는 수신하기 위한 제1 핀에 연결되어, 인에이블 시 제1 핀에 연결된 신호 라인에 터미네이션 저항을 제공하도록 구성되는 제1 온 다이 터미네이션 회로, 제2 신호를 송신 또는 수신하기 위한 제2 핀에 연결되어, 인에이블 시 제2 핀에 연결된 신호 라인에 터미네이션 저항을 제공하도록 구성되는 제2 온 다이 터미네이션 회로 및 제1 온 다이 터미네이션 회로와 제2 온 다이 터미네이션 회로의 인에이블 시점 및/또는 디스에이블 시점을 독립적으로 제어하도록 구성되는 온 다이 터미네이션 제어 회로를 포함할 수 있다.

Description

신호를 송수신 하기 위한 장치, 그것의 동작 방법, 메모리 장치 및 그것의 동작 방법{APPARATUS FOR TRANSMITTING AND RECEIVING SIGNAL, OPERATION METHOD THEREOF, MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 개시의 기술적 사상은 신호 송수신 장치, 신호 송수신 장치의 동작 방법, 메모리 장치 및 메모리 장치의 동작 방법에 관한 것으로서, 자세하게는 온 다이 터미네이션 회로를 포함하는 신호 송수신 장치 및 메모리 장치, 그것들의 동작 방법에 관한 것이다.
저전력 더블 데이터 레이트(Low Power Double Data Rate: LPDDR) 동기 다이나믹 랜덤 억세스 메모리(Synchronous Dynamic Random Access Memory: SDRAM) 등과 같은 모바일향(mobile-oriented) 메모리 장치는 스마트폰(smart phone), 태블릿(tablet) PC, 울트라 북(ultra book) 등과 같은 모바일 전자기기에 주로 사용된다. 모바일 전자기기에서 수행되는 멀티 태스킹 지원을 위해 모바일 운영체제(OS)의 용량이 커짐에 따라, 보다 더 저전력 소모 특성을 가지면서 고속 동작 성능을 지닌 모바일 전자기기가 요망된다.
온 다이 터미네이션(on die termination; ODT)은 송신 장치와 수신 장치 간의 인터페이스에서 신호 반사(signal reflection)를 최소화함으로써 신호 충실도(signal integrity)를 향상시키기 위한 기술이다.
본 개시의 기술적 사상은 신호 송수신 장치, 신호 송수신 장치의 동작 방법, 메모리 장치 및 메모리 장치의 동작 방법에 있어서, 신호 송수신을 지체 없이 수행하여 동작 속도 및 동작 성능을 향상시키기 위한 방법 및 장치를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 신호 송수신 장치는, 제1 신호를 송신 또는 수신하기 위한 제1 핀에 연결되어, 인에이블 시 제1 핀에 연결된 신호 라인에 터미네이션 저항을 제공하도록 구성되는 제1 온 다이 터미네이션 회로, 제2 신호를 송신 또는 수신하기 위한 제2 핀에 연결되어, 인에이블 시 제2 핀에 연결된 신호 라인에 터미네이션 저항을 제공하도록 구성되는 제2 온 다이 터미네이션 회로 및 제1 온 다이 터미네이션 회로와 제2 온 다이 터미네이션 회로의 인에이블 시점 및/또는 디스에이블 시점을 독립적으로 제어하도록 구성되는 온 다이 터미네이션 제어 회로를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 제1 핀 및 제2 핀을 통해 신호를 송신 또는 수신하는 장치의 동작 방법은, 제1 핀에 연결되어, 인에이블 시 제1 핀에 연결된 신호 라인에 터미네이션 저항을 제공하는 제1 온 다이 터미네이션 회로 및 제2 핀에 연결되어, 인에이블 시 제2 핀에 연결된 신호 라인에 터미네이션 저항을 제공하는 제2 온 다이 터미네이션 회로를 디스에이블 시키는 단계, 제1 온 다이 터미네이션 회로를 인에이블 시키는 단계 및 제1 온 다이 터미네이션 회로가 인에이블 된 후 사전 결정된 시간이 흐른 뒤, 제2 온 다이 터미네이션 회로를 인에이블 시키는 단계를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 데이터 신호를 송신 또는 수신하기 위한 데이터 핀에 연결되어, 인에이블 시 데이터 핀에 연결된 신호 라인에 터미네이션 저항을 제공하도록 구성되는 제1 온 다이 터미네이션 회로, 독출 데이터 스트로브 신호를 송신하기 위한 독출 데이터 스트로브 핀에 연결되어, 인에이블 시 독출 데이터 스트로브 핀에 연결된 신호 라인에 터미네이션 저항을 제공하도록 구성되는 제2 온 다이 터미네이션 회로 및 제1 온 다이 터미네이션 회로와 제2 온 다이 터미네이션 회로의 인에이블 시점 및/또는 디스에이블 시점을 독립적으로 제어하도록 구성되는 온 다이 터미네이션 제어 회로를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 데이터 핀을 통해 데이터 신호를 송신 또는 수신하고, 독출 데이터 스트로브 핀을 통해 독출 데이터 스트로브 신호를 송신하는 메모리 장치의 동작 방법은, 데이터 독출 커맨드를 메모리 장치의 외부로부터 수신하는 단계, 데이터 핀에 연결되어, 인에이블 시 데이터 핀에 연결된 신호 라인에 터미네이션 저항을 제공하는 제1 온 다이 터미네이션 회로 및 독출 데이터 스트로브 핀에 연결되어, 인에이블 시 독출 데이터 스트로브 핀에 연결된 신호 라인에 터미네이션 저항을 제공하는 제2 온 다이 터미네이션 회로를 디스에이블 시키는 단계, 제1 온 다이 터미네이션 회로를 인에이블 시키는 단계 및 제1 온 다이 터미네이션 회로가 인에이블 된 후 사전 결정된 시간이 흐른 뒤, 제2 온 다이 터미네이션 회로를 인에이블 시키는 단계를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 서브 메모리 시스템은, 복수의 메모리 랭크들을 포함할 수 있고, 복수의 메모리 랭크들 각각은, 데이터 신호를 송신 또는 수신하기 위한 데이터 핀에 연결된 제1 온 다이 터미네이션 회로 및 독출 데이터 스트로브 신호를 송신하기 위한 독출 데이터 스트로브 핀에 연결된 제2 온 다이 터미네이션 회로를 포함할 수 있고, 복수의 메모리 랭크들 중 논-타겟 메모리 랭크의 제1 온 다이 터미네이션 회로 및 제2 온 다이 터미네이션 회로는, 인에이블 상태를 유지할 수 있고, 복수의 메모리 랭크들 중 타겟 메모리 랭크의 제1 온 다이 터미네이션 회로 및 제2 온 다이 터미네이션 회로는, 상기 타겟 메모리 랭크의 독출 동작 구간 내에서 디스에이블 될 수 있고, 타겟 메모리 랭크의 독출 동작 구간 내에서, 타겟 메모리 랭크의 제1 온 다이 터미네이션 회로가 디스에이블 되는 시구간은 타겟 메모리 랭크의 제2 온 다이 터미네이션 회로가 디스에이블 되는 시구간에 포함될 수 있다.
본 개시의 예시적 실시 예에 따른 신호 송수신 장치 및 메모리 장치는, 제1 핀에 연결된 제1 온 다이 터미네이션 회로와 제2 핀에 연결된 제2 온 다이 터미네이션 회로의 인에이블 및/또는 디스에이블 시점을 독집적으로 제어함으로써, 온 다이 터미네이션 회로를 포함함에 따라 필요로 하는 프리 앰블 시간 및/또는 포스트 앰블 시간에 따른 성능 저하를 줄일 수 있다. 즉, 이에 따라, 신호 송수신을 지체 없이 수행하여, 동작 속도 및 동작 성능을 향상시킬 수 있다.
또한, 본 개시의 예시적 실시 예에 따른 신호 송수신 장치 및 메모리 장치는, 논 타겟팅 온 다이 터미네이션 모드에서도 노말 온 다이 터미네이션 모드와 동일한 타이밍 제어를 제공함으로써 컨트롤러의 제어 동작을 일원화 할 수 있고, 컨트롤러의 제어 동작을 용이하게 만들 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 신호 송수신 장치를 나타낸다.
도 2는 본 개시의 예시적 실시 예에 따른 신호 송수신 장치의 동작 방법을 나타낸다.
도 3은 본 개시의 예시적 실시 예에 따른 신호 송수신 장치의 동작 방법을 나타낸다.
도 4는 본 개시의 예시적 실시 예에 따른 제1 온 다이 터미네이션 회로 및 제2 온 다이 터미네이션 회로의 상태를 시간에 따라 도시하는 타이밍도를 나타낸다.
도 5a 및 도 5b는 본 개시의 예시적 실시 예에 따른 제1 온 다이 터미네이션 회로 및 제2 온 다이 터미네이션 회로의 상태, 제1 신호 및 제2 신호를 시간에 따라 도시하는 타이밍도를 나타낸다.
도 6a 및 도 6b는 본 개시의 예시적 실시 예에 따른 제1 온 다이 터미네이션 회로 및 제2 온 다이 터미네이션 회로의 상태, 제1 신호 및 제2 신호를 시간에 따라 도시하는 타이밍도를 나타낸다.
도 7은 본 개시의 예시적 실시 예에 따른 데이터 처리 시스템을 나타낸다.
도 8은 본 개시의 예시적 실시 예에 따른 논 타겟팅 온 다이 터미네이션 모드를 설명하기 위한 신호들에 대한 타이밍도를 나타낸다.
도 9는 본 개시의 예시적 실시 예에 따른 제1 메모리 랭크를 나타낸다.
도 10은 관련 기술에 따른 메모리 랭크의 다양한 신호들에 대한 타이밍도를 나타낸다.
도 11은 본 개시의 예시적 실시 예에 따른 메모리 랭크의 다양한 신호들에 대한 타이밍도를 나타낸다.
도 12는 본 개시의 예시적 실시 예에 따른 메모리 랭크의 다양한 신호들에 대한 타이밍도를 나타낸다.
도 13은 본 개시의 예시적 실시 예에 따른 메모리 랭크의 동작 방법의 순서도를 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시 예에 따른 신호 송수신 장치(10)를 나타낸다. 신호 송수신 장치(10)는 제1 온 다이 터미네이션(on die termination) 회로(100), 제2 온 다이 터미네이션 회로(200), 온 다이 터미네이션 제어 회로(300), 제1 핀(410) 및 제2 핀(420)을 포함할 수 있다. 이하에서, 설명의 편의를 위해, 제1 온 다이 터미네이션 회로(100)를 제1 ODT 회로(100)라 칭하고, 제2 온 다이 터미네이션 회로(200)를 제2 ODT 회로(200)라 칭하고, 온 다이 터미네이션 제어 회로(300)를 ODT 제어 회로(300)라 칭하기로 한다.
신호 송수신 장치(10)는 제1 핀(410)을 통해 제1 신호(Sig_1)를 신호 송수신 장치(10) 외부로 송신할 수 있고, 제1 핀(410)을 통해 제1 신호(Sig_1)를 신호 송수신 장치(10) 외부로부터 수신할 수 있다. 제1 핀(410)을 통해 송신되는 제1 신호(Sig_1)는 제1 신호 경로(510)를 거쳐 제1 핀(410)으로 제공될 수 있다. 제1 핀(410)을 통해 수신되는 제1 신호(Sig_1)는 제1 신호 경로(510)를 거쳐 신호 송수신 장치(10) 내부에 제공될 수 있다. 제1 신호 경로(510)는 제1 신호(Sig_1)를 처리하기 위한 다양한 회로 요소들을 포함할 수 있다.
마찬가지로, 신호 송수신 장치(10)는 제2 핀(420)을 통해 제2 신호(Sig_2)를 신호 송수신 장치(10) 외부로 송신할 수 있고, 제2 핀(420)을 통해 제2 신호(Sig_2)를 신호 송수신 장치(10) 외부로부터 수신할 수 있다. 제2 핀을 통해 송신되는 제2 신호(Sig_2)는 제2 신호 경로(520)를 거쳐 제2 핀(420)으로 제공될 수 있다. 제2 핀(420)을 통해 수신되는 제2 신호(Sig_2)는 제2 신호 경로(520)를 거쳐 신호 송수신 장치(10) 내부에 제공될 수 있다. 제2 신호 경로(520)는 제2 신호(Sig_2)를 처리하기 위한 다양한 회로 요소들을 포함할 수 있다.
제1 핀(410) 및 제2 핀(420)에 관해, "핀"이라는 용어는 집적 회로에 대한 전기적 상호 접속을 폭넓게 가리키는 것으로서, 예를 들어, 패드 또는 집적 회로 상의 다른 전기적 접촉점을 포함할 수 있다.
제1 ODT 회로(100)는 제1 핀(410)과 전기적으로 연결되어, 인에이블 시 제1 핀(410)과 연결되는 신호 라인에 터미네이션 저항을 제공할 수 있다. 제1 ODT 회로(100)는 ODT 제어 회로(300)에 의해 제어될 수 있고, 예를 들어, ODT 제어 회로(300)로부터 제공되는 제1 제어 신호(CTRL_1)에 기초해 제어될 수 있다. 일 실시 예에서, 제1 ODT 회로(100)는, 제1 제어 신호(CTRL_1)에 기초해, 인에이블 되거나 디스에이블 될 수 있으며, 그것의 터미네이션 저항이 변동될 수 있다.
제2 ODT 회로(200)는 제2 핀(420)과 전기적으로 연결되어, 인에이블 시 제2 핀(420)과 연결되는 신호 라인에 터미네이션 저항을 제공할 수 있다. 제2 ODT 회로(200)는 ODT 제어 회로(300)에 의해 제어될 수 있고, 예를 들어, ODT 제어 회로(300)로부터 제공되는 제2 제어 신호(CTRL_2)에 기초해 제어될 수 있다. 일 실시 예에서, 제2 ODT 회로(200)는, 제2 제어 신호(CTRL_2)에 기초해, 인에이블 되거나 디스에이블 될 수 있으며, 그것의 터미네이션 저항이 변동될 수 있다.
ODT 제어 회로(300)는 제1 ODT 회로(100) 및 제2 ODT 회로(200)를 제어할 수 있다. 예를 들어, ODT 제어 회로(300)는 제1 ODT 회로(100)에 제1 제어 신호(CTRL_1)를 제공함으로써 제1 ODT 회로(100)를 제어할 수 있고, 제2 ODT 회로(200)에 제2 제어 신호(CTRL_2)를 제공함으로써 제2 ODT 회로(200)를 제어할 수 있다.
ODT 제어 회로(300)는 신호 송수신 장치(10) 내에서 다양한 형태로 구현될 수 있다. 예를 들어, 실시 예에 따라, ODT 제어 회로(300)는 하드웨어 형태로 구현되거나 소프트웨어 형태로 구현될 수 있다. ODT 제어 회로(300)가 하드웨어의 형태로 구현되는 경우, ODT 제어 회로(300)는 제1 ODT 회로(100) 및 제2 ODT 회로(200)를 제어하기 위한 회로들을 포함할 수 있다. 또한, 예를 들어, ODT 제어 회로(300)가 소프트웨어의 형태로 구현되는 경우, 신호 송수신 장치(10) 내 메모리에 저장된 프로그램(또는 인스트럭션들)이 내부 제어 로직 또는 내부 적어도 하나의 프로세서에 의해 실행됨으로써 제1 ODT 회로(100) 및 제2 ODT 회로(200)를 제어할 수 있다. 하지만 상기 실시 예들에만 한정되는 것도 아니며, ODT 제어 회로(300)는 펌웨어와 같이 소프트웨어와 하드웨어가 결합된 형태로 구현될 수도 있다.
본 개시의 예시적 실시 예에 따른 ODT 제어 회로(300)는, 제1 ODT 회로(100) 및 제2 ODT 회로(200)를 분리하여(separately) 또는 독립적으로(independently) 제어할 수 있다. 일 실시 예에서, ODT 제어 회로(300)는, 제1 ODT 회로(100)와 제2 ODT 회로(200)의 인에이블 시점 및/또는 디스에이블 시점을 독립적으로 제어할 수 있다.
예를 들어, 제1 핀(410) 및 제2 핀(420) 각각의 상태가 터미네이션 저항을 필요로 하지 않는 제1 모드에 놓이는 경우, ODT 제어 회로(300)는 제1 ODT 회로(100) 및 제2 ODT 회로(200)가 디스에이블 되도록 제1 ODT 회로(100) 및 제2 ODT 회로(200)를 제어할 수 있는데, 이 때 제1 ODT 회로(100)의 디스에이블 시점과 제2 ODT 회로(200)의 디스에이블 시점을 다르게 만들 수 있다. 일 실시 예에서, 제1 모드는, 신호가 신호 송수신 장치(10) 외부로 송신되는 모드를 나타낼 수 있지만, 이에 제한되지는 않는다.
또한, 일 실시 예에서, 제1 핀(410) 및 제2 핀(420) 각각의 상태가 터미네이션 저항을 필요로 하지 않는 제1 모드에서 터미네이션 저항을 필요로 하는 제2 모드로 천이하는 경우, ODT 제어 회로(300)는 제1 ODT 회로(100) 및 제2 ODT 회로(200)가 인에이블 되도록 제1 ODT 회로(100) 및 제2 ODT 회로(200)를 제어할 수 있는데, 이 때 제1 ODT 회로(100)의 인에이블 시점과 제2 ODT 회로(200)의 인에이블 시점을 다르게 만들 수 있다. 일 실시 예에서, 제2 모드는, 신호가 신호 송수신 장치(10) 외부로부터 수신되는 모드를 나타낼 수 있지만, 이에 제한되지는 않는다.
일 실시 예에서, 제1 핀(410) 및 제2 핀(420) 각각의 상태가 상기 제1 모드에서 상기 제2 모드로 천이하는 경우, ODT 제어 회로(300)는, 제1 ODT 회로(100)가 인에이블 된 후 사전 결정된 시간이 흐른 뒤, 제2 ODT 회로(200)가 인에이블 되도록 제1 ODT 회로(100) 및 제2 ODT 회로(200)를 제어할 수 있다. 신호 송수신 장치(10)는, 제1 ODT 회로(100)가 인에이블 된 뒤, 제2 ODT 회로(200)가 인에이블 되기 전, 제1 핀(410)을 통해 제1 신호(Sig_1)를 송신하거나 수신할 수 있다.
본 개시의 예시적 실시 예에 따른 신호 송수신 장치(10)에 의하면, 제1 ODT 회로(100)와 제2 ODT 회로(200)의 인에이블 및/또는 디스에이블 타이밍 제어를 독립적으로 수행할 수 있기 때문에, 제2 ODT 회로(200)가 디스에이블 되어 있는 경우라 할지라도 제1 ODT 회로(100)는 인에이블 되어, 신호 송수신 장치(10)는 터미네이션 저항을 필요로 하는 제2 모드 하에서 제1 핀(410)을 통해 제1 신호(Sig_1)를 송신 또는 수신할 수 있다. 이에 따라, 복수의 ODT 회로들을 포함함에 따라 발생할 수 있는 프리 앰블 시간 및/또는 포스트 앰블 시간에 따른 성능 저하를 막을 수 있다.
도 2는 본 개시의 예시적 실시 예에 따른 신호 송수신 장치의 동작 방법을 나타낸다. 도 2는 도 1을 함께 참조하여 설명된다.
신호 송수신 장치(10)는, 제1 ODT 회로(100) 및 제2 ODT 회로(200)를 디스에이블 할 수 있다(S120). 예를 들어, 제1 핀(410) 및 제2 핀(420) 각각의 상태가 터미네이션 저항을 필요로 하지 않는 제1 모드에 놓이는 경우, ODT 제어 회로(300)는, 제1 ODT 회로(100) 및 제2 ODT 회로(200)가 디스에이블 되도록, 제1 ODT 회로(100) 및 제2 ODT 회로(200)를 제어할 수 있다.
신호 송수신 장치(10)는, 제1 ODT 회로(100)를 인에이블 시킬 수 있다(S140). 예를 들어, 제1 핀(410)의 상태가 터미네이션 저항을 필요로 하지 않는 제1 모드에서 터미네이션 저항을 필요로 하는 제2 모드로 천이하는 경우, ODT 제어 회로(300)는, 제1 ODT 회로(100)가 인에이블 되도록, 제1 ODT 회로(100)를 제어할 수 있다.
신호 송수신 장치(10)는, 제2 ODT 회로(200)를 인에이블 시킬 수 있다(S160). 예를 들어, 제2 핀(420)의 상태가 터미네이션 저항을 필요로 하지 않는 제1 모드에서 터미네이션 저항을 필요로 하는 제2 모드로 천이하는 경우, ODT 제어 회로(300)는, 제2 ODT 회로(200)가 인에이블 되도록, 제2 ODT 회로(200)를 제어할 수 있다. 일 실시 예에서, ODT 제어 회로(300)는, 제2 ODT 회로(200)가 인에이블 되는 시점이 제1 ODT 회로(100)가 인에이블 되는 시점과 상이하도록 제1 ODT 회로(100) 및 제2 ODT 회로(200)를 제어할 수 있다. 예를 들어, ODT 제어 회로(300)는, 제1 ODT 회로(100)가 인에이블 된 후 사전 결정된 시간이 흐른 뒤, 제2 ODT 회로(200)가 인에이블 되도록 제1 ODT 회로(100) 및 제2 ODT 회로(200)를 제어할 수 있다.
일 실시 예에서, 신호 송수신 장치(10)는, 제1 ODT 회로(100)가 인에이블 된 뒤, 제2 ODT 회로(200)가 인에이블 되기 전에, 제1 핀(410)을 통해 제1 신호(Sig_1)를 수신할 수 있다.
본 개시의 예시적 실시 예에 따른 신호 송수신 장치(10)에 의하면, 제1 ODT 회로(100)와 제2 ODT 회로(200)의 인에이블 및/또는 디스에이블 타이밍 제어를 독립적으로 수행할 수 있기 때문에, 제2 ODT 회로(200)가 디스에이블 되어 있는 경우라 할지라도 제1 ODT 회로(100)는 인에이블 되어, 신호 송수신 장치(10)는 터미네이션 저항을 필요로 하는 제2 모드 하에서 제1 핀(410)을 통해 제1 신호(Sig_1)를 수신할 수 있다. 이에 따라, 복수의 ODT 회로들을 포함함에 따라 발생할 수 있는 프리 앰블 시간 및/또는 포스트 앰블 시간에 따른 성능 저하를 막을 수 있다.
도 3은 본 개시의 예시적 실시 예에 따른 신호 송수신 장치의 동작 방법을 나타낸다. 특히, 도 3은 도 2의 S120 단계의 세부적인 단계를 나타낼 수 있다. 도 3은 도 1을 함께 참조하여 설명된다.
신호 송수신 장치(10)는, 제2 ODT 회로(200)를 디스에이블 할 수 있다(S122). 예를 들어, 제2 핀(420)의 상태가 터미네이션 저항을 필요로 하지 않는 제1 모드에 놓이는 경우, ODT 제어 회로(300)는 제2 ODT 회로(200)가 디스에이블 되도록, 제2 ODT 회로(200)를 제어할 수 있다.
신호 송수신 장치(10)는, 제1 ODT 회로(100)를 디스에이블 할 수 있다(S124). 예를 들어, 제1 핀(410)의 상태가 터미네이션 저항을 필요로 하지 않는 제1 모드에 놓이는 경우, ODT 제어 회로(300)는 제1 ODT 회로(100)가 디스에이블 되도록, 제1 ODT 회로(100)를 제어할 수 있다. 일 실시 예에서, ODT 제어 회로(300)는, 제1 ODT 회로(100)가 디스에이블 되는 시점이 제2 ODT 회로(200)가 디스에이블 되는 시점과 상이하도록 제1 ODT 회로(100) 및 제2 ODT 회로(200)를 제어할 수 있다. 예를 들어, ODT 제어 회로(300)는, 제2 ODT 회로(200)가 디스에이블 된 후 사전 결정된 시간이 흐른 뒤, 제1 ODT 회로(100)가 디스에이블 되도록 제1 ODT 회로(100) 및 제2 ODT 회로(200)를 제어할 수 있다.
이상과 같은 제1 ODT 회로(100) 및 제2 ODT 회로(200)에 대한 구체적인 제어 방식에 대해서는, 이하의 도면들을 참조해 보다 자세히 설명된다.
도 4는 본 개시의 예시적 실시 예에 따른 제1 온 다이 터미네이션 회로 및 제2 온 다이 터미네이션 회로의 상태를 시간에 따라 도시하는 타이밍도를 나타낸다. 도 4는 도 1을 함께 참조하여 설명된다.
일 실시 예에서, 제1 ODT 회로(100) 및 제2 ODT 회로(200)는 디폴트(default)하게는 인에이블 상태를 유지할 수 있다.
제1 시점(T1)에, 제2 ODT 회로(200)는 디스에이블 될 수 있다. 예를 들어, 제1 시점(T1)에, ODT 제어 회로(300)는, 제2 ODT 회로(200)가 디스에이블 되도록 제2 ODT 회로(200)를 제어할 수 있다.
제1 시점(T1)으로부터 제1 시간 간격(dT1) 만큼의 시간이 흐른 제2 시점(T2)에, 제1 ODT 회로(100)는 디스에이블 될 수 있다. 제1 시간 간격(dT1)은 사전 결정된 시간으로서 신호 송수신 장치(10) 내 ODT 제어 회로(300)에 저장되어 있는 값일 수 있다. 다시 말해, ODT 제어 회로(300)는, 제2 ODT 회로(200)가 디스에이블 된 후 사전 결정된 제1 시간 간격(dT1) 만큼의 시간이 흐른 뒤, 제1 ODT 회로(100)가 디스에이블 되도록, 제1 ODT 회로(100)를 제어할 수 있다.
제3 시점(T3)에, 제1 ODT 회로(100)는 인에이블 될 수 있다. 예를 들어, 제1 핀(410)의 상태가 터미네이션 저항을 필요로 하지 않는 제1 모드에서 터미네이션 저항을 필요로 하는 제2 모드로 천이되는 경우, ODT 제어 회로(300)는, 제1 ODT 회로(100)가 인에이블 되도록 제1 ODT 회로(100)를 제어할 수 있다.
제3 시점(T3)으로부터 제2 시간 간격(dT2) 만큼의 시간이 흐른 제4 시점(T4)에, 제2 ODT 회로(200)는 디스에이블 될 수 있다. 제2 시간 간격(dT2)은 사전 결정된 시간으로서 신호 송수신 장치(10) 내 ODT 제어 회로(300)에 저장되어 있는 값일 수 있다. 실시 예에 따라, 제2 시간 간격(dT2)은 제1 시간 간격(dT1)과 같을 수도 있고, 다를 수도 있다. 다시 말해, ODT 제어 회로(300)는, 제1 ODT 회로(100)가 인에이블 된 후 사전 결정된 제2 시간 간격(dT2) 만큼의 시간이 흐른 뒤, 제2 ODT 회로(200)가 인에이블 되도록, 제2 ODT 회로(200)를 제어할 수 있다.
본 개시의 예시적 실시 예에 따른 신호 송수신 장치(10)에 의하면, 신호 송수신 장치(10)는, 제3 시점(T3)과 제4 시점(T4) 사이의 시구간에서, 터미네이션 저항을 필요로 하는 제2 모드 하에서, 제1 핀(410)을 통해 제1 신호(Sig_1)를 수신할 수 있다. 즉, 신호 송수신 장치(10)는, 제2 ODT 회로(200)가 디스에이블 된 시구간에서도, 제2 모드 하에서 제1 핀(410)을 통해 신호를 수신함으로써 성능 개선 효과를 가질 수 있다.
도 5a 및 도 5b는 본 개시의 예시적 실시 예에 따른 제1 온 다이 터미네이션 회로 및 제2 온 다이 터미네이션 회로의 상태, 제1 신호(Sig_1) 및 제2 신호(Sig_2)를 시간에 따라 도시하는 타이밍도를 나타낸다. 특히, 도 5a 및 도 5b는, 도 4와 같은 타이밍도에서 제1 신호(Sig_1) 및 제2 신호(Sig_2)의 타이밍도를 추가로 도시한 것을 나타낼 수 있다. 도 5a 및 도 5b는 도 1을 함께 참조하여 설명되며, 도 4와 중복되는 설명은 생략한다.
도 5a를 참조하면, 제2 시점(T2)과 제3 시점(T3) 사이의 시구간에서, 신호 송수신 장치(10)는, 터미네이션 저항을 필요로 하지 않는 제1 모드 하에서, 제2 핀(420)을 통해 제2 신호(Sig_2)를 송신할 수 있다. 일 실시 예에서, 제1 모드는 신호를 신호 송수신 장치(10)의 외부로 송신하는 모드를 나타낼 수 있고(이에 제한되지는 않음), 제2 시점(T2)과 제3 시점(T3) 사이의 시구간에서, 신호 송수신 장치(10)는, 제2 핀(420)을 통해 제2 신호(Sig_2)를 신호 송수신 장치(10)의 외부로 송신할 수 있다.
제5 시점(T5)과 제6 시점(T6) 사이의 시구간에서, 신호 송수신 장치(10)는, 터미네이션 저항을 필요로 하지 않는 제1 모드 하에서, 제1 핀(410)을 통해 제1 신호(Sig_1)를 송신할 수 있다. 일 실시 예에서, 제1 모드는 신호를 신호 송수신 장치(10)의 외부로 송신하는 모드를 나타낼 수 있고(이에 제한되지는 않음), 제5 시점(T5)과 제6 시점(T6) 사이의 시구간에서, 신호 송수신 장치(10)는, 제1 핀(410)을 통해 제1 신호(Sig_1)를 신호 송수신 장치(10)의 외부로 송신할 수 있다.
제5 시점(T5)은, 제2 시점(T2)으로부터 제3 시간 간격(dT3) 만큼의 시간이 흐른 시점을 나타낼 수 있다. 제6 시점(T6)은, 제3 시점(T3)보다 제4 시간 간격(dT4) 만큼의 시간이 앞선 시점을 나타낼 수 있다. 실시 예에 따라, 제3 시간 간격(dT3)과 제4 시간 간격(dT4)은 같을 수도 있고, 상이할 수도 있다.
제1 신호(Sig_1)와 제2 신호(Sig_2)를 송신할 때, 신호 송수신 장치(10)의 스펙 상 이유와 같은 다양한 이유에 의해, 제1 신호(Sig_1) 및 제2 신호(Sig_2)가 전달되는 시구간 앞 뒤로 시간 여유를 두고 제2 ODT 회로(200)를 디스에이블 시킬 필요가 있다. 이 때, 관련 기술에서는, 제1 ODT 회로(100)와 제2 ODT 회로(200)의 인에이블 및/또는 디스에이블 타이밍을 동일하게 제어하기 때문에, 상기 시간 여유에 해당하는 시구간에서 제1 ODT 회로(100)도 디스에이블 상태를 유지해야만 한다.
반면, 본 개시의 예시적 실시 예에 따른 신호 송수신 장치(10)는, 제1 ODT 회로(100)와 제2 ODT 회로(200)를 독립적으로 제어함으로써, 제2 ODT 회로(200)가 디스에이블 상태를 유지하는 시구간인 제3 시점(T3)과 제4 시점(T4) 사이의 시구간에서도, 제1 ODT 회로(100)를 인에이블 상태로 만들 수 있다. 이에 따라, 신호 송수신 장치(10)는, 제3 시점(T3)과 제4 시점(T4) 사이의 시구간에서, 터미네이션 저항을 필요로 하는 제2 모드 하에서, 제1 핀(410)을 통해 제1 신호(Sig_1)를 수신할 수 있다. 즉, 신호 송수신 장치(10)는, 제2 ODT 회로(200)가 디스에이블 된 시구간에서도, 제2 모드 하에서 제1 핀(410)을 통해 신호를 수신함으로써 성능 개선 효과를 가질 수 있다.
도 5b를 참조하면, 일 실시 예에서, 제7 시점(T7)과 제8 시점(T8) 사이의 시구간에서, 신호 송수신 장치(10)는, 터미네이션 저항을 필요로 하지 않는 제1 모드 하에서, 제2 핀(420)을 통해 제2 신호(Sig_2)를 송신할 수 있다. 일 실시 예에서, 제1 모드는 신호를 신호 송수신 장치(10)의 외부로 송신하는 모드를 나타낼 수 있고(이에 제한되지는 않음), 제7 시점(T7)과 제8 시점(T8) 사이의 시구간에서, 신호 송수신 장치(10)는, 제2 핀(420)을 통해 제2 신호(Sig_2)를 신호 송수신 장치(10)의 외부로 송신할 수 있다.
제7 시점(T7)은, 제1 시점(T1)으로부터 제5 시간 간격(dT5) 만큼의 시간이 흐른 시점을 나타낼 수 있다. 제8 시점(T8)은, 제4 시점(T4) 보다 제6 시간 간격(dT6) 만큼의 시간이 앞선 시점을 나타낼 수 있다. 실시 예에 따라, 제5 시간 간격(dT5)과 제6 시간 간격(dT6)은 같을 수도 있고, 상이할 수도 있다.
도 6a 및 도 6b는 본 개시의 예시적 실시 예에 따른 제1 온 다이 터미네이션 회로 및 제2 온 다이 터미네이션 회로의 상태, 제1 신호(Sig_1) 및 제2 신호(Sig_2)를 시간에 따라 도시하는 타이밍도를 나타낸다. 특히, 도 6a 및 도 6b는, 도 5a 및 도 5b 각각의 타이밍도에서 제2 모드 하에서 수신되는 제1 신호(Sig_1)의 타이밍도를 추가로 도시한 것을 나타낼 수 있다. 도 6a 및 도 6b는 도 1을 함께 참조하여 설명되며, 도 4, 도 5a 및 도 5b와 중복되는 설명은 생략한다.
도 6a를 참조하면, 제3 시점(T3)과 제4 시점(T4) 사이의 시구간에서, 신호 송수신 장치(10)는, 터미네이션 저항을 필요로 하는 제2 모드 하에서, 제1 핀(410)을 통해 제1 신호(Sig_1)를 수신할 수 있다. 다시 말해, 제1 ODT 회로(100)가 인에이블 된 뒤, 제2 ODT 회로(200)가 인에이블 되기 전, 신호 송수신 장치(10)는, 제2 모드 하에서, 제1 핀(410)을 통해 제1 신호(Sig_1)를 수신할 수 있다.
마찬가지로, 도 6b를 참조하면, 제3 시점(T3)과 제4 시점(T4) 사이의 시구간에서, 신호 송수신 장치(10)는, 터미네이션 저항을 필요로 하는 제2 모드 하에서, 제1 핀(410)을 통해 제1 신호(Sig_1)를 수신할 수 있다. 다시 말해, 제1 ODT 회로(100)가 인에이블 된 뒤, 제2 ODT 회로(200)가 인에이블 되기 전, 신호 송수신 장치(10)는, 제2 모드 하에서, 제1 핀(410)을 통해 제1 신호(Sig_1)를 수신할 수 있다.
본 개시의 예시적 실시 예에 따른 신호 송수신 장치(10)는, 제3 시점(T3)과 제4 시점(T4) 사이의 시구간에서, 터미네이션 저항을 필요로 하는 제2 모드 하에서, 제1 핀(410)을 통해 제1 신호(Sig_1)를 수신할 수 있다. 즉, 신호 송수신 장치(10)는, 제2 ODT 회로(200)가 인에이블 되는 제4 시점(T4)까지 기다릴 필요 없이, 제2 모드 하에서 제1 핀(410)을 통해 신호를 수신함으로써 성능 개선 효과를 가질 수 있다.
도 7은 본 개시의 예시적 실시 예에 따른 데이터 처리 시스템(1000)을 나타낸다. 데이터 처리 시스템(1000)은 호스트(1100), 메모리 컨트롤러(1200) 및 서브 메모리 시스템(1300)을 포함할 수 있다. 데이터 처리 시스템(1000)은 각종 서버(Server), 데스크톱, 노트북, 스마트폰, 태블릿 PC, 프린터, 스캐너, 모니터, 디지털 카메라, 디지털 음악 플레이어, 디지털 미디어 레코드, 휴대형 게임 콘솔 등 메모리를 필요로 하는 각종 전자 장치에 적용될 수 있으며, 개시된 예시에만 한정되는 것은 아니다. 도 7의 서브 메모리 시스템(1300)에 포함된 제1 메모리 랭크(1310) 내지 제N 메모리 랭크(단, N은 자연수)(1320) 각각은 도 1 내지 도 6을 참조해 설명된 신호 송수신 장치(10)를 포함할 수 있다.
호스트(1100)는 메모리 컨트롤러(1200)에 데이터(DATA) 및 요청 신호(REQ)를 제공할 수 있다. 예를 들어, 호스트(1100)는 메모리 컨트롤러(1200)에 데이터(DATA)에 대한 독출(read) 요청 또는 기록(write) 요청과 같은 요청 신호(REQ)를 제공할 수 있다. 이외에도, 호스트(1100)는 메모리 컨트롤러(1200)에 명령, 어드레스 및 우선순위 정보 등을 제공할 수 있으며, 이에 제한되지는 않는다. 호스트(1100)와 메모리 컨트롤러(1200)는 USB(Universal Serial Bus) 프로토콜, MMC(Multimedia Card) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나에 기반하여 데이터 및 신호들을 교환할 수 있다. 호스트(1100)는 메모리 컨트롤러(1200)와 함께 CPU(Central Processing Unit) 및/또는 GPU(Graphic Processing Unit) 등을 포함하는 SoC(System on Chip) 또는 어플리케이션 프로세서(application processor)로 구현될 수 있다.
메모리 컨트롤러(1200)는 호스트(1100)의 요청 신호(REQ)에 응답하여 서브 메모리 시스템(1300)을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(1200)는 호스트(1100)로부터 수신된 독출 요청에 응답하여 서브 메모리 시스템(1300)이 데이터(DQ)를 독출하도록 서브 메모리 시스템(1300)을 제어할 수 있다. 마찬가지로, 메모리 컨트롤러(1200)는 호스트(1100)로부터 수신된 기입 요청에 응답하여 서브 메모리 시스템(1300)이 데이터(DQ)를 기입하도록 서브 메모리 시스템(1300)을 제어할 수 있다. 이를 위해, 메모리 컨트롤러(1200)는 서브 메모리 시스템(1300)에 커맨드(CMD) 및 어드레스(ADDR)를 제공할 수 있으며, 기록될 데이터(DQ) 또는 독출된 데이터(DQ)는 메모리 컨트롤러(1200)와 서브 메모리 시스템(1300) 사이에서 송수신 될 수 있다. 메모리 컨트롤러(1200)는 메인 클락 신호(CLK) 및 데이터 클락 신호(WCK)를 서브 메모리 시스템(1300)에 제공할 수 있다. 메인 클락 신호(CLK) 및 데이터 클락 신호(WCK)는 메모리 컨트롤러(1200) 및 서브 메모리 시스템(1300)에서 데이터 통신에 이용되는 클락 신호일 수 있다. 비제한적인 예시로서, 데이터 클락 신호(WCK)의 주파수는 메인 클락 신호(CLK)의 주파수의 2배 또는 4배일 수 있다.
서브 메모리 시스템(1300)은 복수의 메모리 랭크들을 포함할 수 있다. 예를 들어, 서브 메모리 시스템(1300)은 제1 메모리 랭크(1310) 내지 제N 메모리 랭크(1320)를 포함할 수 있다. 복수의 메모리 랭크들 각각은 복수의 온 다이 터미네이션 회로들 및 온 다이 터미네이션 제어 회로를 포함할 수 있다. 예를 들어, 제1 메모리 랭크(1310)는 제1 온 다이 터미네이션 회로(1311), 제2 온 다이 터미네이션 회로(1312) 및 온 다이 터미네이션 제어 회로(1313)를 포함할 수 있다. 설명의 편의를 위해, 이하에서는, "온 다이 터미네이션"을 "ODT"로 줄여서 표현하기로 한다. 예를 들어, 제1 온 다이 터미네이션 회로(1311)는 제1 ODT 회로(1311)로서, 제2 온 다이 터미네이션 회로(1312)는 제2 ODT 회로(1312)로서, 온 다이 터미네이션 제어 회로(1313)는 ODT 제어 회로(1313)로서 설명된다.
복수의 메모리 랭크들을 대표하여, 제1 메모리 랭크(1310)에 관해 설명한다.
제1 ODT 회로(1311) 및 제2 ODT 회로(1312) 각각은 전송 선의 임피던스와 매칭된 터미네이션 저항(termination resistor)을 제공함으로써 신호 반사를 억제하는 역할을 수행할 수 있다.
일 실시 예에서, 제1 ODT 회로(1311)는 데이터(DQ)가 송신 또는 수신되는 데이터 핀과 전기적으로 연결될 수 있다. 제1 ODT 회로(1311)는, ODT 제어 회로(1313)로부터 제공되는 제1 제어 신호(CTRL_1)에 기초하여, 인에이블 되거나 디스에이블 될 수 있다. 또한, 제1 제어 신호(CTRL_1)에 기초하여, 제1 ODT 회로(1311)의 터미네이션 저항의 크기가 변동될 수도 있다.
일 실시 예에서, 제2 ODT 회로(1312)는 데이터 스트로브 신호가 전송되는 데이터 스트로브 핀과 전기적으로 연결될 수 있다. 제2 ODT 회로(1312)는, ODT 제어 회로(1313)로부터 제공되는 제2 제어 신호(CTRL_2)에 기초하여, 인에이블 되거나 디스에이블 될 수 있다. 또한, 제2 제어 신호(CTRL_2)에 기초하여, 제2 ODT 회로(1312)의 터미네이션 저항의 크기가 변동될 수도 있다. 일 실시 예에서, 상기 데이터 스트로브 신호는, 독출 데이터 스트로브 신호(RDQS)일 수 있고, 데이터 스트로브 핀은 독출 데이터 스트로브 핀일 수 있다.
다시 말해, 제1 ODT 회로(1311) 및 제2 ODT 회로(1312)의 인에이블 및 디스에이블 타이밍이 조절될 수 있는데, 본 개시의 예시적 실시 예에 따른 제1 메모리 랭크(1310)는 특히, 제1 ODT 회로(1311) 및 제2 ODT 회로(1312)를, 제1 제어 신호(CTRL_1) 및 제2 제어 신호(CTRL_2)를 이용하여, 분리되게(separately) 또는 독립적으로 제어할 수 있다. 다시 말해, 제1 ODT 회로(1311)의 인에이블 및 디스에이블 타이밍은 제2 ODT 회로(1312)의 인에이블 및 디스에이블 타이밍과 상이할 수 있다. 제1 ODT 회로(1311) 및 제2 ODT 회로(1312)의 타이밍에 관한 설명은 이하의 도면들을 참조해 보다 자세히 설명된다.
ODT 제어 회로(1313)는 제1 ODT 회로(1311) 및 제2 ODT 회로(1312)를 제어할 수 있다. 예를 들어, ODT 제어 회로(1313)는 제1 제어 신호(CTRL_1)를 이용해 제1 ODT 회로(1311)를 제어할 수 있고, 제2 제어 신호(CTRL_2)를 이용해 제2 ODT 회로(1312)를 제어할 수 있다.
ODT 제어 회로(1313)는 제1 메모리 랭크(310) 내에서 다양한 형태로 구현될 수 있으며, 실시 예에 따라 ODT 제어 회로(1313)는 하드웨어 형태로 구현되거나 소프트웨어 형태로 구현될 수 있다. 예를 들어, ODT 제어 회로(1313)가 하드웨어의 형태로 구현되는 경우, ODT 제어 회로(1313)는 ODT 회로들을 제어하기 위한 회로들을 포함할 수 있다. 또한 예를 들어, ODT 제어 회로(1313)가 소프트웨어의 형태로 구현되는 경우, 제1 메모리 랭크(1310) 내에 저장된 프로그램(또는 인스트럭션들) 및/또는 랜덤 입출력 코드가 내부 제어 로직 또는 내부 적어도 하나의 프로세서에 의해 실행됨으로써 ODT 회로들을 제어할 수 있다. 하지만 상기 실시 예들에만 한정되는 것도 아니며, ODT 제어 회로(1313)는 펌웨어와 같이 소프트웨어와 하드웨어가 결합된 형태로 구현될 수도 있다.
제1 메모리 랭크(1310)는 적어도 하나의 메모리 장치를 포함할 수 있다. 여기서, 메모리 장치는 휘발성 메모리 장치로 구현될 수 있다. 휘발성 메모리 장치는 RAM(Random Access Memory), DRAM(Dynamic RAM), 또는 SRAM(Static RAM)으로 구현될 수 있으나, 이에 한정되는 것은 아니다. 예시적으로, 메모리 장치는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등에 해당할 수 있다. 또는, 메모리 장치는 고대역폭 메모리(high bandwidth memory; HBM)로 구현될 수도 있다. 한편, 일 실시 예에서, 메모리 장치는 비휘발성 메모리 장치로 구현될 수도 있을 것이다. 일 예로서, 메모리 장치는 PRAM(Phase change RAM), MRAM(Magnetic RAM) 및 RRAM(Resistive RAM) 등의 저항성 메모리로 구현될 수도 있을 것이다. 또한, 경우에 따라, 복수의 메모리 랭크 각각을 메모리 장치라 칭할 수도 있다.
온 다이 터미네이션 기술이 적용되는 메모리 랭크들은 논 타겟팅 ODT 모드 또는 노말 ODT 모드에서 동작할 수 있다. 여기서 노말 ODT 모드란, ODT 회로가 메모리 컨트롤러에 의해 제공되는 커맨드에 기초하여 인에이블 되거나 디스에이블 되는 모드를 나타낸다. 또한 여기서 논 타겟팅 ODT 모드(Non-Targeting On Die Termination mode)란, ODT 회로가 디폴트(default)하게는 인에이블 되어 있고, 해당 메모리 랭크에 데이터 독출 동작이 수행되는 때에만, 메모리 컨트롤러의 제어에 의해, 디스에이블 되는 모드를 나타낸다. 본 개시의 예시적 실시 예에 따른 서브 메모리 시스템(1300) 또는 복수의 메모리 랭크들은 논 타겟팅 ODT 모드에서 동작할 수 있다. 논 타겟팅 ODT 모드에 대해서는, 도 8을 참조해 보다 자세히 설명된다.
일 실시 예에서, 서브 메모리 시스템(1300)은, 데이터 독출 동작에서, 독출 데이터 스트로브 신호(RDQS)를 메모리 컨트롤러(1200)에 제공할 수 있다. 일 실시 예에서, 독출 데이터 스트로브 신호(RDQS)는 데이터 클락 신호(WCK)와 동기화 된 신호일 수 있다. 메모리 컨트롤러(1200)는, 서브 메모리 시스템(1300)에 의해 제공되는 독출 데이터 스트로브 신호(RDQS)를 기반으로 독출된 데이터(DQ)를 수신할 수 있다.
일 실시 예에서, 서브 메모리 시스템(1300)은 메모리 컨트롤러(1200)에 지시자 신호(INDICATOR)를 제공할 수 있다. 여기서, 지시자 신호(INDICATOR)는, 서브 메모리 시스템(1300)이 논 타겟팅 ODT 모드를 지원한다는 것 및/또는 제1 ODT 회로(1311)와 제2 ODT 회로(1312)가 분리되어 제어된다는 것을 나타내는 지시자일 수 있다. 일 실시 예에서, 서브 메모리 시스템(1300)은 모드 레지스터(mode register)를 통해 지시자 신호(INDICATOR)를 메모리 컨트롤러(1200)에 제공할 수 있고, 메모리 컨트롤러(1200)는 모드 레지스터를 독출함으로써 지시자 신호(INDICATOR)를 얻어낼 수 있다. 지시자 신호(INDICATOR)를 기초로, 메모리 컨트롤러(1200)는 서브 메모리 시스템(1300)이 논 타겟팅 ODT 모드를 지원한다는 것 및/또는 제1 ODT 회로(1311)와 제2 ODT 회로(1312)가 분리되어 제어된다는 것을 인식할 수 있다.
본 개시의 예시적 실시 예에 따른 데이터 처리 시스템(1000)에 의하면, 제1 메모리 랭크(1310)가 제1 ODT 회로(1311) 및 제2 ODT 회로(1312)의 인에이블 및/또는 디스에이블의 타이밍 제어를 독립적으로 수행함으로써 RDQS 프리 앰블 및/또는 포스트 앰블에 따라 발생하는 성능 저하를 줄일 수 있다.
또한, 제1 메모리 랭크(1310)가 논 타겟팅 ODT 모드 하에 동작함에도 불구하고, 노말 ODT 모드와 동일한 타이밍 제어를 제공함으로써 메모리 컨트롤러(1200)의 제어 동작을 일원화할 수 있다. 이에 따라, 메모리 컨트롤러(1200)의 제어 동작이 용이해질 수 있다.
도 8은 본 개시의 예시적 실시 예에 따른 논 타겟팅 온 다이 터미네이션 모드를 설명하기 위한 신호들에 대한 타이밍도를 나타낸다. 도 8은 도 7을 함께 참조하여 설명된다. 도 8에 등장하는 제1 시점(T1) 내지 제6 시점(T6)은 도 4 내지 도 6b의 제1 시점(T1) 내지 제6 시점(T6)과는 별개의 시점을 나타내는 것이다.
서브 메모리 시스템(1300)은 복수의 메모리 랭크들을 포함할 수 있는데, 복수의 메모리 랭크들은, 현재 데이터 동작(예컨대, 기입 동작 또는 독출 동작)이 수행되는 타겟 메모리 랭크 및 현재 데이터 동작이 수행되지 않는 논 타겟 메모리 랭크를 포함할 수 있다. 도 8은, 논 타겟 메모리 랭크에 포함된 ODT 회로 및 타겟 메모리 랭크에 포함된 ODT 회로의 인에이블 여부를 타이밍도를 통해 도시한다.
서브 메모리 시스템(1300)은, 제1 시점(T1)과 제6 시점(T6) 사이에서 파워-온 될 수 있다. 서브 메모리 시스템(1300)이 파워-온 되기 시작하는 제1 시점(T1)에, 논 타겟 메모리 랭크의 ODT 회로 및 타겟 메모리 랭크의 ODT 회로는 인에이블 될 수 있다.
이후에도, 논 타겟 메모리 랭크의 ODT 회로는 인에이블 상태가 유지될 수 있다. 일 실시 예에서, 논 타겟 메모리 랭크의 ODT 회로는 디폴트하게 인에이블 상태를 유지할 수 있다. 다시 말해, 일 실시 예에서, 메모리 컨트롤러의 별도의 제어가 없는 한, 논 타겟 메모리 랭크의 ODT 회로는 인에이블 상태를 유지할 수 있다.
타겟 메모리 랭크의 ODT 회로는, 기입 동작이 수행되는 경우에도, 인에이블 상태를 유지할 수 있다. 예를 들어, 제2 시점(T2)과 제3 시점(T3) 사이에, 타겟 메모리 랭크의 ODT 회로는 인에이블 상태를 유지할 수 있다.
타겟 메모리 랭크의 ODT 회로는, 독출 동작이 수행되는 경우, 디스에이블 상태가 될 수 있다. 예를 들어, 제4 시점(T4)과 제5 시점(T5) 사이에, 타겟 메모리 랭크의 ODT 회로는 디스에이블 될 수 있다.
다시 말해, 일 실시 예에서, 타겟 메모리 랭크의 ODT 회로는, 독출 동작이 수행되는 경우에만, 디스에이블 될 수 있다.
도 9는 본 개시의 예시적 실시 예에 따른 제1 메모리 랭크(1310)를 나타낸다. 도 9의 제1 메모리 랭크(1310)는 도 1의 신호 송수신 장치(10)에 대응될 수 있다. 또한, 도 9의 제1 메모리 랭크(1310)에 관한 도 7과 중복되는 설명은 생략한다. 도 9는 도 7을 함께 참조하여 설명된다.
제1 메모리 랭크(1310)는 제1 ODT 회로(1311), 제2 ODT 회로(1312), ODT 제어 회로(1313), 데이터 핀(1314_1), 독출 데이터 스트로브 핀(1314_2) 및 데이터 클락 신호 핀(1314_3)을 포함할 수 있다.
제1 메모리 랭크(1310)는 데이터 핀(1314_1)을 통해 데이터 신호(DQ)를 제1 메모리 랭크(1310) 외부의 메모리 컨트롤러(1200)로 송신할 수 있고, 데이터 핀(1314_1)을 통해 데이터 신호(DQ)를 제1 메모리 랭크(1310) 외부로부터 수신할 수 있다. 데이터 핀(1314_1)을 통해 송신되는 데이터 신호(DQ)는 제1 신호 경로(1315_1)를 거쳐 데이터 핀(1314_1)으로 제공될 수 있다. 데이터 핀(1314_1)을 통해 수신되는 데이터 신호(DQ)는 제1 신호 경로(1315_1)를 거쳐 제1 메모리 랭크(1310) 내부에 제공될 수 있다. 제1 신호 경로(1315_1)는 데이터 신호(DQ)를 처리하기 위한 다양한 회로 요소들을 포함할 수 있다. 예를 들어, 제1 신호 경로(1315_1)는 데이터 입출력 버퍼 등을 포함할 수 있다.
마찬가지로, 제1 메모리 랭크(1310)는 독출 데이터 스트로브 핀(1314_2)을 통해 독출 데이터 스트로브 신호(RDQS)를 제1 메모리 랭크(1310) 외부로 송신할 수 있다. 독출 데이터 스트로브 핀(1314_2)을 통해 송신되는 독출 데이터 스트로브 신호(RDQS)는 제2 신호 경로(1315_2)를 거쳐 독출 데이터 스트로브 핀(1314_2)으로 제공될 수 있다. 제2 신호 경로(1315_2)는 독출 데이터 스트로브 신호(RDQS)를 처리하기 위한 다양한 회로 요소들을 포함할 수 있다.
데이터 핀(1314_1) 및 독출 데이터 스트로브 핀(1314_2)에 관해, "핀"이라는 용어는 집적 회로에 대한 전기적 상호 접속을 폭넓게 가리키는 것으로서, 예를 들어, 패드 또는 집적 회로 상의 다른 전기적 접촉점을 포함할 수 있다.
제1 ODT 회로(1311)는 데이터 핀(1314_1)과 전기적으로 연결되어, 인에이블 시 데이터 핀(1314_1)과 연결되는 신호 라인에 터미네이션 저항을 제공할 수 있다. 제1 ODT 회로(1311)는 ODT 제어 회로(1313)에 의해 제어될 수 있고, 예를 들어, ODT 제어 회로(1313)로부터 제공되는 제1 제어 신호(CTRL_1)에 기초해 제어될 수 있다. 일 실시 예에서, 제1 ODT 회로(1311)는, 제1 제어 신호(CTRL_1)에 기초해, 인에이블 되거나 디스에이블 될 수 있으며, 그것의 터미네이션 저항이 변동될 수 있다.
제2 ODT 회로(1312)는 독출 데이터 스트로브 핀(1314_2)과 전기적으로 연결되어, 인에이블 시 독출 데이터 스트로브 핀(1314_2)과 연결되는 신호 라인에 터미네이션 저항을 제공할 수 있다. 제2 ODT 회로(1312)는 ODT 제어 회로(1313)에 의해 제어될 수 있고, 예를 들어, ODT 제어 회로(1313)로부터 제공되는 제2 제어 신호(CTRL_2)에 기초해 제어될 수 있다. 일 실시 예에서, 제2 ODT 회로(1312)는, 제2 제어 신호(CTRL_2)에 기초해, 인에이블 되거나 디스에이블 될 수 있으며, 그것의 터미네이션 저항이 변동될 수 있다.
ODT 제어 회로(1313)는 제1 ODT 회로(1311) 및 제2 ODT 회로(1312)를 제어할 수 있다. 예를 들어, ODT 제어 회로(1313)는 제1 ODT 회로(1311)에 제1 제어 신호(CTRL_1)를 제공함으로써 제1 ODT 회로(1311)를 제어할 수 있고, 제2 ODT 회로(1312)에 제2 제어 신호(CTRL_2)를 제공함으로써 제2 ODT 회로(1312)를 제어할 수 있다.
본 개시의 예시적 실시 예에 따른 ODT 제어 회로(1313)는, 제1 ODT 회로(1311) 및 제2 ODT 회로(1312)를 분리하여(separately) 또는 독립적으로(independently) 제어할 수 있다. 일 실시 예에서, ODT 제어 회로(1313)는, 제1 ODT 회로(1311)와 제2 ODT 회로(1312)의 인에이블 시점 및/또는 디스에이블 시점을 독립적으로 제어할 수 있다.
예를 들어, 데이터 독출 동작에서, ODT 제어 회로(1313)는 제1 ODT 회로(1311) 및 제2 ODT 회로(1312)가 디스에이블 되도록 제1 ODT 회로(1311) 및 제2 ODT 회로(1312)를 제어할 수 있는데, 이 때 제1 ODT 회로(1311)의 디스에이블 시점과 제2 ODT 회로(1312)의 디스에이블 시점을 다르게 만들 수 있다.
또한, 일 실시 예에서, 데이터 독출 동작이 완료된 이후 또는 데이터 독출 동작을 완료하기 전에, ODT 제어 회로(1313)는 제1 ODT 회로(1311) 및 제2 ODT 회로(1312)가 인에이블 되도록 제1 ODT 회로(1311) 및 제2 ODT 회로(1312)를 제어할 수 있는데, 이 때 제1 ODT 회로(1311)의 인에이블 시점과 제2 ODT 회로(1312)의 인에이블 시점을 다르게 만들 수 있다.
일 실시 예에서, 일 실시 예에서, 데이터 독출 동작이 완료된 이후 또는 데이터 독출 동작을 완료하기 전에, ODT 제어 회로(1313)는, 제1 ODT 회로(1311)가 인에이블 된 후 사전 결정된 시간이 흐른 뒤, 제2 ODT 회로(1312)가 인에이블 되도록 제1 ODT 회로(1311) 및 제2 ODT 회로(1312)를 제어할 수 있다. 제1 메모리 랭크(1310)는, 제1 ODT 회로(1311)가 인에이블 된 뒤, 제2 ODT 회로(1312)가 인에이블 되기 전, 데이터 핀(1314_1)을 통해 데이터 신호(DQ)를 수신할 수 있다.
본 개시의 예시적 실시 예에 따른 제1 메모리 랭크(1310)에 의하면, 제1 ODT 회로(1311)와 제2 ODT 회로(1312)의 인에이블 및/또는 디스에이블 타이밍 제어를 독립적으로 수행할 수 있기 때문에, 제2 ODT 회로(1312)가 인에이블 되기 전에도, 제1 메모리 랭크(1310)는 데이터 핀(1314_1)을 통해 데이터 신호(DQ)를 수신할 수 있다. 이에 따라, 복수의 ODT 회로들을 포함함에 따라 발생할 수 있는 프리 앰블 시간 및/또는 포스트 앰블 시간에 따른 성능 저하를 막을 수 있다.
도 10은 관련 기술에 따른 메모리 랭크의 다양한 신호들에 대한 타이밍도를 나타낸다. 도 10은 특히, 데이터 독출 커맨드가 입력된 경우의 타이밍도를 나타낸다.
관련 기술에 따른 메모리 랭크는, 데이터 핀에 연결된 ODT 회로와 독출 데이터 스트로브 핀에 연결된 ODT 회로가 동시에 인에이블 되거나 디스에이블 된다. 다시 말해, 데이터 핀에 연결된 ODT 회로와 독출 데이터 스트로브 핀에 연결된 ODT 회로가 동일하게 제어된다. 관련 기술에 따른 메모리 랭크에서, 데이터 핀에 연결된 ODT 회로와 독출 데이터 스트로브 핀에 연결된 ODT 회로를 일컬어 ODT 회로들이라 부른다. 이하에서, 설명의 편의를 위해, 데이터 신호는 DQ 신호라 칭하고, 독출 데이터 스트로브 신호는 RDQS 신호라 칭한다.
도 10을 참조하면, 제1 시점(T1)에 데이터 독출 커맨드(RD CMD)가 수신된다.
독출 커맨드가 입력된 이후, 제2 시점(T2)에 ODT 회로들은 디스에이블 될 수 있다. RDQS 신호는, 소정의 시간이 더 흐른 뒤에서야, 입력된다. ODT 회로들이 디스에이블 된 시점과 RDQS 신호가 입력되는 시점 사이의 시간 차를 RDQS 프리 앰블 시간 간격(dT_pre)이라 칭할 수 있다.
이후, RDQS 신호의 입력이 종료된 이후에도 후처리를 위해, 소정의 시간 동안 ODT 회로들은 디스에이블 상태를 유지한다. 소정의 시간이 지난 후에서야, ODT 회로들은 인에이블 된다. RDQS 신호의 입력이 종료된 시점과 ODT 회로들이 인에이블 된 시점 사이의 시간 차를 RDQS 포스트 앰블 시간 간격(dT_post)이라 칭할 수 있다.
다시 말해, 데이터가 모두 독출된 이후에도, RDQS 포스트 앰블 시간 간격(dT_post) 동안, ODT 회로들이 디스에이블 상태를 유지하기 때문에, 데이터 핀으로 기입 데이터가 입력되는 것이 불가능하다. 다시 말해, RDQS 포스트 앰블 시간(dT_post) 동안 데이터가 기입될 수 없다. 예를 들어 특히 위와 같은 관련 기술에 따른 메모리 랭크에 의하면, read-to-write 동작과 같은 경우, RDQS 포스트 앰블에 의해 데이터가 기입되는 데 시간 지연이 발생할 수 있고, 이는 메모리 랭크 전체의 성능 저하로 이어지게 되는 문제점이 존재한다.
도 11은 본 개시의 예시적 실시 예에 따른 메모리 랭크의 다양한 신호들에 대한 타이밍도를 나타낸다. 도 11은 특히, 데이터 독출 커맨드가 입력된 경우의 타이밍도를 나타낸다. 도 11은 도 9를 함께 참조하여 설명된다. 설명의 편의를 위해, 제1 메모리 랭크(1310)가 타겟 메모리 랭크인 것을 가정하여 설명한다. 하지만, 이에 제한되는 것은 아니다.
제1 시점(T1)에 데이터 독출 커맨드(RD CMD)가 제1 메모리 랭크(1310)에 입력될 수 있다.
제1 메모리 랭크(1310)는, 제1 시점(T1)으로부터 제1 시간 간격(dT1)의 시간이 흐른 제2 시점(T2)에, 제2 ODT 회로(1312)를 디스에이블 시킬 수 있다. 예를 들어, ODT 제어 회로(1313)는, 제2 시점(T2)에 제2 ODT 회로(1312)가 디스에이블 되도록, 제2 ODT 회로(1312)를 제어할 수 있다. 제1 시간 간격(dT1)은 사전 결정된 값으로서, 제1 메모리 랭크(1310) 내의 모드 레지스터에 저장될 수 있다. 일 실시 예에서, 제1 시간 간격(dT1)은 불변 값일 수도 있고, 독출 지연(read latency) 시간에 따라 바뀔 수 있는 가변적인 값일 수도 있다.
제1 메모리 랭크(1310)는, 제1 시점(T1)으로부터 제2 시간 간격(dT2)의 시간이 흐른 제3 시점(T3)에, 제1 ODT 회로(1311)를 디스에이블 시킬 수 있다. 예를 들어, ODT 제어 회로(1313)는, 제3 시점(T3)에 제1 ODT 회로(1311)가 디스에이블 되도록, 제1 ODT 회로(1311)를 제어할 수 있다. 제2 시간 간격(dT2)은 사전 결정된 값으로서, 제1 메모리 랭크(1310) 내의 모드 레지스터에 저장될 수 있다. 일 실시 예에서, 제2 시간 간격(dT2)은 불변 값일 수도 있고, 독출 지연(read latency) 시간에 따라 바뀔 수 있는 가변적인 값일 수도 있다. 제2 시간 간격(dT2)은 제1 시간 간격(dT1)보다 RDQS 프리 앰블 시간 간격(dT_pre) 만큼 클 수 있다. 비제한적인 예시로서, RDQS 프리 앰블 시간 간격(dT_pre)은 데이터 클락 신호(WCK)를 기준으로 1개 내지는 4개의 클락 주기에 대응되는 시간 간격을 나타낼 수 있으며, 이는 실시 예에 따라 변형 가능한 값이다.
제1 메모리 랭크(1310)는, 제1 시점(T1)으로부터 제3 시간 간격(dT3)의 시간이 흐른 제4 시점(T4)에, 제1 ODT 회로(1311)를 인에이블 시킬 수 있다. 예를 들어, ODT 제어 회로(1313)는, 제4 시점(T4)에 제1 ODT 회로(1311)가 인에이블 되도록, 제1 ODT 회로(1311)를 제어할 수 있다. 제3 시간 간격(dT3)은 사전 결정된 값으로서, 제1 메모리 랭크(1310) 내의 모드 레지스터에 저장될 수 있다. 일 실시 예에서, 제3 시간 간격(dT3)은 불변 값일 수도 있고, 독출 지연(read latency) 시간에 따라 바뀔 수 있는 가변적인 값일 수도 있다.
일 실시 예에서, 제3 시점(T3)과 제4 시점(T4) 사이의 시구간에서, 제1 메모리 랭크(1310)로부터 RDQS 신호가 출력될 수 있다. 또한 RDQS 신호가 출력되는 시구간 내 일부 구간 동안 DQ 신호가 출력될 수 있다. DQ 신호는 제1 메모리 랭크(1310) 내 메모리 셀들로부터 독출된 데이터들을 나타낼 수 있다.
제1 메모리 랭크(1310)는, 제1 시점(T1)으로부터 제4 시간 간격(dT4)의 시간이 흐른 제5 시점(T5)에, 제2 ODT 회로(1312)를 인에이블 시킬 수 있다. 예를 들어, ODT 제어 회로(1313)는, 제5 시점(T5)에 제2 ODT 회로(1312)가 인에이블 되도록, 제2 ODT 회로(1312)를 제어할 수 있다. 제4 시간 간격(dT4)은 사전 결정된 값으로서, 제1 메모리 랭크(1310) 내의 모드 레지스터에 저장될 수 있다. 일 실시 예에서, 제4 시간 간격(dT4)은 불변 값일 수도 있고, 독출 지연(read latency) 시간에 따라 바뀔 수 있는 가변적인 값일 수도 있다. 제4 시간 간격(dT4)은 제3 시간 간격(dT3)보다 RDQS 포스트 앰블 시간 간격(dT_post) 만큼 클 수 있다. 비제한적인 예시로서, RDQS 포스트 앰블 시간 간격(dT_post)은 데이터 클락 신호(WCK)를 기준으로 1개 내지는 4개의 클락 주기에 대응되는 시간 간격을 나타낼 수 있으며, 이는 실시 예에 따라 변형 가능한 값이다.
도 12는 본 개시의 예시적 실시 예에 따른 메모리 랭크의 다양한 신호들에 대한 타이밍도를 나타낸다. 도 12에 관해서는, 도 11과의 차이점을 중심으로 설명한다. 도 12 역시 도 9를 함께 참조하여 설명된다.
제1 메모리 랭크(1310)는, 제1 시점(T1)으로부터 제2 시간 간격(dT2)의 시간이 흐른 제6 시점(T6)에, 제1 ODT 회로(1311)를 디스에이블 시킬 수 있다. 예를 들어, ODT 제어 회로(1313)는, 제6 시점(T6)에 제1 ODT 회로(1311)가 디스에이블 되도록, 제1 ODT 회로(1311)를 제어할 수 있다. 제2 시간 간격(dT2)은 사전 결정된 값으로서, 제1 메모리 랭크(1310) 내의 모드 레지스터에 저장될 수 있다. 일 실시 예에서, 제2 시간 간격(dT2)은 불변 값일 수도 있고, 독출 지연(read latency) 시간에 따라 바뀔 수 있는 가변적인 값일 수도 있다. 제2 시간 간격(dT2)은 제1 시간 간격(dT1)보다 RDQS 프리 앰블 시간 간격(dT_pre) 만큼 클 수 있다. 비제한적인 예시로서, RDQS 프리 앰블 시간 간격(dT_pre)은 데이터 클락 신호(WCK)를 기준으로 1개 내지는 4개의 클락 주기에 대응되는 시간 간격을 나타낼 수 있으며, 이는 실시 예에 따라 변형 가능한 값이다.
제1 메모리 랭크(1310)는, 제1 시점(T1)으로부터 제3 시간 간격(dT3)의 시간이 흐른 제7 시점(T7)에, 제1 ODT 회로(1311)를 인에이블 시킬 수 있다. 예를 들어, ODT 제어 회로(1313)는, 제7 시점(T7)에 제1 ODT 회로(1311)가 인에이블 되도록, 제1 ODT 회로(1311)를 제어할 수 있다. 제3 시간 간격(dT3)은 사전 결정된 값으로서, 제1 메모리 랭크(1310) 내의 모드 레지스터에 저장될 수 있다. 일 실시 예에서, 제3 시간 간격(dT3)은 불변 값일 수도 있고, 독출 지연(read latency) 시간에 따라 바뀔 수 있는 가변적인 값일 수도 있다.
도 11의 실시 예와 달리, 제1 ODT 회로(1311)가 디스에이블 되는 제6 시점(T6)은 RDQS 신호가 출력되기 시작하는 제3 시점(T3)보다 앞설 수 있다. 또한, 제1 ODT 회로(1311)가 인에이블 되는 제7 시점(T7)은 RDQS가 마지막으로 출력된 제4 시점(T4)보다 뒤의 시점일 수 있다.
도 13은 본 개시의 예시적 실시 예에 따른 메모리 랭크의 동작 방법의 순서도를 나타낸다. 도 13은 도 9 내지 도 11을 함께 참조하여 설명된다. 설명의 편의를 위해, 제1 메모리 랭크(1310)가 타겟 메모리 랭크인 것을 가정하여 설명한다. 하지만, 이에 제한되는 것은 아니다.
제1 메모리 랭크(1310)는 데이터 독출 커맨드(RD CMD)를 수신할 수 있다(S220). 예를 들어, 제1 메모리 랭크(1310)는 메모리 컨트롤러로부터 데이터 독출 커맨드(RD CMD)를 수신할 수 있다.
제1 메모리 랭크(1310)는, 데이터 독출 커맨드(RD CMD)가 수신된 제1 시점(T1)으로부터 제1 시간 간격(dT1)이 흐른 뒤, 제2 ODT 회로(1312)를 디스에이블 할 수 있고, 제1 시점(T1)으로부터 제2 시간 간격(dT2)이 흐른 뒤, 제1 ODT 회로(1311)를 디스에이블 할 수 있다(S240). 제2 시간 간격(dT2)은 제1 시간 간격(dT1)과 다를 수 있고, 일 실시 예에서, 제2 시간 간격(dT2)은 제1 시간 간격(dT1)보다 클 수 있다.
제1 메모리 랭크(1310)는, 데이터 독출 커맨드(RD CMD)가 수신된 제1 시점(T1)으로부터 제3 시간 간격(dT3)이 흐른 뒤, 제1 ODT 회로(1311)를 인에이블 할 수 있고, 제1 시점(T1)으로부터 제4 시간 간격(dT4)이 흐른 뒤, 제2 ODT 회로(1312)를 인에이블 할 수 있다(S260). 제4 시간 간격(dT4)은 제3 시간 간격(dT3)과 다를 수 있고, 일 실시 예에서, 제4 시간 간격(dT4)은 제3 시간 간격(dT3)보다 클 수 있다.
제1 메모리 랭크(1310)는, 제1 ODT 회로(1311)가 인에이블 된 뒤, 제2 ODT 회로(1312)가 인에이블 되기 전, 데이터 핀(1314_1)을 통해 데이터 신호(DQ)를 수신할 수 있다(S280).
본 개시의 예시적 실시 예에 따른 제1 메모리 랭크(1310)는, 제1 ODT 회로(1311)의 인에이블 시점을 제2 ODT 회로(1312)의 인에이블 시점과 독립적으로 제어함으로써 제2 ODT 회로(1312)가 인에이블 되는 것을 기다릴 필요 없이, 데이터 핀(1314_1)을 통해 데이터 신호(DQ)를 수신할 수 있다. 이에 따라, 성능 저하를 막을 수 있다.
특히, read-to-write 동작과 같이 데이터 독출 동작 이후, 데이터 기입 동작을 연달아 수행하는 경우, RDQS 포스트 앰블 시간 간격을 기다릴 필요 없이, 데이터 핀(1314_1)을 통해 데이터 신호(DQ)를 수신할 수 있기 때문에, 성능 향상 효과가 발생할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 제1 신호를 송신 또는 수신하기 위한 제1 핀에 연결되어, 인에이블 시 상기 제1 핀에 연결된 신호 라인에 터미네이션(termination) 저항을 제공하도록 구성되는 제1 온 다이 터미네이션 회로;
    제2 신호를 송신 또는 수신하기 위한 제2 핀에 연결되어, 인에이블 시 상기 제2 핀에 연결된 신호 라인에 터미네이션 저항을 제공하도록 구성되는 제2 온 다이 터미네이션 회로; 및
    상기 제1 온 다이 터미네이션 회로와 상기 제2 온 다이 터미네이션 회로의 인에이블 시점 및/또는 디스에이블 시점을 독립적으로 제어하도록 구성되는 온 다이 터미네이션 제어 회로를 포함하는 신호 송수신 장치.
  2. 제1항에 있어서,
    상기 온 다이 터미네이션 제어 회로는,
    상기 제1 핀 및 상기 제2 핀 각각의 상태가 터미네이션 저항을 필요로 하지 않는 제1 모드에 놓이는 경우, 상기 제1 온 다이 터미네이션 회로 및 상기 제2 온 다이 터미네이션 회로가 디스에이블 되도록 상기 제1 온 다이 터미네이션 회로 및 상기 제2 온 다이 터미네이션 회로를 제어하도록 구성되는 것을 특징으로 하는 신호 송수신 장치.
  3. 제2항에 있어서,
    상기 제1 핀 및 상기 제2 핀 각각의 상태가 터미네이션 저항을 필요로 하는 제2 모드에서 상기 제1 모드로 천이하는 경우, 상기 제2 온 다이 터미네이션 회로가 디스에이블 된 후 사전 결정된 시간이 흐른 뒤 상기 제1 온 다이 터미네이션 회로가 디스에이블 되도록 상기 제1 온 다이 터미네이션 및 상기 제2 온 다이 터미네이션 회로를 제어하도록 구성되는 것을 특징으로 하는 신호 송수신 장치.
  4. 제1항에 있어서,
    상기 제1 핀 및 상기 제2 핀 각각의 상태가 터미네이션 저항을 필요로 하지 않는 제1 모드에서 터미네이션 저항을 필요로 하는 제2 모드로 천이하는 경우, 상기 제1 온 다이 터미네이션 회로가 인에이블 된 뒤 사전 결정된 시간이 흐른 뒤 상기 제2 온 다이 터미네이션 회로가 인에이블 되도록 상기 제1 온 다이 터미네이션 회로 및 상기 제2 온 다이 터미네이션 회로를 제어하도록 구성되는 것을 특징으로 하는 신호 송수신 장치.
  5. 제4항에 있어서,
    상기 제1 온 다이 터미네이션 회로가 인에이블 된 뒤, 상기 제2 온 다이 터미네이션 회로가 인에이블 되기 전에, 상기 제1 핀을 통해 상기 제1 신호를 수신하는 것을 특징으로 하는 신호 송수신 장치.
  6. 제1항에 있어서,
    상기 온 다이 터미네이션 제어 회로는,
    상기 제1 온 다이 터미네이션 회로 및 상기 제2 온 다이 터미네이션 회로가 디스에이블 되고, 상기 제1 온 다이 터미네이션 회로가 디스에이블 되는 시구간은 상기 제2 온 다이 터미네이션 회로가 디스에이블 되는 시구간에 포함되도록 상기 제1 온 다이 터미네이션 회로 및 상기 제2 온 다이 터미네이션 회로를 제어하도록 구성되는 것을 특징으로 하는 신호 송수신 장치.
  7. 제6항에 있어서,
    상기 제1 온 다이 터미네이션 회로가 디스에이블 된 시구간 내에서, 상기 제1 핀을 통해 상기 제1 신호를 송신하고, 상기 제2 온 다이 터미네이션 회로가 디스에이블 된 시구간 내에서, 상기 제2 핀을 통해 상기 제2 신호를 송신하는 것을 특징으로 하는 신호 송수신 장치.
  8. 제7항에 있어서,
    상기 제1 온 다이 터미네이션 회로가 디스에이블 된 시구간 내에서, 상기 제2 핀을 통해 상기 제2 신호를 송신하는 것을 특징으로 하는 신호 송수신 장치.
  9. 메모리 장치로서,
    데이터 신호를 송신 또는 수신하기 위한 데이터 핀에 연결되어, 인에이블 시 상기 데이터 핀에 연결된 신호 라인에 터미네이션 저항을 제공하도록 구성되는 제1 온 다이 터미네이션 회로;
    독출 데이터 스트로브 신호를 송신하기 위한 독출 데이터 스트로브 핀에 연결되어, 인에이블 시 상기 독출 데이터 스트로브 핀에 연결된 신호 라인에 터미네이션 저항을 제공하도록 구성되는 제2 온 다이 터미네이션 회로; 및
    상기 제1 온 다이 터미네이션 회로와 상기 제2 온 다이 터미네이션 회로의 인에이블 시점 및/또는 디스에이블 시점을 독립적으로 제어하도록 구성되는 온 다이 터미네이션 제어 회로를 포함하는 메모리 장치.
  10. 제9항에 있어서,
    상기 온 다이 터미네이션 제어 회로는,
    상기 메모리 장치에 데이터 독출 커맨드가 수신된 후 제1 시간 간격 만큼의 시간이 흐른 뒤, 상기 제2 온 다이 터미네이션 회로가 디스에이블 되고, 상기 메모리 장치에 데이터 독출 커맨드가 수신된 후 상기 제1 시간 간격보다 큰 제2 시간 간격 만큼의 시간이 흐른 뒤, 상기 제1 온 다이 터미네이션 회로가 디스에이블 되도록 상기 제1 온 다이 터미네이션 회로 및 상기 제2 온 다이 터미네이션 회로를 제어하도록 구성되는 것을 특징으로 하는 메모리 장치.
  11. 제9항에 있어서,
    상기 온 다이 터미네이션 제어 회로는,
    상기 메모리 장치에 데이터 독출 커맨드가 수신된 후 제3 시간 간격 만큼의 시간이 흐른 뒤, 상기 제1 온 다이 터미네이션 회로가 인에이블 되고, 상기 메모리 장치에 데이터 독출 커맨드가 수신된 후 상기 제3 시간 간격보다 큰 제4 시간 간격 만큼의 시간이 흐른 뒤, 상기 제2 온 다이 터미네이션 회로가 인에이블 되도록 상기 제1 온 다이 터미네이션 회로 및 상기 제2 온 다이 터미네이션 회로를 제어하도록 구성되는 것을 특징으로 하는 메모리 장치.
  12. 제9항에 있어서,
    상기 메모리 장치는,
    상기 제1 온 다이 터미네이션 회로가 인에이블 된 뒤, 상기 제2 온 다이 터미네이션 회로가 인에이블 되기 전, 상기 데이터 핀을 통해 데이터 신호를 상기 메모리 장치의 외부로부터 수신하는 것을 특징으로 하는 메모리 장치.
  13. 제9항에 있어서,
    상기 메모리 장치는,
    상기 제1 온 다이 터미네이션 회로가 디스에이블 된 뒤, 상기 제1 온 다이 터미네이션 회로가 인에이블 되기 전, 상기 데이터 핀을 통해 데이터 신호를 상기 메모리 장치의 외부로 송신하고, 상기 독출 데이터 스트로브 핀을 통해 상기 독출 데이터 스트로브 신호를 상기 메모리 장치의 외부로 송신하는 것을 특징으로 하는 메모리 장치.
  14. 제9항에 있어서,
    상기 메모리 장치는,
    데이터 클락 신호를 상기 메모리 장치의 외부로부터 수신하기 위한 데이터 클락 신호 핀을 더 포함하고,
    상기 독출 데이터 스트로브 핀은,
    상기 메모리 장치의 독출 동작에서 상기 데이터 클락 신호와 동기화 된 신호를 상기 독출 데이터 스트로브 신호로서 출력하도록 구성되는 것을 특징으로 하는 메모리 장치.
  15. 제9항에 있어서,
    상기 제1 온 다이 터미네이션 회로 및 상기 제2 온 다이 터미네이션 회로의 독립적인 제어가 가능하다는 점을 나타내는 지시자 신호를 모드 레지스터를 통해 상기 메모리 장치의 외부에 제공하는 것을 특징으로 하는 메모리 장치.
  16. 데이터 핀을 통해 데이터 신호를 송신 또는 수신하고, 독출 데이터 스트로브 핀을 통해 독출 데이터 스트로브 신호를 송신하는 메모리 장치의 동작 방법으로서,
    데이터 독출 커맨드를 상기 메모리 장치의 외부로부터 수신하는 단계;
    상기 데이터 핀에 연결되어, 인에이블 시 상기 데이터 핀에 연결된 신호 라인에 터미네이션 저항을 제공하는 제1 온 다이 터미네이션 회로 및 상기 독출 데이터 스트로브 핀에 연결되어, 인에이블 시 상기 독출 데이터 스트로브 핀에 연결된 신호 라인에 터미네이션 저항을 제공하는 제2 온 다이 터미네이션 회로를 디스에이블 시키는 단계;
    상기 제1 온 다이 터미네이션 회로를 인에이블 시키는 단계; 및
    상기 제1 온 다이 터미네이션 회로가 인에이블 된 후 사전 결정된 시간이 흐른 뒤, 상기 제2 온 다이 터미네이션 회로를 인에이블 시키는 단계를 포함하는 메모리 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 제1 온 다이 터미네이션 회로 및 상기 제2 온 다이 터미네이션 회로를 디스에이블 시키는 단계는,
    상기 데이터 독출 커맨드가 수신된 후 제1 시간 간격의 시간이 흐른 뒤, 상기 제2 온 다이 터미네이션 회로를 디스에이블 시키는 단계; 및
    상기 데이터 독출 커맨드가 수신된 후 상기 제1 시간 간격보다 큰 제2 시간 간격의 시간이 흐른 뒤, 상기 제1 온 다이 터미네이션 회로를 디스에이블 시키는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  18. 제16항에 있어서,
    상기 제1 온 다이 터미네이션 회로가 인에이블 된 뒤, 상기 제2 온 다이 터미네이션 회로가 인에이블 되기 전, 상기 데이터 핀을 통해 상기 메모리 장치의 외부로부터 데이터 신호를 수신하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  19. 제16항에 있어서,
    상기 제1 온 다이 터미네이션 회로가 디스에이블 된 뒤, 상기 제1 온 다이 터미네이션 회로가 인에이블 되기 전, 상기 데이터 핀을 통해 데이터 신호를 상기 메모리 장치의 외부로 송신하고, 상기 독출 데이터 스트로브 핀을 통해 상기 독출 데이터 스트로브 신호를 상기 메모리 장치의 외부로 송신하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  20. 제16항에 있어서,
    모드 레지스터를 통해, 상기 제1 온 다이 터미네이션 회로 및 상기 제2 온 다이 터미네이션 회로의 독립적인 제어가 가능하다는 점을 나타내는 지시자 신호를 상기 메모리 장치의 외부에 제공하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
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