CN109754837A - 具有三维存储单元阵列的非易失存储器件的地址调度方法 - Google Patents

Abstract

至少一个地址调度方法包括：选择第一位线；选择连接到第一位线的第一串；从底部字线到顶部字线顺序执行第一串中的每个多电平单元的N个页面的地址调度；在完成第一串中的所有字线上的地址调度之后，以与对第一串执行的相同的方式顺序地在第二到第k个串上执行地址调度，其中“k”是2或大于2的自然数。

Description

具有三维存储单元阵列的非易失存储器件的地址调度方法

技术领域

示例实施例涉及用于三维(3D)存储单元阵列的地址调度方法，更具体地，涉及用于包括多个多电平单元的非易失性存储器件中的3D存储单元阵列的地址调度方法。

背景技术

用作电可擦除可编程只读存储器(EEPROM)的闪存可以具有可以容易地编程和擦除数据的随机存取存储器(RAM)和可以在不供电的情况下保持数据的ROM的优点。

闪存通常分为NAND闪存和NOR闪存。NOR闪存可以具有其中存储单元独立地连接到位线和字线的结构，从而具有优异的随机存取时间特性。另一方面，NAND闪存在集成度方面可以得到改善，这是因为其具有可以将多个存储单元彼此连接的结构，从而每个单元串只需要一个接点。因此，NAND结构通常用于高度集成的闪存中。

单个存储单元中可以具有能够存储多个数据的多位单元。这种类型的存储单元通常称为多电平单元(MLC)。另一方面，能够存储单个位的存储单元称为单电平单元(SLC)。

当根据常规地址调度方法执行编程操作时，可能发生连接到相邻字线的存储单元之间的耦合效应。为了补偿耦合效应，当编程2位MLC时，编程偏置电压可以交替地施加到两个相邻的字线。然而，这些地址调度方法可能降低设备操作速度。

发明内容

本发明概念的至少一个示例性实施例可以提供用于增加三维(3D)存储单元阵列的操作性能的地址调度方法。

根据本发明构思的至少一个示例性实施例，提供了一种包括多个单元串的三维非易失性存储器件的地址调度方法，所述多个单元串中的每一个包括属于第一子块的多个非易失性存储单元和属于第二子块的多个非易失性存储单元，多个非易失性存储单元中的每一个是被配置用于存储N位数据的多位存储单元，其中“N“是大于或等于2的自然数。该方法包括：选择连接到第1-第k串的第一位线，其中”k“是大于或等于2的自然数；选择耦合到第一位线的第一串；自属于第一串的第一子块的底部字线到顶部字线顺序依次地执行连接到每个字线的存储单元的地址调度；以及自属于第一串的第二子块的底部字线到顶部字线顺序依次地执行连接到每个字线的存储单元的地址调度。

该方法还可以包括：选择耦合到第一位线的第二串；自属于第二串的第一子块的底部字线到顶部字线顺序依次地执行连接到每个字线的存储单元的地址调度；以及自属于第二串的第二子块的底部字线到顶部字线顺序地执行连接到每个字线的存储单元的地址调度。

根据至少一个示例性实施例，提供了一种包括多个单元串的三维非易失性存储器件的地址调度方法，所述多个单元串中的每一个包括属于第一子块的多个非易失性存储单元和属于第二子块的多个非易失性存储单元，多个非易失性存储单元中的每一个是被配置用于存储N位数据的多位存储单元，其中“N”是大于或等于2的自然数。该方法包括：选择连接到第1-第k串的第一位线，其中“k”是大于或等于2的自然数；从连接到第k串的第一串起按依次顺序地对连接到第一子块的第一字线的存储单元执行地址调度；从连接到第k串的第一串起依次顺序地对与第一子块的第一字线相邻的第二字线连接的存储单元执行地址调度；并且在从连接到第k串的第一串起顺序地执行第一子块的最后字线的地址调度之后，从连接到第k串的第一串起依次执行连接到第二子块的第一字线的存储单元的地址调度。

根据至少一个示例性实施例，提供了一种编程包括多个单元串中布置的多个非易失性存储单元的三维非易失性存储器件的方法，所述多个非易失性存储单元中的每一个是被配置用于存储N位数据的多位存储单元，其中“N”是大于或等于2的自然数。该方法包括：选择第一位线；选择耦合到第一位线的第一串；对连接到第一位线的多个串中的除了第一串之外的至少一个串执行预充电操作；以及按照从第一串的底部字线到顶部字线的顺序依次执行连接到每个字线的存储单元的编程。

根据至少一个示例性实施例，提供了一种编程包括多个单元串中布置的多个非易失性存储单元的三维非易失性存储器件的方法，所述多个非易失性存储单元中的每一个是被配置用于存储N位数据的多位存储单元，其中“N”是大于或等于2的自然数。该方法包括：选择第一位线；从连接到第一位线的第一串到第k串依次顺序地编程连接到第一字线的存储单元；以及从连接到第一位线的第一串到第k串依次顺序地编程连接到与第一字线相邻的第二字线的存储单元。编程连接到第一字线的存储单元的过程可以包括：选择第一串；对连接到第一位线的多个串中的除了第一串之外的至少一个串执行预充电操作；以及编程耦合到第一串并且耦合到第一字线的存储单元。

附图说明

通过结合附图的以下简要说明将更清楚地理解本发明构思的示例性实施例。图1-11表示这里所描述的非限制性示例实施例。

图1是示出根据本发明构思的至少一个示例性实施例的非易失性存储***的框图；

图2是以二维示出图1中的存储单元阵列的电路图；

图3是以三维示出图1中的存储单元阵列的电路图；

图4A是根据本发明构思的至少一个示例性实施例的非易失性存储器件的透视图；

图4B是图4A所示的非易失性存储器件的横截面图；

图5A和5B是示出根据本发明构思的至少一个示例实施例的用于3D非易失性存储器件的地址调度方法的图；

图5C和5D是示出根据本发明构思的至少一个示例性实施例的具有子块结构的3D非易失性存储器件的图；

图5E至5G是示出根据本发明构思的至少一个示例性实施例的具有子块结构的3D非易失性存储器件的地址调度方法的图；

图6A至6D是图5A、5B和图5E至5G所示的地址调度方法的流程图；

图7-10示出了根据本发明构思的不同示例性实施例的包括图1中的非易失性存储器件的存储***；和

图11是示出包括图10中的存储***的数据存储装置的框图。

应当注意，这些附图旨在说明在某些示例性实施例中使用的方法、结构和/或材料的一般特征，并补充下面提供的书面描述。然而，这些附图并不是按比例的并且可能不能精确地反映任何给定实施例的精确结构或性能特征，并且不应被解释为限定或限制示例性实施例所包含的值或属性的范围。例如，为了清楚起见，分子、层、区域和/或结构元件的相对厚度和定位可能被缩小或夸大。在各种附图中使用类似或相同的附图标记旨在表示存在相似或相同的元件或特征。

具体实施方式

图1是示出根据本发明构思的至少一个示例性实施例的非易失性存储***100的框图。非易失性存储***100可以包括非易失性存储器件120和控制非易失性存储器件120的存储器控制器110。非易失性存储器件120可以是NOR闪存和/或NAND闪存，但是示例实施例不限于此。非易失性存储器件120可以包括存储单元阵列230、行译码器240、写驱动器/感应放大器(SA)电路250、控制电路260、电压发生器270和输入/输出(I/O)电路280。

行译码器240可以响应于行地址从多个字线中选择一个字线、可以将第一工作电压施加到所选择的字线、并且可以向未选择的字线施加第二工作电压。例如，行译码器240可以在编程操作中将第一工作电压(例如编程电压)施加到所选择的字线并将第二工作电压(例如通过电压)施加到未选择的字线，并且可以在读取操作中将第一工作电压(例如读取参考电压)施加到所选择的字线和将第二工作电压(例如读取电压)施加到未选择的字线。

写入驱动器/SA电路250可以选择性地连接到多个位线，并且可以向所选择的存储单元写入和/或编程数据和/或可以通过感测和放大数据来从所选择的存储单元读取数据。写驱动器/SA电路250可以包括多个数据存储单元(未示出)，以存储在编程操作要被编程的数据集，并且存储在读取操作中从存储单元读取的数据集。每个数据存储单元可以由多个锁存器来实现。数据存储单元还可以存储在编程验证操作中读取的数据集。切换块(未示出)可以位于写驱动器/SA电路250和存储单元阵列230之间，以将写驱动器和/或SA选择性地连接到多个位线。

响应于外部命令，控制电路260可以输出用于控制非易失性存储器件120的操作(例如编程操作、擦除操作和读取操作)的内部控制信号(未示出)。控制电路260可以控制存储单元阵列230的地址调度。地址调度可以包括调度地址序列。当能够存储两位的多电平单元(MLC)在存储单元阵列230中包含两个页面时，控制电路260可调度用于MLC的页面的地址序列。

电压发生器270可以为非易失性存储器件120的操作产生诸如编程电压、通过电压和读取电压的电压。I/O电路280可以将非易失性存储器件120与外界(例如存储器控制器110)接口连接。I/O电路280可以从外部接收要编程的命令和/或数据和/或向外部发送状态信号和/或读取数据。存储器控制器110可以控制主机和非易失性存储器件120之间的总体数据交换。例如，存储器控制器110可以控制非易失性存储器件120以根据主机写入数据和/或读取数据。

图2是以二维示出图1中的存储单元阵列230的电路图。图3是以三维示出作为图1中的存储单元阵列230的示例的存储单元阵列230'的电路图。参考图2，存储单元阵列230可以包括多个单元串20-1、20-2、...和20-m，其中“m”是自然数。单元串20-1至20-m中的每一个可以包括多个非易失性存储单元。单元串20-1至20-m可以二维设置在存储单元阵列230中的一个平面上，如图2所示，或者单元串20’-1至2k’-m可以三维设置在存储单元阵列230'中的不同平面和/或层上。

图2所示的单元串20-1可以包括连接到位线BL1的第一选择晶体管ST1、连接到地的第二选择晶体管ST2和串联连接在第一选择晶体管ST1和第二选择晶体管ST2之间的多个非易失性存储单元。单元串20-2可以包括连接到位线BL2的第三选择晶体管ST3、连接到地的第四选择晶体管ST4和串联连接在第三选择晶体管ST3和第四选择晶体管ST4之间的多个非易失性存储单元。单元串20-m可以包括连接到位线BLm的第五选择晶体管ST5、连接到地的第六选择晶体管ST6和串联连接在第五选择晶体管ST5和第六选择晶体管ST6之间的多个非易失性存储单元。

包括在每个单元串20-1至20-m中的非易失性存储单元可以由可以存储一个或多个位的电可擦除可编程只读存储器(EEPROM)单元来实现。非易失性存储单元可以由可以存储一个或多个位的NAND闪存单元(例如单电平单元(SLC)或MLC)来实现。单元串20-1至20-m可以称为NAND串。串选择线SSL可以连接到选择晶体管(例如ST1、ST2和ST3)。公共源极线CSL可以连接到选择晶体管(例如ST2、ST4和ST6)。字线WL1-WLn可以连接到多个非易失性存储单元。页面缓冲器PB(例如71-1至71-m)可以连接到每个位线(例如BL1-BLm)。

如本文所使用的，表示变量(例如自然数)的字母不受与字母表中的位置相对应的数字的限制。相反，表示这里的变量的字母可以是从序列延伸的任何数字(例如对于20-1、20-2、...和20-m，“m”可以是大于2的任何自然数)。例如，如本文所使用的表示自然数的字母“m”和“k”可以是表示任何自然数的变量。此外，字母和数字的组合不限于特定范围。例如，2k'-m的2k'不限于10个数字并且表示可以是任何幅度的变量。本文中使用变量和可变数量的组合的具体标记仅用于说明的目的，并且示例性实施例的单元的数量、单元串、每个单元串的单元、层和其它特征可能由于例如示例性实施例的应用而不同。

参考图3，多个层21-1、21-2、...，21-k(其中“k”是自然数)中的每一个层可以包括多个单元串。第一层21-1可以包括多个单元串20'-1到20'-m，第二层21-2可以包括多个单元串21'-1到21'-m，并且第k层21-k可以包括多个单元串2k'-1至2k'-m。如图3所示，第一单元串20'-1可以设置在第一层21-1中，第二单元串21'-1可以设置在与第一层21-1不同的第二层21-2中，并且第k单元串2k'-1可以设置在与第二层21-2不同的第k层21-k中，使得第一到第k单元串20'-1、21'-1和2k'-1以三维设置。

第一层21-1中的第一单元串20'-1可以包括串联连接在多个选择晶体管ST11和ST21之间的多个非易失性存储单元(例如NAND闪存单元)。第二层21-2中的第二单元串21'-1可以包括串联连接在多个选择晶体管ST12和ST22之间的多个非易失性存储单元(例如NAND闪存单元)。第k层21-k中的第k单元串2k'-1可以包括串联连接在多个选择晶体管ST1k和ST2k之间的多个非易失性存储单元(例如NAND闪存单元)。

图3所示的行译码器240'可以分别提供选择信号(例如读取操作期间的读取电压、编程操作期间的电源电压和擦除操作期间的0V)到连接到在层21-1至21-k中实现的第一选择晶体管ST11、ST12、...ST1K的栅极的串选择线SSL1、SSL2、...和SSLk。可以选择性地导通或关断第一选择晶体管ST11-ST1k。行译码器240'还可以分别向连接到分别在层21-1至21-k中实现的第二选择晶体管ST21、ST22、...和ST2k的栅极的接地选择线GSL1、GSL2、...和GSLk提供选择信号(例如读取操作期间的读取电压和在编程操作和擦除操作期间的0V)。可以选择性地导通或关断第二选择晶体管ST21至ST2k。可以由行译码器240'来选择在各层21-1至21-k中实现的单元串20'-1至2k'-m中的每个。

如图3所示，单元串20'-1至2k'-1可以彼此共享多个字线WL1-WLn、公共源极线CSL和位线BL1。各层21-1至21-k中的相应位置处的单元串可以连接到写驱动器/SA电路250'中包括的页面缓冲器71-1至71-m中的相应的一个。

图4A是根据本发明构思的至少一个示例性实施例的非易失性存储器件120的透视图。图4B是图4A所示的非易失性存储器件120的横截面图。参考图4A和4B，栅极层间绝缘层136和导电层GSL、WL1-WLn和SSL可以交替地且重复地堆叠在半导体衬底122上。阱区124可以在半导体衬底122上并且可以是公共源极线CSL。阱区124可以包括例如n+导电类型区域。栅极层间绝缘层136和导电层GSL、WL1-WLn和SSL可以交替地堆叠在阱区124上。导电层GSL、WL1-WLn和SSL可按照GSL、WLn-WL1和SSL的顺序堆叠。栅极层间绝缘层136可以包括绝缘材料(例如氧化硅层和/或氮化硅层)。

在堆叠的导电层GSL、WL1-WLn和SSL中，顶层和底层SSL和GSL可以用作串选择线和地选择线，并且剩余的导电层WL1-WLn可以用作字线。字线WL1-WLn可以包括导电材料(例如多晶硅和/或金属)。多个有源柱PL可以穿过栅极层间绝缘层136和导电层GSL、WL1-WLn和SSL。有源柱PL可以包括例如半导体材料并且可以对应于非易失性存储器件120中的单元串。每个串中的选择晶体管和存储单元晶体管的沟道可以通过有源柱PL电连接。有源柱PL可以彼此分离，并且可以通过穿透导电层GSL、WL1-WLn和SSL而电连接到半导体衬底122上的阱区124。

有源柱PL可以在导电层GSL、WL1-WLn和SSL中的每一个处朝向它们突出。有源柱PL中的每一个可以包括从半导体衬底122的顶部垂直延伸的主体132和可以从主体132朝向导电层GSL、WL1-WLn和SSL延伸的多个突起134，并且各个有源柱PL可以被彼此分离。在每个导电层GSL、WL1-WLn和SSL处，突起134可以面向围绕主体132的导电层GSL、WL1-WLn和SSL中的相应的一个。

在有源柱PL上可以形成电连接到有源柱PL的位线BL。每个位线BL可以交叉串选择线SSL，并且可以与有源柱PL中的一行和/或列中的有源柱PL电连接。在非易失性存储器件120的操作期间，可以在每个突起134处形成沟道。电荷存储层图案126可以位于每个有源柱PL的突起134和导电层GSL、WL1-WLn和SSL的侧壁之间。电荷存储层图案126可以接触导电层GSL、WL1-WLn和SSL，并且可以覆盖每个有源柱PL的突起134和主体132的表面。电荷存储层图案126的图案可以是肋状图案，并且与直线形电荷存储层图案相比可以减小单元之间的干扰。

当三维(3D)非易失性存储器件是图4A和图4B所示的结构时，根据示例性实施例的地址调度方法可以用于3D非易失性存储器件。编程性能可以提高。

图5A和5B是示出根据本发明构思的至少一个示例实施例的用于3D非易失性存储器件的地址调度方法的框图。图5A和5B可以示出图3所示的串选择线SSL1-SSLk、位线BL1和字线WL1-WLn。字线WL1-WLn中的每一个可以连接到多个MLC。每个MLC可以包括N个页面，以编程N个位，其中N可以是2或大于2的自然数。例如，当每个MLC可以存储两个位时，MLC可以包括两个页面。可以参考可以存储两个位的MLC来解释示例性实施例，但是本发明构思的示例性实施例可以不限于此。

参考图5A，可以选择连接到位线BL1的第一串选择线SSL1，并且可以顺序地选择底部到顶部字线WL1-WLn。在编程操作中，在连接到底部字线WL1上的第一串选择线SSL1的MLC的所有页面(例如第一和第二页面)被编程之后，可以编程连接到与底部字线WL1相邻的下一字线WL2处的第一串选择线SSL1的MLC的所有页面。所有页面可以被顺序地编程，直到顶部字线WLn。可以以相同的方式执行第二串选择线SSL2的地址调度(例如在第一串选择线SSL1的地址调度完成之后)。地址调度可以被执行到最后的(例如第k)串选择线SSLk。当存在具有8串20'-1至28'-1的8字线WL1-WL8和8串选择线SSL1-SSL8时，如图5A所示，可以这样执行地址调度，即如图5A所示的箭头方向编号的0-127。

参考图5B，可以相对于位线BL1从底部字线WL1到顶部字线WLn顺序地调度地址。与图5A所示的地址调度方法不同，图5B所示的地址调度可以首先选择字线WL1-WLn中的一个，并相对于所选择的字线依次选择第一至第k串选择线SSL1-SSLk。例如，连接到底部字线WL1的所有MLC的页面(例如第一页面和第二页面)可以从第一串选择线SSL1到第k串选择线SSLk顺序地被编程。在底部字线WL1的地址调度完成之后，下一字线WL2的所有页面可以以相同的方式被编程。所有页面可以被顺序地编程，直到顶部字线WLn。当可以存在如图5B所示的8个字线WL1-WL8和8个串选择线SSL1-SSL8时，可以这样执行地址调度，即如以图5B所示的箭头方向编号的0-127。

当使用图5A和5B所示的地址调度方法时，可以通过仅对每个字线施加一次偏置电压来执行编程操作，而不是顺序地并且交替地将偏置电压施加到字线，因此可以增加编程操作的速度。

图5C和5D是示出根据本发明构思的至少一个示例性实施例的具有子块结构的3D非易失性存储器件的图。图5E至5G是示出根据本发明构思的至少一个示例性实施例的具有子块结构的3D非易失性存储器件的地址调度方法的图。

为了便于描述，在本发明构思的实施例中，假设存储单元阵列具有两个子块，即第一和第二子块，并且子块具有相同的大小并且属于每个子块的字线的数量为4。然而，存储单元阵列可以具有三个或更多个子块，其中子块可以具有相同的大小，或者至少一个子块可以具有与至少一个剩余子块的大小不同的大小。此外，每个子块中的字线数可以是但不限于4，并且可以改变。

此外，尽管位线的数量被示出为4，并且在图5C和图5D的实施例中，串选择线的数量k也示出为4，并且在图5E至5F中串选择线的数量k被示为8，但是这些值仅仅是示例性的，本发明构思的实施例不限于此。

参考图5C，3D非易失性存储器件的单元阵列230-a可以包括两个或更多个子块。子块可以彼此独立地寻址。因此，子块可以彼此独立地操作。

3D非易失性存储器件的单元阵列230-a包括多个串(即单元串)，每个串包括串联连接的多个非易失性存储单元。

除了将存储单元阵列分成两个或更多个子块，图5C中的3D非易失性存储器件的单元阵列230-a的配置类似于图3所示的3D非易失性存储器件的单元阵列230'配置。因此，将基于单元阵列之间的差异进行描述，以避免详细描述的重复。

图5C所示的3D非易失性存储器件的单元阵列230-a可以包括由一个或多个虚拟字线划分的第一和第二子块SB1和SB2。

例如，连接到第一和第二虚拟字线DWL1和DWL2的存储单元以及连接到第一和第二虚拟字线DWL1和DWL2之间的字线WL1至WL4的存储单元可属于第一子块SB1，连接到第三和第四虚拟字线DWL3和DWL4的存储单元以及连接到第三和第四虚拟字线DWL3和DWL4之间的字线WL5至WL8的存储单元可属于第二子块SB2。

因此，在每个串的存储单元中，连接到字线WL1至WL4的存储单元可以属于第一子块SB1，连接到字线WL5至WL8的存储单元可属于第二子块SB2。

也就是说，图5C中的3D非易失性存储器件的单元阵列230-a的每个串还可以包括连接在属于第一子块SB1的存储单元和属于第二子块SB2的存储单元之间的至少一个虚拟存储单元，以便将第一子块SB1与第二子块SB2分开。虚拟存储单元可以具有与其它存储单元相同的类型和规格。

参考图5D，3D非易失性存储器件的单元阵列230-b可以包括由开关划分的第一SB1和第二子块SB2。一个或多个开关可以耦合在第一子块SB1和第二子块SB2之间。例如，用于将第一子块SB1与第二子块SB2分离的开关可以***到每个串中，并且每个开关可以被实现为响应于开关控制信号SW而操作的晶体管。

在图5D的实施例中，连接到设置在开关一侧的字线WL1至WL4的存储单元可以属于第一子块，连接到设置在开关另一侧的字线WL5至WL8的存储单元可以属于第二子块。

然而，用于划分3D非易失性存储器件中的两个或更多个子块的方案不限于图5C和图5D的实施例。

例如，在图5C和图5D的实施例中，第一和第二子块彼此共享串选择线SSL1、SSL2、SSL3和SSL4，但在其他实施例中，串选择线SSL1、SSL2、SSL3和SSL4可以针对第一和第二子块中的每一个子块是分开的。也就是说，与用于第一子块的串选择线SSL1、SSL2、SSL3和SSL4分开，可以提供用于第二子块的串选择线SSL1、SSL2、SSL3和SSL4。此外，根据一些实施例，位线BL1、BL2、BL3和BL4可以连接在第一子块和第二子块之间。

参考图5E至图5G，当可以存在2个子块时，具有8个单元串20'-1至28'-1的8个字线WL1-WL8和8个串选择线SSL1-SSL8，如图5E至5G所示，可以这样执行地址调度，即如图5E到5G所示的箭头方向编号的0-127。

在图5E至图5G中，20'-1可以是连接到图5C和图5D中的位线BL1和串选择线SSL1的单元串，21'-1可以是连接到图5C和5D中的位线BL1和串选择线SSL2的单元串,以及28'-1可以是连接到图5C和图5D中的位线BL1和串选择线SSL8的单元串。

参考图5E，可以以与图5A所示的地址调度相同的方式来执行第一子块上的地址调度，并且可以以与第一子块上的地址调度不同的方式(例如以不同的顺序)来执行第二子块上的地址调度。

例如，在选择了第一位线BL1并且选择了连接到第一位线BL1的第一串选择线SSL1之后，可以按顺序依次从属于第一串的第一子块SB1的底部字线WL1到顶部字线WL4执行连接到各字线的多电平单元的地址调度，其。此后，可以按顺序依次从属于第二子块SB2的顶部字线WL8到底部字线WL5执行连接到各个字线的多电平单元的地址调度。

例如，当执行编程操作时，对第一串中的第一子块SB1的底部字线WL1的所有页面(例如第一页面和第二页面)进行编程，然后对与底部字线相邻的后续字线WL2的所有页面编程。通过该过程，可以从第一子块的底部字线WL1到顶部字线WL4顺序地编程所有页面。接下来，在第一串中的第二子块SB2的顶部字线WL8的所有页面(例如第一页面和第二页面)被编程之后，与顶部字线相邻的后续字线WL7的所有页面被编程。通过该过程，可以对第二子块SB2的顶部字线WL8到底部字线WL5的所有页面顺序地编程。连接到相同字线的两个或多个存储单元可以同时编程。

在执行第一串的地址调度之后，可以以与第一串的地址调度相同的方式来执行连接到第一位线的第二串的地址调度。例如，在第二串中从第一子块SB1的底部字线WL1到顶部字线WL4依次执行地址调度之后，可以从第二子块SB2的顶部字线WL8到底部字线WL5顺序地执行地址调度。

参考图5F，以与图5B所示的地址调度相同的方式执行第一子块SB1上的地址调度，并且可以以与第一子块SB1上的地址调度相同的方式(例如以相同的顺序)执行第二子块SB2上的地址调度。例如，选择第一位线BL1，从而以从连接到第一位线BL1的第一串到第k串(其中“k”是2或更大的自然数)的顺序依次执行第一子块SB1的第一字线WL1所连接的多电平单元的地址调度。接下来，以从连接到第一位线BL1的第一串到第k串(其中“k”是大于或等于2的自然数)的顺应依次执行连接到与第一子块SB1的第一字线WL1相邻的第二字线WL2的多电平单元的地址调度。通过这种方法，在以从连接到第一位线BL1的第一串到第k串(其中“k”是2或更大的自然数)的顺序完成了第一子块SB1的最后字线WL4的地址调度之后，可以执行第二子块SB2上的地址调度。

第二子块SB2的地址调度可以以与图5F所示的第一子块SB1的地址调度相同的方式(例如以相同的顺序)来执行。

然而，在一些实施例中，不像图5F所示的那样，可以以与第一子块SB1上的地址调度不同的方式(例如以不同的顺序)来执行第二子块SB2上的地址调度。

例如，如图5G所示，可以按照从顶部字线WL8到底部字线WL5的顺序在第二子块SB2上执行地址调度。

尽管在图5C和5D所示的实施例中，第一字线WL1是底部字线，第八字线WL8是顶部字线，然而在其他实施例中第一字线WL1可以是顶部字线，第八字线WL8可以是底部字线。

图6A和6B分别是图5A和图5B所示的地址调度方法的流程图。参考图6A，可以在操作S110中选择第一位线。可以在操作S120中选择连接到第一位线的第一串。可以在操作S130中从底部字线到顶部字线顺序地执行第一串中的每个MLC的N页面的地址调度。在操作S140中，可以以与操作S130相同的方式相对于第二至第k串顺序地执行地址调度(例如在第一串中的所有字线的页面的地址调度完成之后)，其中“k”“可以是2或大于2的自然数。在连接到第一位线的所有MLC的页面的地址调度完成之后，可以选择另一个位线，并且可以执行操作S120-S140。

参考图6B，可以在操作S210中选择第一位线。可以在操作S220中从连接到第一位线的第一到第k串顺序地执行底部字线中的每个MLC的N页面的地址调度，其中“k”可以是2或大于2的自然数。可以以与操作S230中的操作S220相同的方式，从与底部字线相邻的第二字线到顶部字线(例如在底部字线上的地址调度完成之后)顺序地执行地址调度。在连接到第一位线的所有MLC的页面的地址调度完成之后，可以选择另一位线，并且可以执行操作S220和S230。

图6C是示出根据本发明构思的其他实施例的用于3D非易失性存储器件的地址调度方法的流程图。

参考图6C，图6C所示的3D非易失性存储器件的地址调度方法类似于图6A所示的3D非易失性存储器件的地址调度方法，因此将基于地址调度方法之间的差异进行描述，以避免详细描述的重复。

图6C所示的用于3D非易失性存储器件的地址调度方法还可以包括在编程操作或用于编程操作的对未选择的串执行预充电操作的操作S125。

可以执行对未选择的串的预充电操作，以便增加未选择的串的沟道提升电平。

要预充电的未选择的串可以是与所选串共享位线并且连接到不同的串选择线SSL的串。

例如，当从连接到第一位线的多个串中选择和编程第一串时，除第一串之外的所有串或一些串可以是未选择的串。

因此，可以在操作S120中选择连接到第一位线的第一串，并且可以在操作S125中对未选择的串中的至少一个串执行预充电操作。接下来，在操作S130中，可以通过作为所选择的串的第一串的地址调度来对连接到第一串的存储单元进行编程。

在完成第一串的地址调度之后，可以在操作S140中相对于第二至第k串顺序地执行用于编程操作的地址调度。即使在第二至第k串中的每一个的编程操作中，也可以以与第一串上的编程操作相同的方式，在未选择的串上执行预充电操作。

例如，当从连接到第一位线的多个串中选择第二串并且然后编程时，可以对除了第二串之外的至少一个串执行预充电操作，此后，可以在操作S140中通过第二串的地址调度来编程连接到第二串的存储单元。

可以响应于预设的预充电条件来执行对未选择的串的预充电操作。预充电条件可以包括例如要施加的预充电电压的幅度、施加预充电电压期间的时间等。

例如，根据本发明构思的实施例的3D非易失性存储器件可以响应于预设的预充电条件而调整施加到连接到未选择串的位线BL和/或公共源极线CSL的预充电电压的幅度和施加时间。

在图6C的实施例中，在操作S120和S130之间执行对未选择的单元串进行预充电操作的操作S125，但不限于此。在一些实施例中，图6C所示的相应操作的顺序可以不同，并且可以并行地执行两个或更多个操作。

图6D是示出根据本发明构思的其他实施例的用于3D非易失性存储器件的编程方法的流程图。详细地说，图6D所示的3D非易失性存储器件的编程方法可以对应于图5B或图5F详细显示的地址调度方法的一部分的流程图，或者可以对应于图6B所示的3D非易失性存储器件的地址调度方法的一部分。

图6D所示的用于3D非易失性存储器件的编程方法可以包括在编程操作中或用于编程操作的对未选择的串执行预充电操作。

参考图6D，在操作S305中，指示串和字线的参数i和j可以分别被初始化(例如为“1”)。

对于连接到第一位线的第一字线(j＝1)，在操作S310中可以选择第一串(i＝1)，并且在操作S320中可以对至少一个未选择的串进行预充电。此后，可以在操作S330中编程连接到所选串(例如第一串)的第一字线(j＝1)的多电平单元。这里，至少一个未选择的串可以是连接到第一位线的多个串中除第一串之外的至少一个串。

以这种方式，可以在操作S310中从第二串到第k串(其中“k”是2或更大的自然数)顺序地选择单个串，而在操作S360中i相对于到第一字线(j＝1)逐步加1。在操作S320中已经预充电了至少一个未选择的串之后，可以在操作S330中编程连接到所选串的第一字线(j＝1)的多电平单元。操作S310至S330可以重复执行直到最后一个串。

如果第一字线的编程完成，则在操作S370中字线加1(j＝j+1)，并且可以以与第一字线相同的方式在第二字线上执行编程操作。

通过该方法，可以执行编程操作直到最后一个字线。

在图6D的实施例中，第一字线可以是连接到第一串到第k串的多个字线中的底部字线或顶部字线。此外，在图6D的实施例中，在操作S310和S330之间执行对未选择的串的预充电操作的操作S320，但是操作320不限于此。在一些实施例中，图6D中的操作的顺序可以不同，并且可以并行地执行两个或更多个操作。

图7是根据本发明构思的至少一个示例性实施例的包括图1所示的非易失性存储器件120的存储***700的框图。图7所示的存储***700可以是例如闪存卡，其包括根据施加到所选字线的工作电压来控制操作时间的非易失性存储器件120、存储器控制器710和卡接口720。存储器控制器710可以控制非易失性存储器件120与卡接口720之间的数据交换。

存储***700可以是智能卡。卡接口720可以是安全数字(SD)卡接口和/或多媒体卡(MMC)接口，但示例实施例不限于此。卡接口720可以根据主机HOST的类型来控制主机HOST和存储器控制器710之间的数据交换。当存储***700连接到主机(例如计算机、数字照相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件和/或数字机顶盒)时，存储***700的存储器控制器710和包括在主机HOST中的控制器可以发送和接收存储在非易失性存储器件120中的数据。

图8是根据本发明构思的其他示例实施例的包括图1所示的非易失性存储器件120的存储***800的框图。参考图8，存储***800可以是闪存装置并且可以包括根据连接到所选择的字线控制操作时间的非易失性存储器件120及控制非易失性存储器件120操作的存储器控制器810。存储器控制器810可以包括可用作中央处理单元(CPU)813的操作存储器的存储器件811。存储器件811可以包括动态随机存取存储器(DRAM)和/或静态RAM(SRAM)。

主机接口815可以根据主机HOST的协议在连接到存储***800的主机HOST和存储器控制器810之间传送数据。纠错码(ECC)块817可以检测和纠正从非易失性存储器件120读取的数据中的错误。存储器接口819可以在非易失性存储器件120和存储器控制器810之间传送数据。CPU 813可以通过总线812来控制存储器件811、主机接口815、ECC块817和存储器接口819之间的数据交换。存储***800可以是例如通用串行总线(USB)闪存驱动器和/或记忆棒。

图9是根据本发明概念的另外的示例性实施例的包括图1所示的非易失性存储器件120的存储***300的框图。参考图9，存储***300可以是例如蜂窝电话、智能电话、个人数字助理(PDA)、数字照相机、便携式游戏机、MP3播放器、高分辨率电视(HDTV)、全球定位***(GPS)、导航仪、消费设备(CE)、数字机顶盒和/或信息技术(IT)设备。存储***300可以包括CPU310和可以通过总线301彼此连接的至少一个非易失性存储器件120。存储***300可以包括CPU 310和图7或8示出的存储***700和/或800，它们之间可以通过总线301彼此连接。

CPU 310可以控制对非易失性存储器件120和/或存储***700和/或800的主机的操作(例如编程、读取和擦除操作)和/或数据传输。连接到总线301的存储器件320可以用作CPU 310的操作存储器。存储器件320可以包括DRAM和/或SRAM。存储器件320可以是包括图1所示的多个非易失性存储器件120的存储器模块(例如单列直插存储器模块(SIMM)和/或双列直插存储器模块(DIMM))。

存储***300可以包括第一用户接口330，例如显示器和/或触摸板。存储***300可以包括诸如I/O接口的第二用户接口340。第二用户接口340可以是输出设备，例如打印机和/或输入设备(例如键盘和/或鼠标)。第一用户接口330可以由例如互补金属氧化物半导体(CMOS)图像传感器代替。CMOS图像传感器可以由CPU 310控制以将光学图像转换成数字图像，并将数字图像存储在非易失性存储器件120和/或存储***700和/或800中。

图10是根据本发明构思的另一示例实施例的包括图1所示的非易失性存储器件120的存储***400的框图。参考图10，存储***400可以是或可以包括固态驱动器(SSD)。存储***400可以包括多个非易失性存储器件120和控制非易失性存储器件120的操作的存储器控制器410。非易失性存储器件120中的每一个可以自适应地控制用于确定和/或验证每个非易失性存储器件120中的多个非易失性存储单元中的所选择的存储单元是否已经按照存储器控制器410而被编程和/或擦除。存储器控制器410可以与主机HOST进行通信。

图11是包括图10所示的存储***400的数据存储装置500的框图。参见图10和图11，数据存储装置500可以是独立盘冗余阵列(RAID)***，并且包括RAID控制器510和多个存储器模块400-1至400-S，其中“S”是自然数。每个存储器模块400-1至400-S可以是图10所示的存储***400。存储器模块400-1至400-S可以是RAID阵列的一部分。数据存储装置500可以是或可以包括个人计算机(PC)和/或SSD。

可以由独立盘冗余阵列(RAID)***实现的数据存储装置500可以包括多个存储器模块和RAID控制器510。多个存储器模块可以形成独立盘冗余阵列(RAID)阵列。每个存储器模块400-1至400-S可以包括多个非易失性存储器件120和可以控制非易失性存储器件120的操作的存储器控制器410。RAID控制器510可以控制存储器模块400-1至400-S的操作。

在写入和/或编程操作中，RAID控制器510可以响应于从主机HOST接收到的写入和/或编程命令，根据基于RAID级信息从多个RAID级中选择的一个RAID级，将从主机接收的写入和/或编程数据输出到存储器模块400-1至400-S之一。在读取操作中，RAID控制器510响应于从主机接收的读取命令，根据基于RAID级信息从多个RAID级中选择的一个RAID级，将从模块400-1到400-S之一读取的数据输出到主机。

如上所述，根据本发明构思的至少一个示例性实施例，用于3D存储单元阵列的地址调度方法可以增加存储器件的操作性能。本发明构思的示例性实施例可以体现为硬件、软件或其组合。本发明概念的示例性实施例可以体现为计算机可读介质上的计算机可读代码。计算机可读记录介质可以是可以将数据存储为程序的任何数据存储设备，其后可以由计算机***读取。计算机可读记录介质的示例可以包括只读存储器(ROM)、随机存取存储器(RAM)、CD-ROM、磁带、软盘和/或光数据存储设备。计算机可读记录介质还可以分布在网络耦合的计算机***上，使得计算机可读代码以分布式方式被存储和执行。

虽然已经具体示出和描述了示例性实施例，但是本领域普通技术人员将会理解，在不脱离权利要求书的精神和范围的情况下，可以在形式和细节上进行变化。

Claims (19)

1.一种包括多个单元串的三维非易失性存储器件的地址调度方法，所述多个单元串中的每一个包括属于第一子块的多个非易失性存储单元和属于第二子块的多个非易失性存储单元，所述多个非易失性存储单元中的每一个是被配置用于存储N位数据的多位存储单元，其中“N”是大于或等于2的自然数，所述方法包括：

选择连接到第一至第k串的第一位线，其中“k”是大于或等于2的自然数；

选择耦合到所述第一位线的第一串；

自属于所述第一串的第一子块的底部字线到顶部字线的顺序依次地执行连接到每个字线的存储单元的地址调度；和

自属于所述第一串的第二子块的底部字线到顶部字线的顺序依次地执行连接到每个字线的存储单元的地址调度。

2.根据权利要求1所述的方法，还包括：

选择耦合到所述第一位线的第二串；

自属于所述第二串的第一子块的底部字线到顶部字线的顺序依次地执行连接到每个字线的存储单元的地址调度；和

自属于所述第二串的第二子块的底部字线到顶部字线的顺序依次地执行连接到每个字线的存储单元的地址调度。

3.根据权利要求1所述的方法，其中所述多个单元串还包括：

连接在属于所述第一子块的存储单元和属于所述第二子块的存储单元之间的至少一个开关或至少一个虚拟存储单元，用于将所述第一子块与所述第二子块分离。

4.根据权利要求1所述的方法，还包括：

对连接到所述第一位线的多个单元串中的除了所述第一串之外的至少一个串执行预充电操作。

5.根据权利要求1所述的方法，其中所述预充电操作是响应于预设的预充电条件来执行的。

6.权利要求1的方法，其中N为2或3。

7.一种包括多个单元串的三维非易失性存储器件的地址调度方法，所述多个单元串中的每一个包括属于第一子块的多个非易失性存储单元和属于第二子块的多个非易失性存储单元，所述多个非易失性存储单元中的每一个是被配置用于存储N位数据的多位存储单元，其中“N”是大于或等于2的自然数，所述方法包括：

选择连接到第一至第k串的第一位线，其中“k”是大于或等于2的自然数；

从连接到所述第k串的第一串起依次顺序地对连接到所述第一子块的第一字线的存储单元执行地址调度；

从连接到所述第k串的第一串起依次顺序地对与所述第一子块的第一字线相邻的第二字线连接的存储单元执行地址调度；和

在从连接到所述第k串的第一串起依次对所述第一子块的最后字线执行地址调度之后，从连接到所述第k串的第一串起依次对连接到所述第二子块的第一字线的存储单元执行地址调度。

8.根据权利要求7所述的方法，还包括：

从连接到所述第k个串的第一串起依次对所述第二子块的第一字线相邻的第二字线连接的存储单元执行地址调度。

9.根据权利要求8所述的方法，其中

所述第一子块的第一字线是属于所述第一子块的字线的底部字线，

所述第一子块的最后字线是属于所述第一子块的字线的顶部字线，并且

所述第二子块的第一字线是属于所述第二子块的字线的底部字线。

10.根据权利要求8所述的方法，其中

所述第一子块的第一字线是属于所述第一子块的字线的底部字线，

所述第一子块的最后字线是属于所述第一子块的字线的顶部字线，并且

所述第二子块的第一字线是属于所述第二子块的字线的顶部字线。

11.根据权利要求7所述的方法，其中对连接到所述第一子块的第一字线的存储单元执行地址调度包括：

选择所述第一串；

对连接到所述第一位线的第一至第k串的串中的除了第一串之外的至少一个串执行预充电操作；和

对连接到所述第一串和连接到所述第一子块的第一字线的存储单元进行编程。

12.根据权利要求11所述的方法，其中响应于预设的预充电条件来执行所述预充电操作。

13.一种对包括多个单元串中布置的多个非易失性存储单元的三维非易失性存储器件进行编程的方法，所述多个非易失性存储单元中的每一个是被配置用于存储N位数据的多位存储单元，其中“N”是大于或等于2的自然数，该方法包括：

选择第一位线；

选择耦合到所述第一位线的第一串；

对连接到所述第一位线的多个串中的除了第一串之外的至少一个串执行预充电操作；和

按照从所述第一串的底部字线到顶部字线的顺序依次编程连接到每个字线的存储单元。

14.根据权利要求13所述的方法，还包括

选择耦合到所述第一位线的第二串；

对连接到所述第一位线的多个串中的除了所述第二串之外的至少一个串执行预充电操作；和

按照从所述第二串的底部字线到顶部字线的顺序依次编程连接到每个字线的存储单元。

15.根据权利要求13所述的方法，其中响应于预设的预充电条件来执行所述预充电操作。

16.一种包括多个单元串中布置的多个非易失性存储单元的三维非易失性存储器件的编程方法，所述多个非易失性存储单元中的每一个是被配置用于存储N位数据的多位存储单元，其中“N”是大于或等于2的自然数，该方法包括：

选择第一位线；

从连接到所述第一位线的多个串中的第一串到第k串依次顺序编程连接到所述第一字线的存储单元；和

从连接到所述第一位线的多个串中的第一串到第k串依次顺序编程连接到与所述第一字线相邻的第二字线的存储单元，

其中编程连接到所述第一字线的存储单元包括：

选择第一串；

对连接到所述第一位线的多个串中的除了第一串之外的至少一个串执行预充电操作；和

编程耦合到所述第一串并且耦合到所述第一字线的存储单元。

17.根据权利要求16所述的方法，其中响应于预设的预充电条件来执行所述预充电操作。

18.根据权利要求16所述的方法，其中所述第一字线是耦合到所述第一串到所述第k串的多个字线的底部字线。

19.根据权利要求16所述的方法，其中所述第一字线是耦合到所述第一串到第k串的多个字线的顶部字线。